JP7444244B2

JP7444244B2 - トラック・アンド・ホールド回路

Info

Publication number: JP7444244B2
Application number: JP2022513733A
Authority: JP
Inventors: 直樹寺尾; 宗彦長谷; 秀之野坂
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2020-04-07
Filing date: 2020-04-07
Publication date: 2024-03-06
Anticipated expiration: 2040-04-07
Also published as: US20230155600A1; US11824551B2; JPWO2021205531A1; WO2021205531A1

Description

本発明は、半導体集積回路に係り、特にアナログ信号をデジタル信号に変換するＡ／Ｄ変換器のフロントエンドに用いられるトラック・アンド・ホールド回路に関するものである。

Ａ／Ｄ変換器とは、アナログ信号をデジタル信号に変換する回路のことであり、近年高速化が進む有線通信、無線通信や計測技術で用いられる機器において重要な要素回路である。Ａ／Ｄ変換器の構成方法には多種多様なものがあるが、典型的なものでいうと、図１６のようにトラック・アンド・ホールド回路１００と量子化器１０１とからなる。

トラック・アンド・ホールド回路１００は、アナログ信号Ｖｉｎをクロック信号に同期して時間的に等間隔なタイミングで取得（サンプリング）して一定の期間保持する。量子化器１０１は、トラック・アンド・ホールド回路１００が入力値を保持している間に、入力値を１個または複数個のビットからなるデジタル信号Ｄｏｕｔに変換する。

図１７Ａ～図１７Ｃを用いてトラック・アンド・ホールド回路１００の動作を説明する。トラック・アンド・ホールド回路１００の最も簡単な動作モデルは、アナログ・スイッチ１０３とキャパシタ１０４とからなるものである。クロック信号ｃｋとしては、一定の周波数を持つ正弦波が通常使われるので、以下、正弦波と仮定して話を進める。アナログ・スイッチ１０３は、クロック信号ｃｋのＨｉｇｈ／Ｌｏｗに応じて、入力をそのまま出力に伝達するトラック・モードＭｔと、入力と出力を電気的に遮断するホールド・モードＭｈの２つの状態を切り替える。キャパシタ１０４は、ホールド・モード時に入力から遮断された出力信号Ｖｏｕｔの電圧を一定値に保持するために使われる。

クロック信号ｃｋとトラック・アンド・ホールド回路１００のモードとの関係は任意に決めてよいが、図１７Ａ～図１７Ｃの例では、クロック信号ｃｋがＨｉｇｈのときにトラック・モードＭｔとなり、クロック信号ｃｋがＬｏｗのときにホールド・モードＭｈとなる例で説明する。

クロック信号ｃｋがＨｉｇｈ、すなわちトラック・モードＭｔの間は、図１７Ｂに示すようにスイッチ１０３がオンとなり、出力信号Ｖｏｕｔが入力信号Ｖｉｎに追従する。クロック信号ｃｋがＨｉｇｈからＬｏｗになった瞬間（トラック・モードＭｔからホールド・モードＭｈに遷移した瞬間）に、図１７Ｃに示すようにスイッチ１０３がオフとなり、その瞬間の入力信号Ｖｉｎの電圧値が、ホールド・モードＭｈの期間中、キャパシタ１０４に保持される。そして、再びクロック信号ｃｋがＨｉｇｈになった瞬間に、出力信号Ｖｏｕｔはリセットされて入力信号Ｖｉｎの追従を再開する。

トラック・アンド・ホールド回路１００は、クロック信号ｃｋの立ち下がり（ＨｉｇｈからＬｏｗへの遷移）の瞬間で入力信号Ｖｉｎをサンプリングする。このようなトラック・アンド・ホールド回路１００の形式をネガティブ・エッジ・トリガ型という。逆にクロック信号ｃｋの立ち上がり（ＬｏｗからＨｉｇｈへの遷移）の瞬間で入力信号Ｖｉｎをサンプリングするトラック・アンド・ホールド回路の形式を、ポジティブ・エッジ・トリガ型という。また、クロック信号ｃｋのＨｉｇｈとＬｏｗの期間の比をデューティ比という。クロック信号ｃｋが正弦波であれば、デューティ比は１：１である。

トラック・アンド・ホールド回路が入力信号Ｖｉｎを単位時間あたりにサンプリングする回数をサンプリング周波数と呼ぶ。図１７Ａ～図１７Ｃに示したトラック・アンド・ホールド回路においては、データを保持する瞬間が１クロック周期につき１回発生するため、サンプリング周波数とクロック周波数とが等しい関係にある。クロック周波数を上げると、Ａ／Ｄ変換器としての時間方向の分解能が向上し、より高速な入力信号に対応することができる。ただし、サンプリング周波数とクロック周波数とが等しい場合、クロック生成回路とクロック伝送回路とクロックバッファとトラック・アンド・ホールド回路とに対する回路設計上の要求水準が厳しくなるという課題がある。さらに、消費電力が増加し、タイミングマージンが減少するという課題がある。

そこで、差動クロックと、差動クロック対応のサンプリング回路を用いることでクロック周波数の２倍でサンプリングする技術が提案されている（特許文献１参照）。特許文献１に開示されているトラック・アンド・ホールド回路について図１８で説明する。図１８の例では、入力信号ｄａが２つに分岐し、それぞれ別のサンプリング回路２００＿１，２００＿２に入力されている。また、サンプリング回路２００＿１，２００＿２には、差動クロック信号ｃｋｐ，ｃｋｎが入力される。逆相側のクロック信号ｃｋｎを基準としたときの正相側のクロック信号ｃｋｐの電圧の相対的なＨｉｇｈ／Ｌｏｗが、図１７Ａ～図１７Ｃのクロック信号ｃｋのＨｉｇｈ／Ｌｏｗに対応する。

サンプリング回路２００＿１，２００＿２は、逆相クロック入力端子ＩＮｃｋｎに入力された電圧を基準としたときの正相クロック入力端子ＩＮｃｋｐに入力された電圧の相対的なＨｉｇｈ／Ｌｏｗでもってクロック信号のＨｉｇｈ／Ｌｏｗを判定する。

サンプリング回路２００＿１は、正相クロック信号ｃｋｐが正相クロック入力端子ＩＮｃｋｐに入力され、逆相クロック信号ｃｋｎが逆相クロック入力端子ＩＮｃｋｎに入力される。一方、サンプリング回路２００＿２は、正相クロック信号ｃｋｐが逆相クロック入力端子ＩＮｃｋｎに入力され、逆相クロック信号ｃｋｎが正相クロック入力端子ＩＮｃｋｐに入力される。すなわち、サンプリング回路２００＿２が判定するクロック信号のＨｉｇｈ／Ｌｏｗは、サンプリング回路２００＿１が判定するクロック信号のＨｉｇｈ／Ｌｏｗと逆転する。

つまり、サンプリング回路２００＿１は、クロック信号の立ち下がりの瞬間で入力信号ｄａをサンプリングするネガティブ・エッジ・トリガ型となる。サンプリング回路２００＿２は、クロック信号の立ち上がりの瞬間で入力信号ｄａをサンプリングするポジティブ・エッジ・トリガ型となる。したがって、図１８のトラック・アンド・ホールド回路全体では、クロック信号の立ち上がりと立ち下がりの両方で入力信号ｄａをサンプリングすることになるので、サンプリング周波数がクロック周波数の２倍となり、高速化を実現できる。

近年の通信や計測に要求されるデータレートの高速化に対応するためには、より高速なサンプリング周波数をもつトラック・アンド・ホールド回路が必要不可欠である。しかしながら、引用文献１に開示された技術をもってしても、与えられたクロック信号の周波数に対して、その２倍のサンプリング周波数しか得ることができない。より高いサンプリング周波数を得ようとすると、クロック周波数を上げなければならず、先述と同じ課題が生じる。

特開２０１９－１６１３２４号公報

本発明は、上記課題を解決するためになされたもので、クロック周波数の４倍以上のサンプリング周波数でサンプリング動作を行うことが可能なトラック・アンド・ホールド回路を提供することを目的とする。

本発明のトラック・アンド・ホールド回路は、正弦波状の第１の正相クロック信号のＤＣバイアス電圧を調整するように構成された正相側のＮ個（Ｎは２以上の整数）のバイアス調整回路と、正弦波状の第１の逆相クロック信号のＤＣバイアス電圧を調整するように構成された逆相側のＮ個のバイアス調整回路と、出力信号が入力信号に追従するトラック・モードと、前記トラック・モードからホールド・モードに切り替わるタイミングの前記入力信号の値を保持して出力するホールドモードとを、前記正相側のバイアス調整回路から出力された第２の正相クロック信号と前記逆相側のバイアス調整回路から出力された第２の逆相クロック信号とに応じて切り替えるように構成された２Ｎ個のサンプリング回路とを備え、前記正相側のＮ個のバイアス調整回路と前記逆相側のＮ個のバイアス調整回路とは、それぞれ１個ずつ交互に並ぶように配置され、これら２Ｎ個のバイアス調整回路のうち、（２ｋ－１）番目（ｋは１以上Ｎ以下の整数）のバイアス調整回路は、前記第１の正相クロック信号をそのままｋ番目の第２の正相クロック信号として出力するか、またはＤＣバイアス電圧を調整してｋ番目の第２の正相クロック信号として出力し、前記２Ｎ個のバイアス調整回路のうち、２ｋ番目のバイアス調整回路は、前記第１の逆相クロック信号をそのままｋ番目の第２の逆相クロック信号として出力するか、またはＤＣバイアス電圧を調整してｋ番目の第２の逆相クロック信号として出力し、前記（２ｋ－１）番目のバイアス調整回路と前記２ｋ番目のバイアス調整回路とは、前記ｋ番目の第２の正相クロック信号が前記ｋ番目の第２の逆相クロック信号に対してＨｉｇｈになる期間とＬｏｗになる期間との比であるデューティ比が（２Ｎ－２ｋ＋１）：（２ｋ－１）となるように、前記第１の正相クロック信号と前記第１の逆相クロック信号のうち少なくとも一方のＤＣバイアス電圧を調整して出力し、前記ｋ番目の第２の正相クロック信号は、（２ｋ－１）番目の前記サンプリング回路の正相クロック入力端子と２ｋ番目の前記サンプリング回路の逆相クロック入力端子とに入力され、前記ｋ番目の第２の逆相クロック信号は、（２ｋ－１）番目の前記サンプリング回路の逆相クロック入力端子と２ｋ番目の前記サンプリング回路の正相クロック入力端子とに入力されることを特徴とするものである。

また、本発明のトラック・アンド・ホールド回路は、正弦波状の第１のクロック信号のＤＣバイアス電圧を調整するように構成されたＮ個（Ｎは２以上の整数）のバイアス調整回路と、出力信号が入力信号に追従するトラック・モードと、前記トラック・モードからホールド・モードに切り替わるタイミングの前記入力信号の値を保持して出力するホールドモードとを、前記バイアス調整回路から出力された第２のクロック信号と外部から入力されたＤＣ電圧とに応じて切り替えるように構成された２Ｎ個のサンプリング回路とを備え、ｋ番目（ｋは１以上Ｎ以下の整数）のバイアス調整回路は、ｋ番目の第２のクロック信号がｋ番目のＤＣ電圧に対してＨｉｇｈになる期間とＬｏｗになる期間との比であるデューティ比が（２Ｎ－２ｋ＋１）：（２ｋ－１）となるように、前記第１のクロック信号のＤＣバイアス電圧を調整して前記第２のクロック信号として出力し、前記ｋ番目の第２のクロック信号は、（２ｋ－１）番目の前記サンプリング回路の正相クロック入力端子と２ｋ番目の前記サンプリング回路の逆相クロック入力端子とに入力され、前記ｋ番目のＤＣ電圧は、（２ｋ－１）番目の前記サンプリング回路の逆相クロック入力端子と２ｋ番目の前記サンプリング回路の正相クロック入力端子とに入力されることを特徴とするものである。

本発明によれば、クロック周波数に対してその４倍以上という高い周波数でのサンプリングが可能となる。また、従来と同じサンプリング周波数にする場合には、本発明を用いることで、サンプリング周波数の４分の１以下の周波数の低速なクロック信号を使用することができ、クロック生成回路とクロック伝送回路とクロックバッファとトラック・アンド・ホールド回路とに対する回路設計上の要求水準を緩和することができる。また、従来と同じサンプリング周波数にする場合には、消費電力を削減し、タイミングマージンを増加させることができる。

図１は、本発明の第１の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。図２は、本発明の第１の実施例に係るトラック・アンド・ホールド回路の具体例を示すブロック図である。図３は、本発明の第１の実施例に係るクロック信号のタイミングチャートである。図４は、本発明の第１の実施例に係るバイアス調整回路の構成例を示す回路図である。図５は、本発明の第１の実施例に係るバイアス調整回路の別の構成例を示す回路図である。図６は、本発明の第１の実施例に係るサンプリング回路の構成例を示す回路図である。図７Ａ－図７Ｅは、本発明の第１の実施例に係るサンプリング回路の各部の信号波形を示す図である。図８は、本発明の第２の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。図９は、本発明の第２の実施例に係るクロック信号のタイミングチャートである。図１０は、本発明の第３の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。図１１は、本発明の第４の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。図１２は、本発明の第５の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。図１３は、本発明の第６の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。図１４は、本発明の第７の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。図１５は、本発明の第７の実施例に係るクロック信号のタイミングチャートである。図１６は、従来のＡ／Ｄ変換器の構成を示すブロック図である。図１７Ａ－図１７Ｃは、トラック・アンド・ホールド回路の動作を説明する図である。図１８は、従来の別のトラック・アンド・ホールド回路の構成を示すブロック図である。

［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。本実施例のトラック・アンド・ホールド回路は、出力信号が入力信号に追従するトラック・モードと、トラック・モードからホールド・モードに切り替わるタイミングの入力信号ｄａの値を保持して出力するホールドモードとを、差動クロック信号に応じて切り替える２Ｎ個（Ｎは２以上の整数）のサンプリング回路１＿１～１＿２Ｎと、サンプリング回路１＿１～１＿２Ｎに入力する差動クロック信号のＤＣバイアス電圧を調整する２Ｎ個のバイアス調整回路２＿１～２＿２Ｎとを備えている。

まず、正相クロック信号ｃｋｐは、正相側のＮ個のバイアス調整回路２＿１，２＿３，・・・，２＿（２Ｎ－１）に入力される。逆相クロック信号ｃｋｎは、逆相側のＮ個のバイアス調整回路２＿２，２＿４，・・・，２＿２Ｎに入力される。（２ｋ－１）番目（ｋは１以上Ｎ以下の整数）のバイアス調整回路２＿（２ｋ－１）と２ｋ番目のバイアス調整回路２＿２ｋとは、ｋ番目の正相クロック信号ｃｋｐ＿ｋがｋ番目の逆相クロック信号ｃｋｎ＿ｋに対してＨｉｇｈになる期間とＬｏｗになる期間との比であるデューティ比が（２Ｎ－２ｋ＋１）：（２ｋ－１）となるように、入力された差動クロック信号ｃｋｐ，ｃｋｎのうち少なくとも一方のＤＣバイアス電圧を上下させて出力する。

正相クロック信号ｃｋｐ＿ｋは、（２ｋ－１）番目のサンプリング回路１＿（２ｋ－１）の正相クロック入力端子ＩＮｃｋｐに入力され、逆相クロック信号ｃｋｎ＿ｋは、サンプリング回路１＿（２ｋ－１）の逆相クロック入力端子ＩＮｃｋｎに入力される。同時に、正相クロック信号ｃｋｐ＿ｋは、２ｋ番目のサンプリング回路１＿２ｋの逆相クロック入力端子ＩＮｃｋｎに入力され、逆相クロック信号ｃｋｎ＿ｋは、サンプリング回路１＿２ｋの正相クロック入力端子ＩＮｃｋｐに入力される。

以上により、サンプリング回路１＿１～１＿２Ｎ全体では、クロック周波数の（２×Ｎ）倍のサンプリング周波数を実現することができる。
上記のとおり、クロック信号ｃｋｐ＿ｋとｃｋｎ＿ｋのデューティ比は（２Ｎ－２ｋ＋１）：（２ｋ－１）である。このようなデューティ比の調整は、クロック信号ｃｋｐ＿ｋとｃｋｎ＿ｋの相対的な位置関係を調整することで実現できる。調整方法には、例えば（I）～（III）のようにいくつかの方法がある。

（I）正相クロック信号ｃｋｐをそのままｃｋｐ＿ｋとして出力し（ＤＣバイアス電圧変化無し）、ＤＣバイアス電圧を上下させた逆相クロック信号ｃｋｎをｃｋｎ＿ｋとして出力する。
（II）ＤＣバイアス電圧を上下させた正相クロック信号ｃｋｐをｃｋｐ＿ｋとして出力し、逆相クロック信号ｃｋｎをそのままｃｋｎ＿ｋとして出力する。
（III）ＤＣバイアス電圧を上下させた正相クロック信号ｃｋｐをｃｋｐ＿ｋとして出力し、ＤＣバイアス電圧を上下させた逆相クロック信号ｃｋｎをｃｋｎ＿ｋとして出力する。

調整方法は（I）～（III）のいずれでも構わない。調整方法は以下の全ての実施例についても同様である。

本実施例のトラック・アンド・ホールド回路をより分かり易く理解するために、具体例について説明する。図２に、本実施例においてＮ＝２とした場合のトラック・アンド・ホールド回路の構成を示す。

１番目のバイアス調整回路２＿１と２番目のバイアス調整回路２＿２とは、１番目の正相クロック信号ｃｋｐ＿１が１番目の逆相クロック信号ｃｋｎ＿１に対してＨｉｇｈになる期間とＬｏｗになる期間との比であるデューティ比が３：１となるように、入力された差動クロック信号ｃｋｐ，ｃｋｎのうち少なくとも一方のＤＣバイアス電圧を上下させて出力する。

３番目のバイアス調整回路２＿３と４番目のバイアス調整回路２＿４とは、２番目の正相クロック信号ｃｋｐ＿２が２番目の逆相クロック信号ｃｋｎ＿２に対してＨｉｇｈになる期間とＬｏｗになる期間との比であるデューティ比が１：３となるように、入力された差動クロック信号ｃｋｐ，ｃｋｎのうち少なくとも一方のＤＣバイアス電圧を上下させて出力する。クロック信号ｃｋｐ，ｃｋｎ，ｃｋｐ＿１，ｃｋｎ＿１，ｃｋｐ＿２，ｃｋｎ＿２のタイミングチャートを図３に示す。

次に、図２のサンプリング回路１＿１～１＿４がどのタイミングで入力信号ｄａをサンプリングするのかについて説明する。
サンプリング回路１＿１は、差動クロック信号ｃｋｐ＿１，ｃｋｎ＿１をクロック入力とするネガティブ・エッジ・トリガ型のサンプリング回路である。このため、サンプリング回路１＿１は、時刻Ｔ＝３で入力信号ｄａをサンプリングし、サンプリングした値を時刻Ｔ＝４まで保持する（出力信号ＯＵＴ１の電圧値をサンプリングした値にする）。時刻Ｔ＝４からＴ＝７まではトラック・モードとなり、出力信号ＯＵＴ１が入力信号ｄａに追従する。そして、サンプリング回路１＿１は、時刻Ｔ＝７で入力信号ｄａを再びサンプリングし、サンプリングした値を時刻Ｔ＝８まで保持する。

サンプリング回路１＿２は、差動クロック信号ｃｋｐ＿１，ｃｋｎ＿１をクロック入力とするポジティブ・エッジ・トリガ型のサンプリング回路である。サンプリング回路１＿２は、時刻Ｔ＝４で入力信号ｄａをサンプリングし、サンプリングした値を時刻Ｔ＝７まで保持する（出力信号ＯＵＴ２の電圧値をサンプリングした値にする）。時刻Ｔ＝７からＴ＝８まではトラック・モードとなり、出力信号ＯＵＴ２が入力信号ｄａに追従する。そして、サンプリング回路１＿２は、時刻Ｔ＝８で入力信号ｄａを再びサンプリングする。

サンプリング回路１＿３は、差動クロック信号ｃｋｐ＿２，ｃｋｎ＿２をクロック入力とするネガティブ・エッジ・トリガ型のサンプリング回路である。サンプリング回路１＿３は、時刻Ｔ＝２で入力信号ｄａをサンプリングし、サンプリングした値を時刻Ｔ＝５まで保持する（出力信号ＯＵＴ３の電圧値をサンプリングした値にする）。時刻Ｔ＝５からＴ＝６まではトラック・モードとなり、出力信号ＯＵＴ３が入力信号ｄａに追従する。そして、サンプリング回路１＿３は、時刻Ｔ＝６で入力信号ｄａを再びサンプリングする。

サンプリング回路１＿４は、差動クロック信号ｃｋｐ＿２，ｃｋｎ＿２をクロック入力とするポジティブ・エッジ・トリガ型のサンプリング回路である。サンプリング回路１＿４は、時刻Ｔ＝１で入力信号ｄａをサンプリングし、サンプリングした値を時刻Ｔ＝２まで保持する（出力信号ＯＵＴ４の電圧値をサンプリングした値にする）。時刻Ｔ＝２からＴ＝５まではトラック・モードとなり、出力信号ＯＵＴ４が入力信号ｄａに追従する。そして、サンプリング回路１＿４は、時刻Ｔ＝５で入力信号ｄａを再びサンプリングし、サンプリングした値を時刻Ｔ＝６まで保持する。

以上により、サンプリング回路１＿１～１＿４全体では、時刻Ｔ＝１，２，・・・，８でサンプリングが行われているから、クロック周波数の４倍のサンプリング周波数を実現することができる。

図４はバイアス調整回路２＿１～２＿２Ｎの構成例を示す回路図である。図４に示すバイアス調整回路は、一端がバイアス調整回路の入力端子Ａに接続され、他端がバイアス調整回路の出力端子Ｂに接続されたキャパシタＣ１と、一端が電源電圧に接続され、他端がバイアス調整回路の出力端子Ｂに接続された可変抵抗Ｒ１と、一端がバイアス調整回路の出力端子Ｂに接続され、他端がグラウンドに接続された抵抗Ｒ２とから構成される。

図４に示すバイアス調整回路では、クロック信号Ｖ（ｔ）のＤＣ成分をキャパシタＣ１でカットした後、２つの抵抗Ｒ１，Ｒ２により分圧されたＤＣ電圧Ｖｂｉａｓをクロック信号Ｖ（ｔ）に重畳する。抵抗Ｒ１，Ｒ２のうち少なくとも一方を可変抵抗とすることにより、ＤＣ電圧Ｖｂｉａｓの値を可変にできる。図４の例ではＲ１を可変抵抗としている。

図５はバイアス調整回路２＿１～２＿２Ｎの別の構成例を示す回路図である。図５に示すバイアス調整回路は、ベースがバイアス調整回路の入力端子Ａに接続され、コレクタが電源電圧に接続され、エミッタがバイアス調整回路の出力端子Ｂに接続されたバイポーラトランジスタＭ１と、一端がバイアス調整回路の出力端子Ｂに接続され、他端がグラウンドに接続された可変電流源ＩＳとから構成される。

図５に示すバイアス調整回路は、エミッタ・フォロワ回路であり、可変電流源ＩＳを負荷とするバイポーラトランジスタＭ１のベース－エミッタ間の電圧（ＤＣ電圧Ｖｂｉａｓ）の分だけクロック信号Ｖ（ｔ）の電圧を下げることができる。可変電流源ＩＳの電流値を変えることにより、ＤＣ電圧Ｖｂｉａｓの値を可変にできる。

バイアス調整回路２＿１～２＿２Ｎの構成は図４、図５の構成に限定されない。本発明において重要なのは、クロック信号のＤＣバイアス電圧を何らかの手段で調整することである。一般に電子回路においてＤＣバイアス電圧を調整することは広く行なわれており、バイアス調整回路として多種多様な構成が知られている。

次に、サンプリング回路１＿１～１＿２Ｎの構成について説明する。サンプリング回路（トラック・アンド・ホールド回路）の回路構成としては、スイッチト・エミッタ・フォロワと呼ばれるものがよく知られている。
バイポーラトランジスタを用いたサンプリング回路１＿（２ｋ－１）の典型的な構成を図６に示す。図６のＶＣＣ，ＶＥＥは電源電圧である。また、図６中の（ｃｏｎｓｔ．）は電圧または電流が時間によらず一定であることを示している。

サンプリング回路１＿（２ｋ－１）は、ベースが信号入力端子ＩＮｄａに接続され、コレクタに電源電圧ＶＣＣが印加され、エミッタが信号出力端子ＯＵＴｄａに接続されたバイポーラトランジスタＭ１０と、ベースが逆相クロック入力端子ＩＮｃｋｎに接続され、コレクタが信号入力端子ＩＮｄａに接続されたバイポーラトランジスタＭ１１と、ベースが正相クロック入力端子ＩＮｃｋｐに接続され、コレクタが信号出力端子ＯＵＴｄａに接続されたバイポーラトランジスタＭ１２と、一端に電源電圧ＶＣＣが印加され、他端が信号出力端子ＯＵＴｄａに接続されたキャパシタＣｈｏｌｄと、一端がバイポーラトランジスタＭ１１，Ｍ１２のエミッタに接続され、他端が電源電圧ＶＥＥに接続された定電流源ＩＳ１０とから構成される。

ＩＥＥ１，ＩＥＥ２は、バイポーラトランジスタＭ１１，Ｍ１２のエミッタから定電流源ＩＳ１０に流れ込む電流である。定電流源ＩＳ１０に流れる電流をＩＥＥとすると、キルヒホッフの電流則により、ＩＥＥ１＋ＩＥＥ２＝ＩＥＥとなる。

図６のサンプリング回路１＿（２ｋ－１）の基本的な動作を、図７Ａ～図７Ｅを用いて説明する。ここでは、図７Ａに示す周期Ｔｃｋの差動クロック信号ｃｋｐ＿ｋ，ｃｋｎ＿ｋと、図７Ｂに示す入力信号ｄａとをサンプリング回路１＿（２ｋ－１）に印加した時の、電流ＩＥＥ１，ＩＥＥ２の波形を図７Ｃ、図７Ｄに示し、出力信号ＯＵＴ＿ｋの波形を図７Ｅに示す。時刻Ｔ＝ｔ０～ｔ４は一定間隔Ｔｃｋ／２ごとに並んでいる。

クロック信号がＨｉｇｈのとき、すなわちｃｋｐ＿ｋ＞ｃｋｎ＿ｋのとき（時刻Ｔがｔ０≦Ｔ≦ｔ１またはｔ２≦Ｔ≦ｔ３を満たすとき）、トランジスタＭ１１がＯＦＦ、トランジスタＭ１２がＯＮとなるので、ＩＥＥ１＝ＩＥＥ、ＩＥＥ２＝０となる。このとき、トランジスタＭ１０のベース－エミッタ間のＰＮ接合がＯＮ状態になるため、トランジスタＭ１０のエミッタ電圧（出力信号ＯＵＴ＿ｋ）は入力信号ｄａに追従する。つまり、時刻Ｔがｔ０≦Ｔ≦ｔ１またはｔ２≦Ｔ≦ｔ３を満たすとき、サンプリング回路１＿（２ｋ－１）はトラックモードとなる。

一方、クロック信号がＬｏｗのとき、すなわちｃｋｐ＿ｋ＜ｃｋｎ＿ｋのとき（時刻Ｔがｔ１≦Ｔ≦ｔ２またはｔ３≦Ｔ≦ｔ４を満たすとき）、トランジスタＭ１１がＯＮ、トランジスタＭ１２がＯＦＦとなるので、ＩＥＥ１＝０、ＩＥＥ２＝ＩＥＥとなる。したがって、トランジスタＭ１０には電流が流れず、トランジスタＭ１０のベース－エミッタ間のＰＮ接合がＯＦＦ状態になるため、トランジスタＭ１０のベースとエミッタとが電気的に切り離される。このとき、クロック信号がＨｉｇｈからＬｏｗになった瞬間のトランジスタＭ１０のエミッタ電圧（出力信号ＯＵＴ＿ｋ）がキャパシタＣｈｏｌｄに保持されるため、出力信号ＯＵＴ＿ｋはクロック信号がＬｏｗの間だけ一定値に保持される。つまり、時刻Ｔがｔ１≦Ｔ≦ｔ２またはｔ３≦Ｔ≦ｔ４を満たすとき、サンプリング回路１＿（２ｋ－１）はホールドモードとなる。

このように、クロック信号のＨｉｇｈ／Ｌｏｗに応じてトラックモードとホールドモードを交互に繰り返すのがサンプリング回路１＿（２ｋ－１）の動作である。
サンプリング回路１＿２ｋの構成もサンプリング回路１＿（２ｋ－１）と同じである。サンプリング回路１＿２ｋの場合には、正相クロック入力端子ＩＮｃｋｐに逆相クロック信号ｃｋｎ＿ｋを入力し、逆相クロック入力端子ＩＮｃｋｎに正相クロック信号ｃｋｐ＿ｋを入力すればよい。

以上のように、本実施例では、クロック周波数に対してその４倍以上という高い周波数でのサンプリングが可能となる。また、従来と同じサンプリング周波数にする場合には、本実施例を用いることで、サンプリング周波数の４分の１以下の周波数の低速なクロック信号を使用することができ、クロック生成回路とクロック伝送回路とクロックバッファとトラック・アンド・ホールド回路とに対する回路設計上の要求水準を緩和することができる。また、従来と同じサンプリング周波数にする場合には、消費電力を削減し、タイミングマージンを増加させることができる。

従来から、クロック周波数の数倍のサンプリング周波数を実現する方法としてタイムインターリーブ方式が存在する。本実施例は、タイムインターリーブ方式に対していくつかの優位性をもつ。

タイムインターリーブ方式は、クロック周波数に対応した遅延時間をもつクロック遅延バッファを用いるため、基本的には、あらかじめ設定したクロック周波数でしか使うことができない。クロック周波数の変化に応じて、遅延バッファの遅延時間を多少可変にすることもできるが、アナログ回路では数倍にわたって遅延時間を可変にすることは技術的に難しい。アナログ回路で遅延時間を可変にする技術は、微細なタイミング調整に用いられるのが通常である。

一方、本実施例のトラック・アンド・ホールド回路は、原理的にクロック周波数に回路構成が依存しないため、低速にしたいときは低速なクロック信号を入力し、高速にしたいときは高速なクロック信号を入力すればよく、用途によって様々な周波数で同じ回路を使うことができる。

また、タイムインターリーブ方式の場合、遅延バッファとして多数のインバータを接続したインバータ・チェーンなどが用いられる。しかし、インバーター・チェーンは、トランジスタ等の能動素子を含むため回路規模や消費電力が大きくなる。

これに対して、本実施例のトラック・アンド・ホールド回路は、バイアス調整回路という、遅延バッファよりも通常小規模で、場合によっては受動素子のみで構成可能な回路を用いるため、小面積・低消費電力を実現することができる。

［第２の実施例］
次に、本発明の第２の実施例について説明する。図８は本発明の第２の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。本実施例のトラック・アンド・ホールド回路は、２Ｎ個のサンプリング回路１＿１～１＿２Ｎと、サンプリング回路１＿１～１＿２Ｎに入力するクロック信号のＤＣバイアス電圧を調整するＮ個のバイアス調整回路３＿１～３＿Ｎとを備えている。

本実施例の要旨は、第１の実施例において逆相クロック信号ｃｋｎをＤＣ電圧に置き換えても、第１の実施例で説明した差動クロック信号ｃｋｐ，ｃｋｎのデューティ比と同じ効果を実現できる、ということである。

本実施例では、単相のクロック信号ｃｋとＮ個のＤＣ電圧ｄｃ＿１～ｄｃ＿Ｎを用いる。ｋ番目（ｋは１以上Ｎ以下の整数）のバイアス調整回路３＿ｋは、ｋ番目のクロック信号ｃｋ＿ｋがｋ番目のＤＣ電圧ｄｃ＿ｋに対してＨｉｇｈになる期間とＬｏｗになる期間との比であるデューティ比が（２Ｎ－２ｋ＋１）：（２ｋ－１）となるように、入力クロック信号ｃｋのＤＣバイアス電圧を上下させて出力する。

クロック信号ｃｋ＿ｋは、（２ｋ－１）番目のサンプリング回路１＿（２ｋ－１）の正相クロック入力端子ＩＮｃｋｐに入力され、ＤＣ電圧ｄｃ＿ｋは、サンプリング回路１＿（２ｋ－１）の逆相クロック入力端子ＩＮｃｋｎに入力される。同時に、クロック信号ｃｋ＿ｋは、２ｋ番目のサンプリング回路１＿２ｋの逆相クロック入力端子ＩＮｃｋｎに入力され、ＤＣ電圧ｄｃ＿ｋは、サンプリング回路１＿２ｋの正相クロック入力端子ＩＮｃｋｐに入力される。クロック信号ｃｋ，ｃｋ＿１，ｃｋ＿２のタイミングチャートを図９に示す。図９のｄｃはクロック信号ｃｋのＤＣ電圧を示している。

サンプリング回路１＿１～１＿２Ｎの構成と動作は、第１の実施例で説明したとおりである。
一般にクロック信号はもともと単相で生成されるものであり、差動クロック信号を用いる必要があるときはバランと呼ばれる回路を使って単相―差動変換を行う必要がある。本実施例では、単相クロック信号のみあればよいので、単相―差動変換を行う必要がない。また、ＤＣ電圧ｄｃ＿１～ｄｃ＿Ｎは、作り出すことが容易であり、扱い易い。なお、ＤＣ電圧ｄｃ＿１～ｄｃ＿Ｎは同じ値でもよいし、異なる値でもよい。

［第３の実施例］
次に、本発明の第３の実施例について説明する。図１０は本発明の第３の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。本実施例のトラック・アンド・ホールド回路は、第１の実施例の構成に対して、２Ｎ個のバイアス調整回路２＿１～２＿２Ｎの前段にそれぞれスイッチ４＿１～４＿２Ｎを追加したものである。

第１、２の実施例は基本的な回路構成に大きな変わりはない。第１の実施例の回路に、制御信号ｃｔｒｌ＿１～ｃｔｒｌ＿２Ｎに応じてバイアス調整回路２＿１～２＿２Ｎへのクロック信号の入力をオン／オフするスイッチ４＿１～４＿２Ｎを追加することにより、同じ回路を第１の実施例の構成として使用したり、第２の実施例の構成として使用したりすることができる。

具体的には、スイッチ４＿１～４＿２Ｎを全てオンにすれば、図１０の回路を第１の実施例の構成として使用することができる。
また、（２ｋ－１）番目（ｋは１以上Ｎ以下の整数）の制御信号ｃｔｒｌ＿（２ｋ－１）により（２ｋ－１）番目のスイッチ４＿（２ｋ－１）をオンにし、２ｋ番目の制御信号ｃｔｒｌ＿２ｋにより２ｋ番目のスイッチ４＿２ｋをオフにすれば、図１０の回路を第２の実施例の構成として使用することができる。スイッチ４＿２ｋがオフになった場合、２ｋ番目のバイアス調整回路２＿２ｋは、予め定められたＤＣ電圧を出力することになる。

［第４の実施例］
次に、本発明の第４の実施例について説明する。第１～第３の実施例では、バイアス調整回路のＤＣバイアス値は固定として説明を進めてきた。つまり、回路設計時に決定した抵抗の値などでＤＣバイアス電圧の値が決定され、トラック・アンド・ホールド回路のユーザは後からＤＣバイアス電圧を変更することができない。

しかし一般に、半導体のプロセスばらつき等、設計時と実際の回路の特性の誤差はよくあることである。正相クロック信号ｃｋｐ＿ｋ（ｋは１以上Ｎ以下の整数）が逆相クロック信号ｃｋｎ＿ｋに対してＨｉｇｈになる期間とＬｏｗになる期間との比であるデューティ比が正確に（２Ｎ－２ｋ＋１）：（２ｋ－１）にならなかった場合には入力信号ｄａのサンプリングのタイミングエラーが生じ、結果としてサンプリングした値に誤差を生じる。したがって、ユーザがクロック信号のデューティ比を正確に（２Ｎ－２ｋ＋１）：（２ｋ－１）に設定できるように、バイアス調整回路のＤＣバイアス電圧を調整制御できる機能を備えることが好ましい。

図１１は本発明の第４の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。本実施例のトラック・アンド・ホールド回路は、２Ｎ個のサンプリング回路１＿１～１＿２Ｎと、サンプリング回路１＿１～１＿２Ｎに入力する差動クロック信号のＤＣバイアス電圧を外部から入力される制御信号ｖｃｔｒｌ＿１～ｖｃｔｒｌ＿２Ｎに応じて調整可能な２Ｎ個のバイアス調整回路５＿１～５＿２Ｎとを備えている。

上記のとおり、ユーザは、正相クロック信号ｃｋｐ＿ｋが逆相クロック信号ｃｋｎ＿ｋに対してＨｉｇｈになる期間とＬｏｗになる期間との比であるデューティ比が（２Ｎ－２ｋ＋１）：（２ｋ－１）となるように、バイアス調整回路２＿（２ｋ－１），２＿２ｋに制御信号ｖｃｔｒｌ＿（２ｋ－１），ｖｃｔｒｌ＿２ｋを与えるようにすればよい。

なお、第２の実施例のバイアス調整回路３＿１～３＿Ｎの代わりに、Ｎ個のバイアス調整回路５＿１～５＿Ｎを設けるようにしてもよい。
また、第３の実施例のバイアス調整回路２＿１～２＿２Ｎの代わりに、バイアス調整回路５＿１～５＿２Ｎを設けるようにしてもよい。

［第５の実施例］
次に、本発明の第５の実施例について説明する。第１～第４の実施例では、同一の入力信号ｄａに対し、その出力信号ＯＵＴ＿１～ＯＵＴ＿２Ｎが別々の端子から出力される。第１～第４の実施例について、Ａ／Ｄ変換器を実現する場合、トラック・アンド・ホールド回路の出力信号ＯＵＴ＿１～ＯＵＴ＿２Ｎをそれぞれ入力とする２Ｎ個の量子化器を設け、各量子化器から出力されるデジタル信号を信号処理により統合して１つの出力信号として取り出せばよい。

一方、量子化器を１つだけにする場合には、トラック・アンド・ホールド回路の後段にマルチプレクサを設け、出力信号ＯＵＴ＿１～ＯＵＴ＿２Ｎのうち直近でホールド・モードになったサンプリング回路の出力信号を常に選択して量子化器に出力するようにマルチプレクサを切り替えるようにすればよい。

図１２は本発明の第５の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。本実施例のトラック・アンド・ホールド回路は、２Ｎ個（本実施例ではＮ＝２）のサンプリング回路１＿１～１＿４と、２Ｎ個のバイアス調整回路２＿１～２＿４と、サンプリング回路１＿１～１＿４の後段に設けられ、バイアス調整回路２＿１～２＿４から出力されたクロック信号を参照して、サンプリング回路１＿１～１＿４の出力信号ＯＵＴ＿１～ＯＵＴ＿４のうち直近でホールド・モードになったサンプリング回路の出力信号を選択して出力するアナログマルチプレクサ６とを備えている。

アナログマルチプレクサ６は、バイアス調整回路２＿１～２＿４から出力されるｃｋｐ＿１，ｃｋｎ＿１，ｃｋｐ＿２，ｃｋｎ＿２を参照して、サンプリング回路１＿１～１＿４のうちいずれか１つのサンプリング回路の出力信号を選択して出力する。例えばＮ＝２の場合の動作を図３で説明すれば、アナログマルチプレクサ６は、時刻Ｔ＝１でサンプリング回路１＿４がホールド・モードになるので、出力信号ＯＵＴ＿４を選択し、時刻Ｔ＝２でサンプリング回路１＿３がホールド・モードになるので、出力信号ＯＵＴ＿３を選択して出力する。

また、アナログマルチプレクサ６は、時刻Ｔ＝３でサンプリング回路１＿１がホールド・モードになるので、出力信号ＯＵＴ＿１を選択して出力し、時刻Ｔ＝４でサンプリング回路１＿２がホールド・モードになるので、出力信号ＯＵＴ＿２を選択して出力する。
こうして、直近でホールド・モードになったサンプリング回路の出力を常に選択していくようにすればよい。

本実施例では、第１～第４の実施例のように出力信号ＯＵＴ＿１～ＯＵＴ＿２Ｎが別々の端子から出力される形態と比べ、一連のデータが単一出力されるので後段の信号処理が簡単である。
本実施例では、アナログマルチプレクサ６を第１の実施例に適用した例を示しているが、第２～第４の実施例に適用してもよい。

第２の実施例に適用する場合、アナログマルチプレクサ６は、バイアス調整回路３＿１～３＿Ｎから出力されるクロック信号ｃｋ＿１～ｃｋ＿ＮとＤＣ電圧ｄｃ＿１～ｄｃ＿Ｎとを参照して、サンプリング回路１＿１～１＿２Ｎのうち直近でホールド・モードになったサンプリング回路の出力信号を常に選択して出力すればよい。

［第６の実施例］
次に、本発明の第６の実施例について説明する。第１、第３～第５の実施例では、差動クロック信号の入力を前提としてきたが、差動クロック信号を生成するには通常、所望の周波数を有する単相のクロック信号を生成した後、バランと呼ばれる回路を用いて単相－差動変換を行う。トラック・アンド・ホールド回路の取り扱いのし易さという観点から、このバランをトラック・アンド・ホールド回路の一部としてオンチップ実装することも考えられる。バランをオンチップ実装することにより、トラック・アンド・ホールド回路に差動クロック信号を入力する必要がなくなり、単相－差動変換の必要がなくなる。

図１３は本発明の第６の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。本実施例のトラック・アンド・ホールド回路は、２Ｎ個のサンプリング回路１＿１～１＿２Ｎと、２Ｎ個のバイアス調整回路２＿１～２＿２Ｎと、バイアス調整回路２＿１～２＿２Ｎの前段に設けられ、単相のクロック信号ｃｋをサンプリング回路１＿１～１＿２Ｎへの差動クロック信号ｃｋｐ，ｃｋｎに変換するバラン７とを備えている。

本実施例では、バラン７を第１の実施例に適用した例を示しているが、第３～第５の実施例に適用してもよい。
第３の実施例に適用する場合、スイッチ４＿１～４＿２Ｎの前段にバラン７を設けるようにすればよい。

［第７の実施例］
次に、本発明の第７の実施例について説明する。第１～第６の実施例では、差動クロック信号または単相のクロック信号のＤＣバイアス電圧を調整してデューティ比を調整するため、例えば図３、図９のタイミングチャートから分かるように、ＨｉｇｈとＬｏｗでクロック信号の振幅が異なる。特に第１の実施例におけるＮの数値が大きいほどにＨｉｇｈとＬｏｗでクロック信号の振幅の差が大きくなり、次のような問題が発生する可能性がある。

図３の差動クロック信号ｃｋｐ＿１，ｃｋｎ＿１を例にとると、正相クロック信号ｃｋｐ＿１が逆相クロック信号ｃｋｎ＿１に対してＨｉｇｈになる期間の振幅とＬｏｗになる期間の振幅との比が３：１でＬｏｗの時の振幅が小さい。このため、サンプリング回路１＿１は、クロック信号ｃｋｐ＿１がＬｏｗであることを認識できず、完全なホールド・モードにならない虞れがある。同様に、サンプリング回路１＿２は、クロック信号ｃｋｐ＿１がＬｏｗであることを認識できず、完全なトラック・モードにならない虞れがある。

このような問題の発生を防ぐためには、差動クロック信号ｃｋｐ，ｃｋｎの振幅を十分大きくしておけばよい。しかしながら、差動クロック信号ｃｋｐ，ｃｋｎの振幅を大きくすると、クロック信号ｃｋｐ＿ｋまたはクロック信号ｃｋｎ＿ｋがＨｉｇｈの時の振幅が極端に大きくなり、サンプリング回路１＿（２ｋ－１），１－２ｋのトランジスタの耐圧を超えてしまい、正常な動作を妨げたり、回路を故障させたりする虞れがある。そこで、本実施例では、バイアス調整回路とサンプリング回路との間にコンパレータを設ける。

図１４は本発明の第７の実施例に係るトラック・アンド・ホールド回路の構成を示すブロック図である。本実施例のトラック・アンド・ホールド回路は、２Ｎ個のサンプリング回路１＿１～１＿２Ｎと、２Ｎ個のバイアス調整回路２＿１～２＿２Ｎと、バイアス調整回路２＿（２ｋ－１），２＿２ｋ（ｋは１以上Ｎ以下の整数）とサンプリング回路１＿（２ｋ－１），１＿２ｋとの間に１個ずつ挿入された差動入力差動出力型のＮ個のコンパレータ８＿１～８＿Ｎとを備えている。

バイアス調整回路２＿（２ｋ－１）から出力されたクロック信号ｃｋｐ＿ｋは、コンパレータ８＿ｋの正相入力端子に入力される。バイアス調整回路２＿２ｋから出力されたクロック信号ｃｋｎ＿ｋは、コンパレータ８＿ｋの逆相入力端子に入力される。

コンパレータ８＿ｋは、クロック信号ｃｋｐ＿ｋ，ｃｋｎ＿ｋの大小関係に基づいて、ＨｉｇｈまたはＬｏｗに固定された差動クロック信号ｃｋｐ＿ｋ２，ｃｋｎ＿ｋ２を出力する。クロック信号ｃｋｐ＿ｋ２は、サンプリング回路１＿（２ｋ－１）の正相クロック入力端子ＩＮｃｋｐとサンプリング回路１＿２ｋの逆相クロック入力端子ＩＮｃｋｎとに入力される。クロック信号ｃｋｎ＿ｋ２は、サンプリング回路１＿（２ｋ－１）の逆相クロック入力端子ＩＮｃｋｎとサンプリング回路１＿２ｋの正相クロック入力端子ＩＮｃｋｐとに入力される。

クロック信号ｃｋｐ，ｃｋｎ，ｃｋｐ＿１，ｃｋｎ＿１，ｃｋｐ＿１２，ｃｋｎ＿１２のタイミングチャートを図１５に示す。正相クロック信号ｃｋｐ＿１が逆相クロック信号ｃｋｎ＿１に対してＨｉｇｈになる期間の振幅とＬｏｗになる期間の振幅との比が３：１で、Ｈｉｇｈになる期間の振幅が大きく、Ｌｏｗになる期間の振幅が小さい。

一方、コンパレータ８＿ｋは、クロック信号ｃｋｐ＿ｋがクロック信号ｃｋｎ＿ｋよりも大きいときに、クロック信号ｃｋｐ＿ｋ２をＨｉｇｈ、ｃｋｎ＿ｋ２をＬｏｗとし、クロック信号ｃｋｐ＿ｋがクロック信号ｃｋｎ＿ｋ以下のときに、クロック信号ｃｋｐ＿ｋ２をＬｏｗ、ｃｋｎ＿ｋ２をＨｉｇｈとする。このように、コンパレータ８＿ｋは、入力されたクロック信号ｃｋｐ＿ｋ，ｃｋｎ＿ｋのデューティ比のままで、電圧レベルをＨｉｇｈまたはＬｏｗに固定したクロック信号ｃｋｐ＿ｋ２，ｃｋｎ＿ｋ２を出力する。

こうして、本実施例では、サンプリング回路１＿１～１＿２Ｎのトラック・モードとホールド・モードの確実なスイッチングを保証することができ、またサンプリング回路１＿１～１＿２Ｎに過剰に大きな振幅のクロック信号が入らないようにすることができる。

本実施例では、コンパレータ８＿１～８＿Ｎを第１の実施例に適用した例を示しているが、第２～第６の実施例に適用してもよい。
第２の実施例に適用する場合、コンパレータ８＿ｋの正相入力端子にクロック信号ｃｋ＿ｋを入力し、逆相入力端子にＤＣ電圧ｄｃ＿ｋを入力すればよい。また、クロック信号ｃｋ＿ｋとＤＣ電圧ｄｃ＿ｋとをサンプリング回路１＿（２ｋ－１），１＿２ｋに入力する代わりに、コンパレータ８＿ｋから出力された正相クロック信号ｃｋｐ＿ｋ２をサンプリング回路１＿（２ｋ－１）の正相クロック入力端子ＩＮｃｋｐとサンプリング回路１＿２ｋの逆相クロック入力端子ＩＮｃｋｎとに入力し、コンパレータ８＿ｋから出力された逆相クロック信号ｃｋｎ＿ｋ２をサンプリング回路１＿（２ｋ－１）の逆相クロック入力端子ＩＮｃｋｎとサンプリング回路１＿２ｋの正相クロック入力端子ＩＮｃｋｐとに入力すればよい。

第１～第７の実施例では、クロック信号ｃｋ，ｃｋｐ，ｃｋｎが正弦波の場合について説明しているが、クロック信号ｃｋ，ｃｋｐ，ｃｋｎを矩形波以外の波形、例えば三角波や鋸波としてもよい。

以上に示した実施例はあくまで本発明の原理の理解の補助となるよう応用の一事例を示しているに過ぎず、実際の状況における実施例には、本発明の思想を逸脱しない範囲内で多くの変形が認められる。

本発明は、トラック・アンド・ホールド回路に適用することができる。

１＿１～１＿２Ｎ…サンプリング回路、２＿１～２＿２Ｎ，３＿１～３＿Ｎ，５＿１～５＿Ｎ…バイアス調整回路、４＿１～４＿２Ｎ…スイッチ、６…アナログマルチプレクサ、７…バラン、８＿１～８＿Ｎ…コンパレータ、Ｍ１，Ｍ１０～Ｍ１２…バイポーラトランジスタ、ＩＳ…可変電流源、ＩＳ１０…定電流源、Ｃ１，Ｃｈｏｌｄ…キャパシタ、Ｒ１…可変抵抗、Ｒ２…抵抗。

Claims

正弦波状の第１の正相クロック信号のＤＣバイアス電圧を調整するように構成された正相側のＮ個（Ｎは２以上の整数）のバイアス調整回路と、
正弦波状の第１の逆相クロック信号のＤＣバイアス電圧を調整するように構成された逆相側のＮ個のバイアス調整回路と、
出力信号が入力信号に追従するトラック・モードと、前記トラック・モードからホールド・モードに切り替わるタイミングの前記入力信号の値を保持して出力するホールドモードとを、前記正相側のバイアス調整回路から出力された第２の正相クロック信号と前記逆相側のバイアス調整回路から出力された第２の逆相クロック信号とに応じて切り替えるように構成された２Ｎ個のサンプリング回路とを備え、
前記正相側のＮ個のバイアス調整回路と前記逆相側のＮ個のバイアス調整回路とは、それぞれ１個ずつ交互に並ぶように配置され、これら２Ｎ個のバイアス調整回路のうち、（２ｋ－１）番目（ｋは１以上Ｎ以下の整数）のバイアス調整回路は、前記第１の正相クロック信号をそのままｋ番目の第２の正相クロック信号として出力するか、またはＤＣバイアス電圧を調整してｋ番目の第２の正相クロック信号として出力し、前記２Ｎ個のバイアス調整回路のうち、２ｋ番目のバイアス調整回路は、前記第１の逆相クロック信号をそのままｋ番目の第２の逆相クロック信号として出力するか、またはＤＣバイアス電圧を調整してｋ番目の第２の逆相クロック信号として出力し、
前記（２ｋ－１）番目のバイアス調整回路と前記２ｋ番目のバイアス調整回路とは、前記ｋ番目の第２の正相クロック信号が前記ｋ番目の第２の逆相クロック信号に対してＨｉｇｈになる期間とＬｏｗになる期間との比であるデューティ比が（２Ｎ－２ｋ＋１）：（２ｋ－１）となるように、前記第１の正相クロック信号と前記第１の逆相クロック信号のうち少なくとも一方のＤＣバイアス電圧を調整して出力し、
前記ｋ番目の第２の正相クロック信号は、（２ｋ－１）番目の前記サンプリング回路の正相クロック入力端子と２ｋ番目の前記サンプリング回路の逆相クロック入力端子とに入力され、前記ｋ番目の第２の逆相クロック信号は、（２ｋ－１）番目の前記サンプリング回路の逆相クロック入力端子と２ｋ番目の前記サンプリング回路の正相クロック入力端子とに入力されることを特徴とするトラック・アンド・ホールド回路。
請求項１記載のトラック・アンド・ホールド回路において、
前記２Ｎ個のバイアス調整回路の前段にそれぞれ設けられ、外部から入力される制御信号に応じて前記２Ｎ個のバイアス調整回路への前記第１の正相クロック信号と前記第１の逆相クロック信号の入力をオン／オフする２Ｎ個のスイッチをさらに備えることを特徴とするトラック・アンド・ホールド回路。
請求項１または２記載のトラック・アンド・ホールド回路において、
前記２Ｎ個のサンプリング回路の後段に設けられ、前記２Ｎ個のバイアス調整回路から出力された前記第２の正相クロック信号と前記第２の逆相クロック信号とを参照して、前記２Ｎ個のサンプリング回路の出力信号のうち直近でホールド・モードになったサンプリング回路の出力信号を選択して出力するように構成されたマルチプレクサをさらに備えることを特徴とするトラック・アンド・ホールド回路。
請求項１乃至３のいずれか１項に記載のトラック・アンド・ホールド回路において、
単相のクロック信号を前記２Ｎ個のバイアス調整回路への前記第１の正相クロック信号と前記第１の逆相クロック信号とに変換するバランをさらに備えることを特徴とするトラック・アンド・ホールド回路。
請求項１乃至４のいずれか１項に記載のトラック・アンド・ホールド回路において、
（２ｋ－１）番目、２ｋ番目の前記バイアス調整回路と（２ｋ－１）番目、２ｋ番目の前記サンプリング回路との間に１個ずつ挿入された差動入力差動出力型のＮ個のコンパレータをさらに備えることを特徴とするトラック・アンド・ホールド回路。
正弦波状の第１のクロック信号のＤＣバイアス電圧を調整するように構成されたＮ個（Ｎは２以上の整数）のバイアス調整回路と、
出力信号が入力信号に追従するトラック・モードと、前記トラック・モードからホールド・モードに切り替わるタイミングの前記入力信号の値を保持して出力するホールドモードとを、前記バイアス調整回路から出力された第２のクロック信号と外部から入力されたＤＣ電圧とに応じて切り替えるように構成された２Ｎ個のサンプリング回路とを備え、
ｋ番目（ｋは１以上Ｎ以下の整数）のバイアス調整回路は、ｋ番目の第２のクロック信号がｋ番目のＤＣ電圧に対してＨｉｇｈになる期間とＬｏｗになる期間との比であるデューティ比が（２Ｎ－２ｋ＋１）：（２ｋ－１）となるように、前記第１のクロック信号のＤＣバイアス電圧を調整して前記第２のクロック信号として出力し、
前記ｋ番目の第２のクロック信号は、（２ｋ－１）番目の前記サンプリング回路の正相クロック入力端子と２ｋ番目の前記サンプリング回路の逆相クロック入力端子とに入力され、前記ｋ番目のＤＣ電圧は、（２ｋ－１）番目の前記サンプリング回路の逆相クロック入力端子と２ｋ番目の前記サンプリング回路の正相クロック入力端子とに入力されることを特徴とするトラック・アンド・ホールド回路。
請求項６記載のトラック・アンド・ホールド回路において、
前記２Ｎ個のサンプリング回路の後段に設けられ、前記Ｎ個のバイアス調整回路から出力された第２のクロック信号とＮ個の前記ＤＣ電圧とを参照して、前記２Ｎ個のサンプリング回路の出力信号のうち直近でホールド・モードになったサンプリング回路の出力信号を選択して出力するように構成されたマルチプレクサをさらに備えることを特徴とするトラック・アンド・ホールド回路。
請求項６または７記載のトラック・アンド・ホールド回路において、
ｋ番目の前記バイアス調整回路と（２ｋ－１）番目、２ｋ番目の前記サンプリング回路との間に１個ずつ挿入され、ｋ番目の前記バイアス調整回路から出力されたｋ番目の第２のクロック信号と外部から入力されたｋ番目のＤＣ電圧とを入力とする差動入力差動出力型のＮ個のコンパレータをさらに備え、
前記ｋ番目の第２のクロック信号と前記ｋ番目のＤＣ電圧とが（２ｋ－１）番目の前記サンプリング回路と２ｋ番目の前記サンプリング回路とに入力される代わりに、ｋ番目の前記コンパレータから出力されたｋ番目の正相クロック信号が、（２ｋ－１）番目の前記サンプリング回路の正相クロック入力端子と２ｋ番目の前記サンプリング回路の逆相クロック入力端子とに入力され、ｋ番目の前記コンパレータから出力されたｋ番目の逆相クロック信号が、（２ｋ－１）番目の前記サンプリング回路の逆相クロック入力端子と２ｋ番目の前記サンプリング回路の正相クロック入力端子とに入力されることを特徴とするトラック・アンド・ホールド回路。
請求項１乃至８のいずれか１項に記載のトラック・アンド・ホールド回路において、
前記バイアス調整回路は、入力されたクロック信号に与えるＤＣバイアス電圧を、外部から入力される制御信号に応じて調整可能であることを特徴とするトラック・アンド・ホールド回路。