JP7375916B2 - スイッチト・エミッタ・フォロワ回路 - Google Patents

スイッチト・エミッタ・フォロワ回路 Download PDF

Info

Publication number
JP7375916B2
JP7375916B2 JP2022513792A JP2022513792A JP7375916B2 JP 7375916 B2 JP7375916 B2 JP 7375916B2 JP 2022513792 A JP2022513792 A JP 2022513792A JP 2022513792 A JP2022513792 A JP 2022513792A JP 7375916 B2 JP7375916 B2 JP 7375916B2
Authority
JP
Japan
Prior art keywords
transistor
signal
output terminal
collector
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022513792A
Other languages
English (en)
Other versions
JPWO2021205592A1 (ja
Inventor
直樹 寺尾
宗彦 長谷
秀之 野坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Publication of JPWO2021205592A1 publication Critical patent/JPWO2021205592A1/ja
Application granted granted Critical
Publication of JP7375916B2 publication Critical patent/JP7375916B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0836—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of phase error, e.g. jitter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H03M1/1255—Synchronisation of the sampling frequency or phase to the input frequency or phase
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G11C27/028—Current mode circuits, e.g. switched current memories
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/04113—Modifications for accelerating switching without feedback from the output circuit to the control circuit in bipolar transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/296—Time-programme switches providing a choice of time-intervals for executing more than one switching action and automatically terminating their operation after the programme is completed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/50—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H03F2203/5003—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower the sources of two source followers are differentially coupled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/50—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H03F2203/5021—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower the source follower has a controlled source circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
    • H03K17/6285—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several outputs only combined with selecting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Manipulation Of Pulses (AREA)

Description

本発明は、クロック信号に同期したタイミングで、出力信号が入力信号に追従するトラックモードと出力信号を一定に保持するホールドモードとを交互に繰り返すトラック・アンド・ホールド回路等に用いられるスイッチト・エミッタ・フォロワ回路に関するものである。
アナログ－デジタル変換器（ＡＤＣ：Analog-to-Digital Converter）は、通信、計測などに広く使われているデバイスである。ＡＤＣは、クロック信号に同期したタイミングでアナログ信号である入力電圧を、量子化されたデジタル値に変換し、そのデジタルコードを出力する。ＡＤＣは、多くの場合、フロントエンド部にトラック・アンド・ホールド回路を備えている（非特許文献１参照）。
図８Ａ～図８Ｃを用いてトラック・アンド・ホールド回路１００の動作を説明する。トラック・アンド・ホールド回路１００の最も簡単な動作モデルは、アナログ・スイッチ１０３とキャパシタ１０４とからなるものである。アナログ・スイッチ１０３は、クロック信号ｃｋのＨｉｇｈ／Ｌｏｗに応じて、入力をそのまま出力に伝達するトラック・モードＭｔと、入力と出力を電気的に遮断するホールド・モードＭｈの２つの状態を切り替える。キャパシタ１０４は、ホールド・モード時に入力から遮断された出力信号Ｖｏｕｔの電圧を一定値に保持するために使われる。
クロック信号ｃｋとトラック・アンド・ホールド回路１００のモードとの関係は任意に決めてよいが、図８Ａ～図８Ｃの例では、クロック信号ｃｋがＨｉｇｈのときにトラック・モードＭｔとなり、クロック信号ｃｋがＬｏｗのときにホールド・モードＭｈとなる例で説明する。
クロック信号ｃｋがＨｉｇｈ、すなわちトラック・モードＭｔの間は、図８Ｂに示すようにスイッチ１０３がオンとなり、出力信号Ｖｏｕｔが入力信号Ｖｉｎに追従する。クロック信号ｃｋがＨｉｇｈからＬｏｗになった瞬間（トラック・モードＭｔからホールド・モードＭｈに遷移した瞬間）に、図８Ｃに示すようにスイッチ１０３がオフとなり、その瞬間の入力信号Ｖｉｎの電圧値が、ホールド・モードＭｈの期間中、キャパシタ１０４に保持される。そして、再びクロック信号ｃｋがＨｉｇｈになった瞬間に、出力信号Ｖｏｕｔはリセットされて入力信号Ｖｉｎの追従を再開する。
トラック・アンド・ホールド回路をＡＤＣのフロントエンド部に用いる理由の一つは、ＡＤＣがアナログ－デジタル変換のためにある程度の時間を要するため、変換の間、入力信号を保持しておく必要があるためである。
トラック・アンド・ホールド回路をＡＤＣのフロントエンド部に用いる他の理由は、クロックジッタによる雑音の影響を軽減するためである。クロック信号のタイミングが完全な等間隔でないために、入力信号を保持するタイミングに統計的なばらつきが生じる。このようなクロックジッタがあると、ＡＤＣの出力に雑音が重畳されたように観測される。
クロックジッタの非常に少ないトラック・アンド・ホールド回路をフロントエンド部に用いることで、後段のＡＤＣでクロックジッタが多少発生したとしても、クロックジッタがトラック・アンド・ホールド回路のホールド時間内に収まっていれば雑音の影響は受けない。
特に近年の最先端のＡＤＣは、クロックジッタを下げることが困難なために、雑音レベルを実用的な範囲に抑えつつ高速化することができず、クロックジッタが高速化を阻害する要因となっている。そのため、トラック・アンド・ホールド回路の高速化はＡＤＣの高速化に有効である。
多くの場合、アナログ回路は、トランジスタと呼ばれるスイッチング素子、抵抗、キャパシタ等を接続することで構成される。トランジスタにも何種類かあるが、高速な動作が求められるアナログ回路においてはバイポーラトランジスタがよく使われる。バイポーラトランジスタを用いた、既存のトラック・アンド・ホールド回路の回路構成として、スイッチト・エミッタ・フォロワと呼ばれるものがよく知られている。
バイポーラトランジスタを用いた従来のスイッチト・エミッタ・フォロワ回路の典型的な構成を図９に示す。図９のＶＣＣ，ＶＥＥは電源電圧、Ｖｉｎは入力信号、Ｖｏｕｔは出力信号、ｃｋ＋，ｃｋ－はクロック信号である。クロック信号ｃｋ＋，ｃｋ－は差動信号である。また、図９中の（ｃｏｎｓｔ．）は電圧または電流が時間によらず一定であることを示している。
スイッチト・エミッタ・フォロワ回路は、バイポーラトランジスタＭ１～Ｍ３と、キャパシタＣｈｏｌｄと、定電流源ＩＳとから構成される。定電流源ＩＳは、多くの場合トランジスタ等で構成される。ＩＥＥ１，ＩＥＥ２は、バイポーラトランジスタＭ２，Ｍ３のエミッタから定電流源ＩＳに流れ込む電流である。定電流源ＩＳに流れる電流をＩＥＥとすると、キルヒホッフの電流則により、ＩＥＥ１＋ＩＥＥ２＝ＩＥＥとなる。
図９のスイッチト・エミッタ・フォロワ回路の基本的な動作を、図１０Ａ～図１０Ｅを用いて説明する。ここでは、図１０Ａに示す周期Ｔｃｋの差動クロック信号ｃｋ＋，ｃｋ－と、図１０Ｂに示す入力信号Ｖｉｎとをスイッチト・エミッタ・フォロワ回路に印加した時の、電流ＩＥＥ１，ＩＥＥ２の波形を図１０Ｃ、図１０Ｄに示し、出力信号Ｖｏｕｔの波形を図１０Ｅに示す。図１０Ａ～図１０Ｅのｔ０，ｔ１，ｔ２，ｔ３，ｔ４は時刻を表す。ｔ０～ｔ４は一定間隔Ｔｃｋ／２ごとに並んでいる。
クロック信号がＨｉｇｈのとき、すなわちｃｋ＋＞ｃｋ－のとき（時刻ｔがｔ０≦ｔ≦ｔ１またはｔ２≦ｔ≦ｔ３を満たすとき）、トランジスタＭ２がＯＦＦ、トランジスタＭ３がＯＮとなるので、ＩＥＥ１＝ＩＥＥ、ＩＥＥ２＝０となる。このとき、トランジスタＭ１のベース－エミッタ間のＰＮ接合がＯＮ状態になるため、トランジスタＭ１のエミッタ電圧（出力信号Ｖｏｕｔ）は入力信号Ｖｉｎに追従する。つまり、時刻ｔがｔ０≦ｔ≦ｔ１またはｔ２≦ｔ≦ｔ３を満たすとき、スイッチト・エミッタ・フォロワ回路はトラックモードとなる。
一方、クロック信号がＬｏｗのとき、すなわちｃｋ＋＜ｃｋ－のとき（時刻ｔがｔ１≦ｔ≦ｔ２またはｔ３≦ｔ≦ｔ４を満たすとき）、トランジスタＭ２がＯＮ、トランジスタＭ３がＯＦＦとなるので、ＩＥＥ１＝０、ＩＥＥ２＝ＩＥＥとなる。したがって、トランジスタＭ１には電流が流れず、トランジスタＭ１のベース－エミッタ間のＰＮ接合がＯＦＦ状態になるため、トランジスタＭ１のベースとエミッタとが電気的に切り離される。このとき、クロック信号がＨｉｇｈからＬｏｗになった瞬間のトランジスタＭ１のエミッタ電圧（出力信号Ｖｏｕｔ）がキャパシタＣｈｏｌｄに保持されるため、出力信号Ｖｏｕｔはクロック信号がＬｏｗの間だけ一定値に保持される。つまり、時刻ｔがｔ１≦ｔ≦ｔ２またはｔ３≦ｔ≦ｔ４を満たすとき、スイッチト・エミッタ・フォロワ回路はホールドモードとなる。
以上、クロック信号のＨｉｇｈ／Ｌｏｗに応じてトラックモードとホールドモードを交互に繰り返すのがスイッチト・エミッタ・フォロワ回路の基本的な動作である。
スイッチト・エミッタ・フォロワ回路のデータレート、すなわち単位時間あたりにデータを取得する回数は、クロック周波数に依存することは明らかである。しかし、アナログ回路の制約条件、具体的にはトランジスタや配線に存在する寄生抵抗、寄生容量等のために、入力できるクロック信号の周波数には上限がある。このクロック信号の周波数の上限が、スイッチト・エミッタ・フォロワ回路の速度を制限する主要因となる。
S.Yamanaka，K.Sano，K.Murata，"A 20-Gs/s Track-and-Hold Amplifier in InP HBT Technology"，in IEEE Transactions on Microwave Theory and Techniques，vol.58，No.9，pp.2334-2339，Sep.2010
本発明は、上記課題を解決するためになされたもので、クロック周波数の２倍のサンプリング周波数で動作することが可能なスイッチト・エミッタ・フォロワ回路を提供することを目的とする。
本発明のスイッチト・エミッタ・フォロワ回路は、ベースが信号入力端子に接続され、コレクタに第１の電源電圧が印加され、エミッタが信号出力端子に接続された第１のトランジスタと、一端が前記第１のトランジスタのコレクタに接続され、他端が前記第１のトランジスタのエミッタに接続されたキャパシタと、正相クロック出力端子が前記第１のトランジスタのエミッタに接続され、逆相クロック出力端子が前記第１のトランジスタのベースに接続され、外部から入力された第１の差動クロック信号と第２の差動クロック信号との乗算結果を前記正相クロック出力端子と前記逆相クロック出力端子とに出力するように構成されたギルバートセル型乗算回路とを備えることを特徴とするものである。
また、本発明のスイッチト・エミッタ・フォロワ回路は、ベースが正相信号入力端子に接続され、コレクタに第１の電源電圧が印加され、エミッタが正相信号出力端子に接続された第１のトランジスタと、ベースが逆相信号入力端子に接続され、コレクタに前記第１の電源電圧が印加され、エミッタが逆相信号出力端子に接続された第２のトランジスタと、一端が前記第１のトランジスタのコレクタに接続され、他端が前記第１のトランジスタのエミッタに接続された第１のキャパシタと、一端が前記第２のトランジスタのコレクタに接続され、他端が前記第２のトランジスタのエミッタに接続された第２のキャパシタと、第１の正相クロック出力端子が前記第１のトランジスタのエミッタに接続され、第１の逆相クロック出力端子が前記第１のトランジスタのベースに接続され、外部から入力された第１の差動クロック信号と第２の差動クロック信号との乗算結果を前記第１の正相クロック出力端子と前記第１の逆相クロック出力端子とに出力するように構成された第１のギルバートセル型乗算回路と、第２の正相クロック出力端子が前記第２のトランジスタのエミッタに接続され、第２の逆相クロック出力端子が前記第２のトランジスタのベースに接続され、前記第１の差動クロック信号と前記第２の差動クロック信号との乗算結果を前記第２の正相クロック出力端子と前記第２の逆相クロック出力端子とに出力するように構成された第２のギルバートセル型乗算回路とを備えることを特徴とするものである。
本発明によれば、第１のトランジスタとキャパシタとギルバートセル型乗算回路とを設けることにより、クロック周波数は従来のままで、スイッチト・エミッタ・フォロワ回路のサンプリング周波数をクロック周波数の２倍に高めることができる。したがって、本発明によれば、アナログ回路の制約は従来のままで、スイッチト・エミッタ・フォロワ回路の高速化を実現することができる。
また、本発明では、第１、第２のトランジスタと第１、第２のキャパシタと第１、第２のギルバートセル型乗算回路とを設けることにより、クロック周波数は従来のままで、スイッチト・エミッタ・フォロワ回路のサンプリング周波数をクロック周波数の２倍に高めることができる。また、本発明では、入力の第１、第２のトランジスタを差動構成とすることで、入力信号の同相ノイズに対するスイッチト・エミッタ・フォロワ回路の耐性を強化することができる。
図１は、本発明の第１の実施例に係るスイッチト・エミッタ・フォロワ回路の構成を示す回路図である。 図２は、ギルバートセル型乗算回路の典型的な構成を示す回路図である。 図３は、本発明の第２の実施例に係るスイッチト・エミッタ・フォロワ回路の構成を示す回路図である。 図４は、本発明の第２の実施例に係るスイッチト・エミッタ・フォロワ回路のシミュレーション結果を示す波形図である。 図５は、本発明の第３の実施例に係るスイッチト・エミッタ・フォロワ回路の構成を示す回路図である。 図６は、本発明の第４の実施例に係るスイッチト・エミッタ・フォロワ回路の構成を示す回路図である。 図７は、本発明の第４の実施例に係るスイッチト・エミッタ・フォロワ回路のクロック分配回路の１例を示す回路図である。 図８Ａ－図８Ｃは、トラック・アンド・ホールド回路の動作を説明する図である。 図９は、従来のスイッチト・エミッタ・フォロワ回路の構成を示す回路図である。 図１０Ａ－図１０Ｅは、従来のスイッチト・エミッタ・フォロワ回路の各部の信号波形を示す図である。
［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るスイッチト・エミッタ・フォロワ回路の構成を示す回路図である。本実施例のスイッチト・エミッタ・フォロワ回路は、ベースが信号入力端子（Ｖｉｎ）に接続され、コレクタに電源電圧ＶＣＣが印加され、エミッタが信号出力端子（Ｖｏｕｔ）に接続されたＮＰＮバイポーラトランジスタＭ１と、一端がトランジスタＭ１のコレクタに接続され、他端がトランジスタＭ１のエミッタに接続されたキャパシタＣｈｏｌｄと、正相クロック出力端子（ｏｕｔｐ）がトランジスタＭ１のエミッタに接続され、逆相クロック出力端子（ｏｕｔｎ）がトランジスタＭ１のベースに接続され、外部から入力された差動クロック信号ｃｋ１と差動クロック信号ｃｋ２との乗算結果を正相クロック出力端子と逆相クロック出力端子とに出力するギルバートセル型乗算回路１０とから構成される。
ギルバートセル型乗算回路１０は、ベースに差動クロック信号ｃｋ１の正相信号ｃｋｐ１が入力され、コレクタが逆相クロック出力端子（ｏｕｔｎ）に接続されたＮＰＮバイポーラトランジスタＭ４と、ベースに差動クロック信号ｃｋ１の逆相信号ｃｋｎ１が入力され、コレクタが正相クロック出力端子（ｏｕｔｐ）に接続されたＮＰＮバイポーラトランジスタＭ５と、ベースに差動クロック信号ｃｋ１の逆相信号ｃｋｎ１が入力され、コレクタが逆相クロック出力端子（ｏｕｔｎ）に接続されたＮＰＮバイポーラトランジスタＭ６と、ベースに差動クロック信号ｃｋ１の正相信号ｃｋｐ１が入力され、コレクタが正相クロック出力端子（ｏｕｔｐ）に接続されたＮＰＮバイポーラトランジスタＭ７と、ベースに差動クロック信号ｃｋ２の正相信号ｃｋｐ２が入力され、コレクタがトランジスタＭ４，Ｍ５のエミッタに接続されたＮＰＮバイポーラトランジスタＭ８と、ベースに差動クロック信号ｃｋ２の逆相信号ｃｋｎ２が入力され、コレクタがトランジスタＭ６，Ｍ７のエミッタに接続されたＮＰＮバイポーラトランジスタＭ９と、一端がトランジスタＭ８，Ｍ９のエミッタに接続され、他端に電源電圧ＶＥＥが印加され、トランジスタＭ８，Ｍ９に定電流を供給する定電流源ＩＴとから構成される。
トランジスタＭ４，Ｍ５は、差動クロック信号ｃｋ１の正相信号ｃｋｐ１と逆相信号ｃｋｎ１を入力とする上部差動対を構成している。同様に、トランジスタＭ６，Ｍ７は、上部差動対を構成している。トランジスタＭ８，Ｍ９は、差動クロック信号ｃｋ２の正相信号ｃｋｐ２と逆相信号ｃｋｎ２を入力とし、トランジスタＭ４，Ｍ５からなる上部差動対とトランジスタＭ６，Ｍ７からなる上部差動対にテール電流を供給する。
そして、トランジスタＭ５，Ｍ７のコレクタ（正相クロック出力端子）から差動クロック信号ｃｋ１とｃｋ２の乗算結果の正相信号ｏｕｔｐが出力され、トランジスタＭ４，Ｍ６のコレクタ（逆相クロック出力端子）から差動クロック信号ｃｋ１とｃｋ２の乗算結果の逆相信号ｏｕｔｎが出力される。
なお、ギルバートセル型乗算回路の典型的な構成を図２に示す。図２の構成では、逆相クロック出力端子に負荷抵抗Ｒ１が接続され、正相クロック出力端子に負荷抵抗Ｒ２が接続され、入力が差動信号ｉｎ１，ｉｎ２になっているが、回路の動作は図１のギルバートセル型乗算回路１０と同じである。
以上のようなギルバートセル型乗算回路については、例えば文献「B.Gilbert，“A Precise Four-Quadrant Multiplier with Subnanosecond Response”，IEEE J.Solid-State Circuits，vol.SC-3，pp.365-373，1968」に開示されている。
図１の構成では、差動クロック信号ｃｋ１とｃｋ２の周波数は同じである。また、図１の構成では、差動クロック信号ｃｋ１の正相信号ｃｋｐ１をトランジスタＭ４，Ｍ７に入力し、逆相信号ｃｋｎ１をトランジスタＭ５，Ｍ６に入力しているが、正相信号ｃｋｐ１と逆相信号ｃｋｎ１の入力を逆にしてもよい。同様に、差動クロック信号ｃｋ２の正相信号ｃｋｐ２をトランジスタＭ８に入力し、逆相信号ｃｋｎ２をトランジスタＭ９に入力しているが、正相信号ｃｋｐ２と逆相信号ｃｋｎ２の入力を逆にしてもよい。
また、正相信号ｃｋｐ１と逆相信号ｃｋｎ１のうち一方をＤＣバイアス電圧にしてもよい。この場合、トランジスタＭ４，Ｍ７の組とトランジスタＭ５，Ｍ６の組のうち一方の組に単相のクロック信号を入力し、他方の組にＤＣバイアス電圧を入力すればよい。
同様に、正相信号ｃｋｐ２と逆相信号ｃｋｎ２のうち一方をＤＣバイアス電圧にしてもよい。この場合、トランジスタＭ８，Ｍ９のうち一方に単相のクロック信号を入力し、他方にＤＣバイアス電圧を入力すればよい。
ギルバートセル型乗算回路１０の性質上、差動クロック信号ｃｋ１とｃｋ２が同位相である必要はなく、差動クロック信号ｃｋ１とｃｋ２に遅延（位相差）があっても問題ない。
トランジスタＭ１の負荷電流は、差動クロック信号ｃｋ１とｃｋ２の乗算結果の周波数、すなわちクロック周波数の２倍の周波数で振動する。したがって、トランジスタＭ１は、クロック周波数の２倍の周波数でスイッチングする。
以上のように、本実施例では、スイッチト・エミッタ・フォロワ回路のサンプリング周波数をクロック周波数の２倍にすることができる。したがって、本実施例によれば、スイッチト・エミッタ・フォロワ回路の高速化を実現することができる。
［第２の実施例］
次に、本発明の第２の実施例について説明する。図３は本発明の第２の実施例に係るスイッチト・エミッタ・フォロワ回路の構成を示す回路図である。本実施例のスイッチト・エミッタ・フォロワ回路は、ベースが正相信号入力端子（Ｖｉｎｐ）に接続され、コレクタに電源電圧ＶＣＣが印加され、エミッタが正相信号出力端子（Ｖｏｕｔｐ）に接続されたＮＰＮバイポーラトランジスタＭ１ｐと、ベースが逆相信号入力端子（Ｖｉｎｎ）に接続され、コレクタに電源電圧ＶＣＣが印加され、エミッタが逆相信号出力端子（Ｖｏｕｔｎ）に接続されたＮＰＮバイポーラトランジスタＭ１ｎと、一端がトランジスタＭ１ｐのコレクタに接続され、他端がトランジスタＭ１ｐのエミッタに接続されたキャパシタＣｈｏｌｄｐと、一端がトランジスタＭ１ｎのコレクタに接続され、他端がトランジスタＭ１ｎのエミッタに接続されたキャパシタＣｈｏｌｄｎと、第１の正相クロック出力端子（ｏｕｔｐｐ）がトランジスタＭ１ｐのエミッタに接続され、第１の逆相クロック出力端子（ｏｕｔｎｐ）がトランジスタＭ１ｐのベースに接続され、差動クロック信号ｃｋ１と差動クロック信号ｃｋ２との乗算結果を第１の正相クロック出力端子と第１の逆相クロック出力端子とに出力するギルバートセル型乗算回路１０ｐと、第２の正相クロック出力端子（ｏｕｔｐｎ）がトランジスタＭ１ｎのエミッタに接続され、第２の逆相クロック出力端子（ｏｕｔｎｎ）がトランジスタＭ１ｎのベースに接続され、差動クロック信号ｃｋ１と差動クロック信号ｃｋ２との乗算結果を第２の正相クロック出力端子と第２の逆相クロック出力端子とに出力するギルバートセル型乗算回路１０ｎとから構成される。
ギルバートセル型乗算回路１０ｐは、ベースに差動クロック信号ｃｋ１の正相信号ｃｋｐ１が入力され、コレクタが第１の逆相クロック出力端子（ｏｕｔｎｐ）に接続されたＮＰＮバイポーラトランジスタＭ４ｐと、ベースに差動クロック信号ｃｋ１の逆相信号ｃｋｎ１が入力され、コレクタが第１の正相クロック出力端子（ｏｕｔｐｐ）に接続されたＮＰＮバイポーラトランジスタＭ５ｐと、ベースに差動クロック信号ｃｋ１の逆相信号ｃｋｎ１が入力され、コレクタが第１の逆相クロック出力端子（ｏｕｔｎｐ）に接続されたＮＰＮバイポーラトランジスタＭ６ｐと、ベースに差動クロック信号ｃｋ１の正相信号ｃｋｐ１が入力され、コレクタが第１の正相クロック出力端子（ｏｕｔｐｐ）に接続されたＮＰＮバイポーラトランジスタＭ７ｐと、ベースに差動クロック信号ｃｋ２の正相信号ｃｋｐ２が入力され、コレクタがトランジスタＭ４ｐ，Ｍ５ｐのエミッタに接続されたＮＰＮバイポーラトランジスタＭ８ｐと、ベースに差動クロック信号ｃｋ２の逆相信号ｃｋｎ２が入力され、コレクタがトランジスタＭ６ｐ，Ｍ７ｐのエミッタに接続されたＮＰＮバイポーラトランジスタＭ９ｐと、一端がトランジスタＭ８ｐ，Ｍ９ｐのエミッタに接続され、他端に電源電圧ＶＥＥが印加され、トランジスタＭ８ｐ，Ｍ９ｐに定電流を供給する定電流源ＩＴｐとから構成される。
ギルバートセル型乗算回路１０ｎは、ベースに差動クロック信号ｃｋ１の正相信号ｃｋｐ１が入力され、コレクタが第２の逆相クロック出力端子（ｏｕｔｎｎ）に接続されたＮＰＮバイポーラトランジスタＭ４ｎと、ベースに差動クロック信号ｃｋ１の逆相信号ｃｋｎ１が入力され、コレクタが第２の正相クロック出力端子（ｏｕｔｐｎ）に接続されたＮＰＮバイポーラトランジスタＭ５ｎと、ベースに差動クロック信号ｃｋ１の逆相信号ｃｋｎ１が入力され、コレクタが第２の逆相クロック出力端子（ｏｕｔｎｎ）に接続されたＮＰＮバイポーラトランジスタＭ６ｎと、ベースに差動クロック信号ｃｋ１の正相信号ｃｋｐ１が入力され、コレクタが第２の正相クロック出力端子（ｏｕｔｐｎ）に接続されたＮＰＮバイポーラトランジスタＭ７ｎと、ベースに差動クロック信号ｃｋ２の正相信号ｃｋｐ２が入力され、コレクタがトランジスタＭ４ｎ，Ｍ５ｎのエミッタに接続されたＮＰＮバイポーラトランジスタＭ８ｎと、ベースに差動クロック信号ｃｋ２の逆相信号ｃｋｎ２が入力され、コレクタがトランジスタＭ６ｎ，Ｍ７ｎのエミッタに接続されたＮＰＮバイポーラトランジスタＭ９ｎと、一端がトランジスタＭ８ｎ，Ｍ９ｎのエミッタに接続され、他端に電源電圧ＶＥＥが印加され、トランジスタＭ８ｎ，Ｍ９ｎに定電流を供給する定電流源ＩＴｎとから構成される。
ギルバートセル型乗算回路１０ｐ，１０ｎの動作は、第１の実施例のギルバートセル型乗算回路１０と同じである。ギルバートセル型乗算回路１０ｐのトランジスタＭ５ｐ，Ｍ７ｐのコレクタ（第１の正相クロック出力端子）から差動クロック信号ｃｋ１とｃｋ２の乗算結果の正相信号ｏｕｔｐｐが出力され、トランジスタＭ４ｐ，Ｍ６ｐのコレクタ（第１の逆相クロック出力端子）から差動クロック信号ｃｋ１とｃｋ２の乗算結果の逆相信号ｏｕｔｎｐが出力される。同様に、ギルバートセル型乗算回路１０ｎのトランジスタＭ５ｎ，Ｍ７ｎのコレクタ（第２の正相クロック出力端子）から差動クロック信号ｃｋ１とｃｋ２の乗算結果の正相信号ｏｕｔｐｎが出力され、トランジスタＭ４ｎ，Ｍ６ｎのコレクタ（第２の逆相クロック出力端子）から差動クロック信号ｃｋ１とｃｋ２の乗算結果の逆相信号ｏｕｔｎｎが出力される。
本実施例では、入力信号を差動構成（Ｖｉｎｐ，Ｖｉｎｎ）とし、これに伴って入力のトランジスタをＭ１ｐ，Ｍ１ｎの差動構成とすることで、入力信号の同相ノイズに対するスイッチト・エミッタ・フォロワ回路の耐性を強化することができる。差動入力信号の正相信号Ｖｉｎｐと逆相信号Ｖｉｎｎの差電圧はＶｉｎ＝Ｖｉｎｐ－Ｖｉｎｎである。差動出力信号の正相信号Ｖｏｕｔｐと逆相信号Ｖｏｕｔｎの差電圧はＶｏｕｔ＝Ｖｏｕｔｐ－Ｖｏｕｔｎである。すなわち、信号の差分に情報をもたせているので、同正相ノイズは、差動出力信号の正相信号Ｖｏｕｔｐと逆相信号Ｖｏｕｔｎの差を計算することによりキャンセルされる。
本実施例の回路が実際に動作することを確認するために、アナログ・デバイセズ社の回路シミュレーションソフトＬＴｓｐｉｃｅ（登録商標） ＸＶＩＩを使って簡単な検証を行った。この回路シミュレーションにおいては、差動入力信号の正相信号Ｖｉｎｐと逆相信号Ｖｉｎｎを周波数２００Ｈｚの正弦波とし、振幅を１００ｍＶとした。また、差動クロック信号ｃｋ１の正相信号ｃｋｐ１と逆相信号ｃｋｎ１を周波数１ｋＨｚの正弦波とし、振幅を１００ｍＶとした。差動クロック信号ｃｋ２としては、差動クロック信号ｃｋ１と同じ信号を用いた。また、キャパシタＣｈｏｌｄｐ，Ｃｈｏｌｄｎの容量を５００ｎＦとし、定電流源ＩＴｐ，ＩＴｎを流れる電流を１ｍＡとした。
１０ｍｓの時間にわたって図３のスイッチト・エミッタ・フォロワ回路の応答をシミュレーションした結果を図４に示す。図４によれば、予想どおりクロック周波数１ｋＨｚに対して、その２倍の２ｋＨｚでサンプリングが行われていることが分かる。
［第３の実施例］
次に、本発明の第３の実施例について説明する。図５は本発明の第３の実施例に係るスイッチト・エミッタ・フォロワ回路の構成を示す回路図である。本実施例のスイッチト・エミッタ・フォロワ回路は、ＮＰＮバイポーラトランジスタＭ１ｐ，Ｍ１ｎと、キャパシタＣｈｏｌｄｐ，Ｃｈｏｌｄｎと、ギルバートセル型乗算回路１０ｐ，１０ｎ’とから構成される。
第２の実施例は、第１の実施例のギルバートセル型乗算回路１０と同型のギルバートセル型乗算回路１０ｐ，１０ｎを２つ設けた構成としている。このギルバートセル型乗算回路１０ｐの下部可動対（Ｍ８ｐ，Ｍ９ｐ）とギルバートセル型乗算回路１０ｎの下部可動対（Ｍ８ｎ，Ｍ９ｎ）とは、全く同じ動作をするので、１つに纏めて、使用するトランジスタの数を減らすことが可能である。
本実施例においても、ギルバートセル型乗算回路１０ｐの構成は、第２の実施例と同じである。ギルバートセル型乗算回路１０ｎ’のトランジスタＭ４ｎ，Ｍ５ｎからなる上部差動対とトランジスタＭ６ｎ，Ｍ７ｎからなる上部差動対の構成は、ギルバートセル型乗算回路１０ｎと同じである。
ギルバートセル型乗算回路１０ｎ’は、電流源回路をギルバートセル型乗算回路１０ｐと共用するようになっている。具体的には、ギルバートセル型乗算回路１０ｎ’のトランジスタＭ４ｎ，Ｍ５ｎのエミッタは、トランジスタＭ８ｐのコレクタに接続され、トランジスタＭ６ｎ，Ｍ７ｎのエミッタはトランジスタＭ９ｐのコレクタに接続されている。
こうして、本実施例では、第２の実施例よりもトランジスタの数を減らすことができるので、回路規模を小さくすることができ、消費電力を削減することができる。
［第４の実施例］
次に、本発明の第４の実施例について説明する。図６は本発明の第４の実施例に係るスイッチト・エミッタ・フォロワ回路の構成を示す回路図である。本実施例のスイッチト・エミッタ・フォロワ回路は、ＮＰＮバイポーラトランジスタＭ１と、キャパシタＣｈｏｌｄと、ギルバートセル型乗算回路１０と、差動クロック信号ｃｋを差動クロック信号ｃｋ１と差動クロック信号ｃｋ２の２つに分岐させるクロック分配回路１１とから構成される。
第１～第３の実施例では、ｃｋ１とｃｋ２の２つの差動クロック信号を外部からスイッチト・エミッタ・フォロワ回路に入力することを前提としていた。
これに対して、本実施例では、差動クロック信号ｃｋをクロック分配回路１１によって分岐させることで、差動クロック信号ｃｋ１，ｃｋ２を生成する。これにより、本実施例では、外部から印加する差動クロック信号を１つにすることができる。
クロック分配回路１１の具体的構成の１例を図７に示す。クロック分配回路１１は、ベースに差動クロック信号ｃｋの正相信号ｃｋｐが入力されるＮＰＮバイポーラトランジスタＭ１０と、ベースに差動クロック信号ｃｋの逆相信号ｃｋｎが入力されるＮＰＮバイポーラトランジスタＭ１１と、ベースとコレクタに電源電圧ＶＣＣが印加され、エミッタがトランジスタＭ１０のコレクタに接続されたＮＰＮバイポーラトランジスタＭ１２と、ベースとコレクタに電源電圧ＶＣＣが印加され、エミッタがトランジスタＭ１１のコレクタに接続されたＮＰＮバイポーラトランジスタＭ１３と、一端がトランジスタＭ１０のエミッタに接続され、他端に電源電圧ＶＥＥが印加される定電流源ＩＴ１０と、一端がトランジスタＭ１１のエミッタに接続され、他端に電源電圧ＶＥＥが印加される定電流源ＩＴ１１とから構成される。
図７の構成はエミッタ・フォロワ回路を利用したものである。差動クロック信号ｃｋは、差動クロック信号ｃｋ１としてそのまま出力される。また、差動クロック信号ｃｋの正相信号ｃｋｐのバイアス電圧を、トランジスタＭ１０のベース－エミッタ間電圧だけシフトさせた信号が、差動クロック信号ｃｋ２の正相信号ｃｋｐ２としてトランジスタＭ１０のエミッタから出力される。さらに、差動クロック信号ｃｋの逆相信号ｃｋｎのバイアス電圧を、トランジスタＭ１１のベース－エミッタ間電圧だけシフトさせた信号が、差動クロック信号ｃｋ２の逆相信号ｃｋｎ２としてトランジスタＭ１１のエミッタから出力される。
なお、クロック分配回路１１の構成は図７に限定されないことは言うまでもなく、他の構成を用いてもよい。
また、図６、図７の例では、クロック分配回路１１を第１の実施例に適用した例を挙げて説明しているが、クロック分配回路１１を第２、第３の実施例に適用してもよいことは言うまでもない。
以上に示した実施例はあくまで本発明の原理の理解の補助となるよう応用の一事例を示しているに過ぎず、実際の状況における実施例には、本発明の思想を逸脱しない範囲内で多くの変形が認められる。
本発明は、スイッチト・エミッタ・フォロワ回路に適用することができる。
Ｍ１，Ｍ４～Ｍ９，Ｍ１ｐ，Ｍ４ｐ～Ｍ９ｐ，Ｍ１ｎ，Ｍ４ｎ～Ｍ９ｎ…ＮＰＮバイポーラトランジスタ、ＩＴ，ＩＴｐ，ＩＴｎ…定電流源、Ｃｈｏｌｄ，Ｃｈｏｌｄｐ，Ｃｈｏｌｄｎ…キャパシタ、１０，１０ｐ，１０ｎ，１０ｎ’…ギルバートセル型乗算回路、１１…クロック分配回路。

Claims (6)

  1. ベースが信号入力端子に接続され、コレクタに第１の電源電圧が印加され、エミッタが信号出力端子に接続された第１のトランジスタと、
    一端が前記第１のトランジスタのコレクタに接続され、他端が前記第１のトランジスタのエミッタに接続されたキャパシタと、
    正相クロック出力端子が前記第１のトランジスタのエミッタに接続され、逆相クロック出力端子が前記第１のトランジスタのベースに接続され、外部から入力された第１の差動クロック信号と第２の差動クロック信号との乗算結果を前記正相クロック出力端子と前記逆相クロック出力端子とに出力するように構成されたギルバートセル型乗算回路とを備えることを特徴とするスイッチト・エミッタ・フォロワ回路。
  2. 請求項１記載のスイッチト・エミッタ・フォロワ回路において、
    前記ギルバートセル型乗算回路は、
    ベースに前記第１の差動クロック信号の正相信号が入力され、コレクタが前記逆相クロック出力端子に接続された第２のトランジスタと、
    ベースに前記第１の差動クロック信号の逆相信号が入力され、コレクタが前記正相クロック出力端子に接続された第３のトランジスタと、
    ベースに前記第１の差動クロック信号の逆相信号が入力され、コレクタが前記逆相クロック出力端子に接続された第４のトランジスタと、
    ベースに前記第１の差動クロック信号の正相信号が入力され、コレクタが前記正相クロック出力端子に接続された第５のトランジスタと、
    ベースに前記第２の差動クロック信号の正相信号が入力され、コレクタが前記第２、第３のトランジスタのエミッタに接続された第６のトランジスタと、
    ベースに前記第２の差動クロック信号の逆相信号が入力され、コレクタが前記第４、第５のトランジスタのエミッタに接続された第７のトランジスタと、
    一端が前記第６、第７のトランジスタのエミッタに接続され、他端に第２の電源電圧が印加される定電流源とから構成されることを特徴とするスイッチト・エミッタ・フォロワ回路。
  3. ベースが正相信号入力端子に接続され、コレクタに第１の電源電圧が印加され、エミッタが正相信号出力端子に接続された第１のトランジスタと、
    ベースが逆相信号入力端子に接続され、コレクタに前記第１の電源電圧が印加され、エミッタが逆相信号出力端子に接続された第２のトランジスタと、
    一端が前記第１のトランジスタのコレクタに接続され、他端が前記第１のトランジスタのエミッタに接続された第１のキャパシタと、
    一端が前記第２のトランジスタのコレクタに接続され、他端が前記第２のトランジスタのエミッタに接続された第２のキャパシタと、
    第１の正相クロック出力端子が前記第１のトランジスタのエミッタに接続され、第１の逆相クロック出力端子が前記第１のトランジスタのベースに接続され、外部から入力された第１の差動クロック信号と第２の差動クロック信号との乗算結果を前記第１の正相クロック出力端子と前記第１の逆相クロック出力端子とに出力するように構成された第１のギルバートセル型乗算回路と、
    第２の正相クロック出力端子が前記第２のトランジスタのエミッタに接続され、第２の逆相クロック出力端子が前記第２のトランジスタのベースに接続され、前記第１の差動クロック信号と前記第２の差動クロック信号との乗算結果を前記第２の正相クロック出力端子と前記第２の逆相クロック出力端子とに出力するように構成された第２のギルバートセル型乗算回路とを備えることを特徴とするスイッチト・エミッタ・フォロワ回路。
  4. 請求項３記載のスイッチト・エミッタ・フォロワ回路において、
    前記第１のギルバートセル型乗算回路は、
    ベースに前記第１の差動クロック信号の正相信号が入力され、コレクタが前記第１の逆相クロック出力端子に接続された第３のトランジスタと、
    ベースに前記第１の差動クロック信号の逆相信号が入力され、コレクタが前記第１の正相クロック出力端子に接続された第４のトランジスタと、
    ベースに前記第１の差動クロック信号の逆相信号が入力され、コレクタが前記第１の逆相クロック出力端子に接続された第５のトランジスタと、
    ベースに前記第１の差動クロック信号の正相信号が入力され、コレクタが前記第１の正相クロック出力端子に接続された第６のトランジスタと、
    ベースに前記第２の差動クロック信号の正相信号が入力され、コレクタが前記第３、第４のトランジスタのエミッタに接続された第７のトランジスタと、
    ベースに前記第２の差動クロック信号の逆相信号が入力され、コレクタが前記第５、第６のトランジスタのエミッタに接続された第８のトランジスタと、
    一端が前記第７、第８のトランジスタのエミッタに接続され、他端に第２の電源電圧が印加される第１の定電流源とから構成され、
    前記第２のギルバートセル型乗算回路は、
    ベースに前記第１の差動クロック信号の正相信号が入力され、コレクタが前記第２の逆相クロック出力端子に接続された第９のトランジスタと、
    ベースに前記第１の差動クロック信号の逆相信号が入力され、コレクタが前記第２の正相クロック出力端子に接続された第１０のトランジスタと、
    ベースに前記第１の差動クロック信号の逆相信号が入力され、コレクタが前記第２の逆相クロック出力端子に接続された第１１のトランジスタと、
    ベースに前記第１の差動クロック信号の正相信号が入力され、コレクタが前記第２の正相クロック出力端子に接続された第１２のトランジスタと、
    ベースに前記第２の差動クロック信号の正相信号が入力され、コレクタが前記第９、第１０のトランジスタのエミッタに接続された第１３のトランジスタと、
    ベースに前記第２の差動クロック信号の逆相信号が入力され、コレクタが前記第１１、第１２のトランジスタのエミッタに接続された第１４のトランジスタと、
    一端が前記第１３、第１４のトランジスタのエミッタに接続され、他端に前記第２の電源電圧が印加される第２の定電流源とから構成されることを特徴とするスイッチト・エミッタ・フォロワ回路。
  5. 請求項３記載のスイッチト・エミッタ・フォロワ回路において、
    前記第１のギルバートセル型乗算回路は、
    ベースに前記第１の差動クロック信号の正相信号が入力され、コレクタが前記第１の逆相クロック出力端子に接続された第３のトランジスタと、
    ベースに前記第１の差動クロック信号の逆相信号が入力され、コレクタが前記第１の正相クロック出力端子に接続された第４のトランジスタと、
    ベースに前記第１の差動クロック信号の逆相信号が入力され、コレクタが前記第１の逆相クロック出力端子に接続された第５のトランジスタと、
    ベースに前記第１の差動クロック信号の正相信号が入力され、コレクタが前記第１の正相クロック出力端子に接続された第６のトランジスタと、
    ベースに前記第２の差動クロック信号の正相信号が入力され、コレクタが前記第３、第４のトランジスタのエミッタに接続された第７のトランジスタと、
    ベースに前記第２の差動クロック信号の逆相信号が入力され、コレクタが前記第５、第６のトランジスタのエミッタに接続された第８のトランジスタと、
    一端が前記第７、第８のトランジスタのエミッタに接続され、他端に第２の電源電圧が印加される定電流源とから構成され、
    前記第２のギルバートセル型乗算回路は、
    ベースに前記第１の差動クロック信号の正相信号が入力され、コレクタが前記第２の逆相クロック出力端子に接続され、エミッタが前記第７のトランジスタのコレクタに接続された第９のトランジスタと、
    ベースに前記第１の差動クロック信号の逆相信号が入力され、コレクタが前記第２の正相クロック出力端子に接続され、エミッタが前記第７のトランジスタのコレクタに接続された第１０のトランジスタと、
    ベースに前記第１の差動クロック信号の逆相信号が入力され、コレクタが前記第２の逆相クロック出力端子に接続され、エミッタが前記第８のトランジスタのコレクタに接続された第１１のトランジスタと、
    ベースに前記第１の差動クロック信号の正相信号が入力され、コレクタが前記第２の正相クロック出力端子に接続され、エミッタが前記第８のトランジスタのコレクタに接続された第１２のトランジスタとから構成されることを特徴とするスイッチト・エミッタ・フォロワ回路。
  6. 請求項１乃至５のいずれか１項に記載のスイッチト・エミッタ・フォロワ回路において、
    外部から入力された差動クロック信号を分岐させて前記第１の差動クロック信号と前記第２の差動クロック信号とを前記ギルバートセル型乗算回路に出力するように構成されたクロック分配回路をさらに備えることを特徴とするスイッチト・エミッタ・フォロワ回路。
JP2022513792A 2020-04-09 2020-04-09 スイッチト・エミッタ・フォロワ回路 Active JP7375916B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/015940 WO2021205592A1 (ja) 2020-04-09 2020-04-09 スイッチト・エミッタ・フォロワ回路

Publications (2)

Publication Number Publication Date
JPWO2021205592A1 JPWO2021205592A1 (ja) 2021-10-14
JP7375916B2 true JP7375916B2 (ja) 2023-11-08

Family

ID=78023929

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022513792A Active JP7375916B2 (ja) 2020-04-09 2020-04-09 スイッチト・エミッタ・フォロワ回路

Country Status (3)

Country Link
US (1) US11764800B2 (ja)
JP (1) JP7375916B2 (ja)
WO (1) WO2021205592A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018121137A (ja) 2017-01-24 2018-08-02 アール・エフ・アーキテクチャ株式会社 乗算器
JP2019179978A (ja) 2018-03-30 2019-10-17 日本電信電話株式会社 トラック・アンド・ホールド回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011061278A (ja) * 2009-09-07 2011-03-24 Yokogawa Electric Corp スイッチトエミッタフォロワ回路
JP5466215B2 (ja) * 2011-09-02 2014-04-09 旭化成エレクトロニクス株式会社 位相検出回路及び検査方法
JP7331956B2 (ja) * 2020-01-28 2023-08-23 日本電信電話株式会社 トラック・アンド・ホールド回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018121137A (ja) 2017-01-24 2018-08-02 アール・エフ・アーキテクチャ株式会社 乗算器
JP2019179978A (ja) 2018-03-30 2019-10-17 日本電信電話株式会社 トラック・アンド・ホールド回路

Also Published As

Publication number Publication date
US20230141476A1 (en) 2023-05-11
US11764800B2 (en) 2023-09-19
WO2021205592A1 (ja) 2021-10-14
JPWO2021205592A1 (ja) 2021-10-14

Similar Documents

Publication Publication Date Title
JP2916869B2 (ja) 比較器及び比較装置
US8130130B2 (en) Comparison circuit and analog-to-digital conversion device
US8089388B2 (en) Folding analog-to-digital converter
US7345528B2 (en) Method and apparatus for improved clock preamplifier with low jitter
JP4255733B2 (ja) コンパレータ、差動増幅器、２段増幅器及びアナログ／ディジタル変換器
US9432126B1 (en) Reconfigurable filter
EP0534638B1 (en) Low jitter clock phase adjust system
JP5660054B2 (ja) Ａ／ｄ変換回路
JP7375916B2 (ja) スイッチト・エミッタ・フォロワ回路
US11362669B2 (en) Track and hold circuit
US11424724B2 (en) Ampilfier with VCO-based ADC
WO2021152687A1 (ja) トラック・アンド・ホールド回路
KR100272119B1 (ko) 펄스폭 변조 회로
US7479915B1 (en) Comparator architecture
CN104685789A (zh) D/a转换器的控制方法和d/a转换器、a/d转换器的控制方法和a/d转换器
JP7444244B2 (ja) トラック・アンド・ホールド回路
CN112104354B (zh) 基于单极型晶体管的电压频率转换器电路、方法及芯片
Hiremath et al. A 6-bit low power folding and interpolating ADC
Boni et al. 3.3-V, 200-Ms/s BiCMOS comparator for current-mode interpolation using a transconductance stage
US20030001767A1 (en) Comparator circuit
Lin et al. A 1.8 V low-power CMOS high-speed four quadrant multiplier with rail-to-rail differential input
Farooq Modeling and Implementation of a 6-Bit, 50MHz Pipelined ADC in CMOS
JPH0454728A (ja) グリッチ除去回路装置
Lal High-Performance Analog-to-Digital Interfaces in Advanced SiGe BiCMOS Processes for Millimeter-Wave Applications
Maloberti Circuits for Data Converters

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220729

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231009

R150 Certificate of patent or registration of utility model

Ref document number: 7375916

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150