KR20060013204A - 위상변화가 없는 디지털 방식의 펄스 폭 제어 루프 회로 - Google Patents

위상변화가 없는 디지털 방식의 펄스 폭 제어 루프 회로 Download PDF

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Abstract

본 발명은 펄스 폭 제어 과정에서 입력 신호의 위상 정보를 일정하게 유지시키고, 디지털 방식을 이용하여 보정하는 펄스 폭 제어 루프 회로에 관한 것이다.
본 발명에 의한 디지털 방식의 펄스 폭 제어 루프 회로는 입력 클럭 신호(ck_A)의 펄스 폭을 조절하면서 클럭 신호를 발생시키는 클럭 발생기; 상기 클럭 발생기로부터 출력된 클럭 신호(ck_C)와 출력 구동 클럭(clk_out) 사이에 위치하여 출력에 큰 커패시터 부하를 구동시키는 클럭 구동부; 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭 정보를 각각 측정하고 비교하여 이를 디지털 코드로 변환하여 펄스 폭 정보를 출력하는 펄스 폭 비교기; 및 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭이 동일해 지도록 상기 입력 클럭 신호(ck_A)보다 소정시간 지연된 클럭 신호(ck_B)를 출력하는 클럭 지연 블록;을 포함하고, 상기 펄스 폭 비교기의 디지털 코드에 의해 상기 클럭 지연 블록을 제어하는 것을 특징으로 한다.
본 발명에 의하면, 펄스 폭의 보정 과정에서 입력 신호에 대해 출력 구동신호의 위상 정보가 변하지 않으며, 펄스 폭 제어 루프는 디지털 방식으로 제어함으로 루프의 안정성 문제를 쉽게 해결 가능하고, 전력 절전 상태에서도 펄스 폭의 정보를 기억 가능하도록 한다.

Description

위상변화가 없는 디지털 방식의 펄스 폭 제어 루프 회로{A Digital Pulse Width Control Loop Circuit Without Phase change}
도 1은 종래의 펄스 폭 제어 루프 회로의 구성을 블록도로 도시한 것이다.
도 2a는 본 발명에 의한 디지털 펄스 폭 제어 루프 회로의 구성을 블록도로 도시한 것이고, 도 2b는 디지털 펄스 폭 제어 루프 회로의 타이밍도를 도시한 것이다.
도 3은 펄스 폭 비교기의 일실시예를 도시한 것이다.
도 4a는 단일-투-차동(single-to-differential) 변환기 회로의 일 실시예를 나타낸 것이다.
도 4b는 전류 적분기 회로의 일 실시예를 나타낸 것이다.
도 4c는 전류 적분기 회로의 타이밍도를 도시한 것이다.
도 5는 클럭 지연 블록의 일실시예를 도시한 것이다.
도 6a는 펄스 폭 비교기의 스위치가 모드 A로 동작하는 경우에 1GHz, 60%의 펄스 폭을 가지는 신호 입력시 출력 신호의 파형을 나타낸 컴퓨터 모의실험 결과이다.
도 6b는 펄스 폭 비교기의 스위치가 모드 A로 동작하는 경우에 입력 신호의 펄스 폭 변화에 따른 출력 신호의 펄스 폭 변화를 컴퓨터 모의실험한 그래프를 도 시한 것이다.
도 7a는 펄스 폭 비교기의 스위치가 모드 B로 동작하는 경우에 1GHz, 60%의 펄스 폭을 가지는 신호 입력시 출력 신호의 파형을 나타낸 컴퓨터 모의실험 결과이다.
도 7b는 펄스 폭 비교기의 스위치가 모드 B로 동작하는 경우에 입력 신호의 펄스 폭 변화에 따른 출력 신호의 펄스 폭 변화를 컴퓨터 모의실험한 그래프를 도시한 것이다.
본 발명은 펄스 폭 제어 루프 회로에 관한 것으로, 특히 펄스 폭 제어 과정에 있어 입력 신호의 위상 정보를 일정하게 유지시키고, 디지털 방식으로 보정하여 전체 루프 특성이 안정적이며 전력절전 상태에서도 펄스 폭 보정 정보를 기억하기 위해서 제안된 디지털 펄스 폭 제어 루프 회로에 관한 것이다.
PWM (Pulse width modulation - 펄스 폭 변조) 기법을 이용하는 AS-Memory (주문형 반도체(ASIC)과 메모리로 구성된 고속 디지털 시스템), 모터 제어, 전력 전환, 모터 제어, 전력 절감 등의 응용 분야에서는 펄스 신호의 폭이 특별한 의미를 갖는 정보가 된다.
또한, 특별히 DDR(double data rate) SDRAM과 ADC(Analog to digital converter)와 같은 고속의 응용 분야에서 클럭으로 이용되는 펄스 신호는 상승, 하강 에지(edge) 모두 이용되기 때문에 50% 듀티 사이클(duty cycle)의 펄스 폭을 유지해야 한다. 한편, 위와 같은 응용 분야에서 펄스신호가 신호반도체 칩 내부, 혹은 외부의 회로를 구동할 때 펄스 신호 구동회로 내부에 존재하는 pull-up, pull-down 회로의 부정합으로 인해 펄스 신호 폭의 왜곡이 생겨 정보의 손실을 가져온다.
상기 문제점을 해결하기 위해 종래에 이용되던 대표적인 아날로그 방식의 펄스 폭 제어 루프 회로를 도 1에 나타내었다.
도 1은 종래의 펄스 폭 제어 루프 회로를 블록도로 도시한 것으로, 슈도-인버터(pseudo-inverter)로 구성한 펄스(클럭) 발생기(110), 비교기(120), 루프 필터(130) 및 클럭 구동회로(140)로 구성된다.
펄스 발생기(110)는 비교기(120)와 루프 필터(130)에 의해 발생되는 아날로그 제어전압(Vctrl)에 의해 클럭입력 신호(CK_in)의 펄스 폭이 적절히 조절된 출력 펄스 신호를 내보낸다. 그리고 상기 출력 펄스 신호는 클럭 구동회로(140)를 통해에 의해 큰 커패시터의 부하를 구동한다.
비교기(120)는 전하펌프(121, 122), 커패시터(C1, C2) 그리고 차동 증폭기(123)로 이루어지며, 입력 신호 CK_in과 출력 구동 신호 CK_out 각각의 펄스 폭을 검출하는 기능을 한다. 이 기능에 따라 입력 신호 CK_in과 출력 구동 신호 CK_out의 펄스 폭의 차이에 비례하는 아날로그 제어전압(Vctrl)이 비교기(120)와 루프 필터(130)를 통해 발생되고, 발생된 아날로그 제어전압(Vctrl)이 펄스 발생기(110)를 제어함으로 부궤환(negative feedback) 루프를 형성하여 입력 신호 CK_in과 출력 구동 신호 CK_out의 펄스 폭이 동일하게 유지되도록 한다.
또한, 큰 커패시터 부하의 구동을 위한 클럭 구동회로가 부궤환 루프 내에 존재함으로 클럭 구동회로에 의한 펄스 폭의 왜곡이 보정된다.
그러나, 도 1에 보인 아날로그 방식의 펄스 폭 제어 루프 회로는 세 가지의 단점이 있다.
첫 번째는 펄스 폭의 보정 과정에서 입력 신호 CK_in에 대해 출력 구동 신호 CK_out의 위상 정보가 변하는 점이다.
이런 방식의 펄스 폭 제어 루프 회로가 PLL(Phase Locked Loop)/DLL(Delay Locked Loop) 회로와 함께 동작할 때, 펄스 폭 제어 루프 회로에 의한 신호의 위상 변화는 PLL/DLL의 phase locking 을 방해하여 PLL/DLL의 오동작을 발생시킬 수 있다.
두 번째 단점은 비교기(120)를 이루는 전하펌프(121,122), 커패시터(C1, C2) 그리고 차동증폭기(123)의 각 회로 파라미터 값이 전체 부궤환 루프의 안정성에 영향을 주는 점이다.
즉, 도 1의 비교기(120)의 전압이득 Ao와 C1, C2의 값에 따라 펄스 폭 제어 루프 회로가 발진할 수 있다. 발진에 대한 안정성을 높이기 위해서는 우선 차동 증폭기의 이득(Ao)을 줄여야 하는데, 이 경우 펄스 폭의 정확도가 낮아지게 된다. 따라서 안정된 루프 특성을 가지는 펄스 폭 제어 루프 회로의 설계가 보다 어렵게 된다.
세 번째 단점은 펄스 폭 보정 후, 전력절전 상태에서 펄스 발생기(110)의 제어 전압 정보가 유지되지 못하는 점이다.
이는 종래의 아날로그 방식의 펄스 폭 제어 루프 회로가 커패시터에 아날로그 제어전압을 저장하기 때문으로 전력절전 상태에서는 커패시터에 저장된 아날로그 제어전압이 변하게 된다. 따라서 전력절전 상태를 가지는 시스템에서 아날로그 방식의 펄스 폭 제어 루프 회로를 이용하기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 입력 클럭이 가지는 위상 정보의 변화 없이 입력 클럭과 출력 구동 클럭의 펄스 폭이 동일하도록 펄스 폭을 보정하고, 간단한 스위치를 이용한 모드 전환시에 입력 클럭의 펄스 폭에 상관없이 입력 클럭 주기의 1/2의 폭(50%의 duty cycle)을 가지는 출력 구동 클럭을 위해 펄스 폭을 제어하는 디지털 방식의 펄스 폭 제어 루프 회로를 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 디지털 방식의 펄스 폭 제어 루프 회로는 입력 클럭 신호(ck_A)의 펄스 폭을 조절하면서 클럭 신호를 발생시키는 클럭 발생기; 상기 클럭 발생기로부터 출력된 클럭 신호(ck_C)와 출력 구동 클럭(clk_out) 사이에 위치하여 출력에 큰 커패시터 부하를 구동시키는 클럭 구동부; 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭 정보를 각각 측정하고 비교하여 이를 디지털 코드로 변환하여 펄스 폭 정보를 출력하는 펄스 폭 비교기; 및 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호 (clk_out)의 펄스 폭이 동일해 지도록 상기 입력 클럭 신호(ck_A)보다 소정시간 지연된 클럭 신호(ck_B)를 출력하는 클럭 지연 블록;을 포함하고, 상기 펄스 폭 비교기의 디지털 코드에 의해 상기 클럭 지연 블록을 제어하는 것을 특징으로 한다.
또한, 상기 펄스 폭 비교기는 단일 클럭인 입력 클럭과 출력 구동 클럭을 차동 클럭으로 변환시키는 단일-투-차동 변환기; 상기 입력 클럭의 2분주한 클럭을 공급하여 각각 입력 클럭과 출력 구동 클럭을 입력 클럭의 한 주기(1/fin=T) 동안 적분하는 전류 적분기; 상기 두 적분 값으로 두 클럭의 펄스 폭을 비교하여 업/다운(up/down) 신호를 출력하는 비교기; 및 상기 업/다운(up/down) 신호에 의해 디지털 코드를 발생시켜 입력 클럭과 출력 구동 클럭의 펄스 폭이 동일해지도록 디지털 코드로 상기 클럭 지연 블럭을 제어하는 카운터&레지스터;를 포함함을 특징으로 한다.
또한, 펄스 폭 비교기는 그 내부 스위치의 연결상태에 따라 A, B의 2가지 모드를 가지며, 모드 A는 입력 클럭의 펄스 폭과 출력 클럭의 펄스 폭이 동일하도록 펄스 폭 제어 루프가 동작하고, 모드 B는 입력 클럭의 펄스 폭과 무관하게 출력 클럭이 50%의 펄스 폭을 유지하도록 펄스 폭 제어 루프가 동작한다.
이하 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a는 본 발명에 의한 디지털 펄스 폭 제어 루프 회로의 구성을 블록도로 도시한 것이고, 도 2b는 디지털 펄스 폭 제어 루프 회로의 타이밍도를 도시한 것이다.
도 2a는 클럭 발생기(clock generator:210), 펄스 폭 비교기(pulse width comparator:220), 클럭 지연 블록(delay line:230) 및 클럭 구동부(240)로 이루어진다.
클럭 발생기(210)는 상승 에지(edge) 발생기와 하강 에지(edge) 발생기로 이루어지고, 그 기능은 입력 클럭의 펄스 폭을 조절하면서 클럭 신호를 발생시키는 역할을 한다.
입력 클럭(ck_A)의 상승 에지(edge)에서 고정된 지연시간(td1) 후 클럭 발생기(210)의 출력(ck_C)은 high(1)가 된다. 또한, 신호 ck_B의 상승 에지(edge)에서 고정된 지연시간(td2) 후 ck_C는 low(0)가 된다. 여기서 신호 ck_B는 신호 ck_A의 지연된 리플리카 클럭(replica clock)이다.
그러므로 ck_C의 상승, 하강 에지(edge)는 입력 클럭(ck_A)의 상승 에지(edge)에 의해서만 결정된다. 신호 ck_A와 신호 ck_B 사이의 지연시간은 입력 클럭과 출력 구동 클럭의 펄스 폭이 동일해지도록 입력 클럭(ck_A)의 펄스 폭(tpw) 정도로 조절된다. 이 클럭 지연은 펄스 폭 비교기(220)의 디지털 출력에 의해 조절되는 클럭 지연 블록(230)에 의해 이루어진다.
펄스 폭 비교기(220)는 입력 클럭(ck_A)과 출력 구동 클럭(clk_out)의 펄스 폭 정보를 각각 측정하고 비교하여 이를 디지털 코드로 변환함으로 펄스 폭 정보를 출력한다.
또한, 펄스 폭 비교기(220)의 레지스터(register)에 펄스 폭 정보를 저장한다. ck_C와 출력 구동 클럭(clk_out) 사이에 위치한 클럭 구동부(clock driver:240)는 출력에 큰 캐패시터 부하를 구동하기 위해 사용되었다.
입력 클럭(ck_A)과 출력 구동 클럭(clk_out) 사이의 지연시간은 클럭 발생기(210)에서의 입력 클럭(ck_A)와 출력(ck_C) 사이의 고정된 지연시간(td1)과 클럭 구동부(240)에서의 고정된 지연시간(td3)의 합이 된다. 이로 인해 출력 구동 클럭은 입력 클럭에 대해 일정한 지연시간(td1+td3)을 가지는 상승 에지(edge)를 가진다
또한, 클럭 구동부(240)는 궤환루프 내에 존재함으로 클럭 구동회로에서 발생되는 펄스 폭의 왜곡은 보정된다. ck_C는 ck_A에 대해 일정한 지연시간(td1)을 가져 입력 클럭의 위상 정보를 유지하기 때문에 클럭 구동회로는 PLL(phase locked loop) 혹은 DLL(delay locked loop)로 대체될 수 있다.
도 3은 펄스 폭 비교기의 일실시예를 도시한 것으로, 두개의 단일-투-차동 변환기(310,311), 두 개의 전류 적분기(320,321), 비교기(330) 및 카운터&레지스터(340)로 구성된다.
펄스 폭을 검출하기 위해 이용되는 전류 적분기(320,321)는 차동 클럭을 입력으로 받아들인다. 따라서 입력 클럭과 출력 구동 클럭은 단일(single) 클럭이므로 각각 단일-투-차동 변환기(310,311)에 의해 차동 클럭으로 변환되어 전류 적분기(320,321)로 입력되어야 한다.
도 3에서 기본적인 펄스 폭 제어를 위해 스위치(327, 328)를 모드 A로 동작시킨다. 모드 A는 입력 클럭의 펄스 폭과 출력 클럭의 펄스 폭이 동일하도록 펄스 폭 제어 루프가 동작한다.
두 개의 전류 적분기(320,321)는 입력 클럭의 2분주한 클럭을 공급하여 각각 입력 클럭과 출력 구동 클럭을 입력 클럭의 한 주기(1/fin=T) 동안 적분한다. 두 적분 값을 비교기(330)를 통해 비교함으로 두 클럭의 펄스 폭을 비교한다. 두 적분 값이 동일한 값을 출력할 경우 입력 클럭과 출력 구동 클럭의 펄스 폭이 동일해진다.
2개의 전류 적분기(320,321)의 출력이 모두 비교되어야 하므로 4-입력의 비교기를 이용한다. 비교기(330)의 출력은 업/다운(up/down) 신호를 발생시켜 카운터&레지스터(340)에서 디지털 코드를 발생하도록 한다.
카운터&레지스터(340)는 입력 클럭과 출력 구동 클럭의 펄스 폭이 동일해지도록 디지털 코드로 클럭 지연 블럭을 제어하는데, 거친(corase) 보정을 위해 2비트의 2진 코드(binary code)와 미세(fine) 보정을 위한 5비트의 2진 코드를 발생시킨다.
한편, 펄스 폭의 보정 정보는 카운터&레지스터(340) 레지스터에 디지털 코드로 저장되어 전력 절전 상태에서도 보정 정보를 기억하도록 한다.
본 발명에서는 비교기(330)와 카운터&레지스터(340)를 동작시키기 위한 클럭으로서 입력 클럭의 8분주한 클럭(fin/8)을 이용하였다. 이는 전체 펄스 폭 루프의 안정성을 위해 출력 구동 회로의 지연시간을 고려하여 결정된 것이다.
입력 클럭의 펄스 폭에 상관없이 입력 클럭 주기의 1/2의 폭(50%의 duty cycle)을 가지는 출력 구동 클럭을 위해서는 도 3에서 나타낸 바와 같이 스위치를 모드 B로 변경하여 동작을 시킨다. 이 경우 입력 클럭에 대해서는 적분하지 않고 출력 구동 클럭에 대한 펄스 폭의 정보를 검출하여 50%의 펄스 폭을 유지하도록 한 다. 즉, 클럭 지연블록의 지연시간은 입력 클럭 주기의 1/2 정도가 되어 출력 구동 클럭의 high(1)인 구간과 low(0)인 구간이 동일하도록 부궤환 루프가 이루어진다.
도 4a는 도 3의 단일-투-차동 변환기, 도 4b는 도 3의 전류 적분기의 상세회로를 나타낸 것으로 vb는 바이어스 전압을, 은 의 반전된 신호를 의미한다.
도 4c는 단일-투-차동 변환기와 전류 적분기의 타이밍도를 도시한 것이다.
전류 적분기(320,321)는 차동 클럭의 입력이 필요함으로 단일-투-차동(single-to-differential) 변환기(310,311)를 이용하여 단일 클럭을 차동 클럭(A, /A)의 형태로 변환해야 한다. 이를 위해 단일-투-차동 변환기(310,311)는 1:3, 3:3:3의 소자 크기의 비율로 각각 두 개, 세 개의 간단한 인버터 체인으로 구성된 예를 도 4a에 도시하였다.
전류 적분기(320,321)는 펄스 폭 제어 루프 회로에 입력되는 클럭의 2 분주된 클럭에 동기되어 2가지 모드에 맞춰 동작한다.
첫 번째 이퀄라이즈(equalize) 모드에서는 도 4c에 도시된 바와 같이 전류 적분기(320,321)의 출력 노드를 ground 레벨로 방전시켜 이전 상태의 영향을 제거한다.
두 번째 인티그레이트(integrate) 모드에서는 도 4c에 도시된 바와 같이 차동 입력 클럭 사이의 펄스 폭 차이에 비례하는 적분 값을 출력한다.
입력 클럭의 펄스 폭이 주기의 1/2(50% duty cycle)일 경우 전류 적분기(320)의 차동 출력(Vop-Vom)은 0이 되고 입력 클럭의 펄스 폭이 주기의 1/2(50% duty cycle)에서 벗어날 경우 전류 적분기(320,321)의 차동 출력은 벗어난 정도에 비례하는 값을 출력한다. 이런 과정을 통해 전류 적분기(320,321)를 이용하여 입력 클럭의 펄스 폭에 대해서 상대적인 값을 검출할 수 있다.
도 5는 클럭 지연 블록의 일실시예를 도시한 것이다.
클럭 지연 블록은 넓은 영역에서의 동작과 정확도를 높이기 위해 2비트의 2진 코드에 의해 제어되는 거친 딜레이 라인(coarse delay line)과 5비트의 2진 코드에 의해 제어되는 미세 딜레이 라인 (fine delay line)으로 구성된다.
거친(coarse) 딜레이 라인의 한 단위는 대략 100ps의 지연시간을 갖는 낸드게이트(nand gate)로 구성된다. 거친 딜레이 라인은 전체 4단의 낸드게이트(nand gate) 로직으로 구성되므로 총 400ps의 지연시간을 가진다. 미세 딜레이 라인 은 5비트의 2진 코드로 제어입력에 의해 약 150ps의 지연시간이 64(25) 등분되어 미세하게 제어되도록 구성되었다.
도 6a는 도 2에 나타낸 본 발명의 회로에 대해 펄스 폭 비교기를 모드 A로 동작시킬 경우, 1GHz, 60%의 펄스 폭을 가지는 입력 클럭에 대한 출력 구동 클럭의 파형을 컴퓨터로 모의 실험한 결과로 60.3%의 펄스 폭을 가진 클럭이 출력됨을 보여준다.
도 6b는 도 2에 나타낸 본 발명의 회로에 대해 펄스 폭 비교기를 모드 A로 동작시킬 경우, 입력 클럭의 펄스 폭의 변화에 따른 출력 클럭의 펄스 폭의 추이를 컴퓨터로 모의 실험한 결과이다. 이 결과에서 보인 바와 같이 본 발명의 디지털 펄스 폭 제어 루프 회로는 1GHz의 입력 클럭에 대해 25% ~ 75%의 펄스 폭을 가진 클 럭을 구동할 수 있으며 입력 클럭펄스에 대비한 출력클럭펄스의 폭 오차는 ㅁ 0.4% 이하이다.
도 7a는 도 2에 나타낸 본 발명의 회로에 대해 펄스 폭 비교기를 모드 B로 동작시킬 경우 1GHz, 60%의 펄스 폭을 가지는 입력 클럭에 대한 출력 구동 클럭의 파형을 컴퓨터로 모의 실험한 결과로 입력 클럭의 펄스 폭에 무관한 50.3%의 펄스 폭을 가진 클럭이 출력됨을 보여준다.
도 7b는 도 2에 나타낸 본 발명의 회로에 대해 펄스 폭 비교기를 모드 B로 동작시킬 경우 입력 클럭의 펄스 폭의 변화에 따른 출력 클럭의 펄스 폭의 추이를 컴퓨터로 모의 실험한 결과이다. 이 결과에서 보인 바와 같이 본 발명의 디지털 펄스 폭 제어 루프 회로는 1GHz, 25% ~ 75%의 펄스 폭을 가지는 입력 클럭에 대해 50
Figure 112004035280815-PAT00001
0.3% 의 동일한 펄스 폭을 가지는 클럭이 출력됨을 보여준다.
본 발명은 펄스 폭의 보정 과정에서 입력 신호에 대해 출력 구동신호의 위상 정보가 변하지 않는다. 이런 특성은 펄스 폭 제어 루프 회로와 PLL/DLL 회로를 함께 사용하는 SOC(System On Chip)의 응용분야에 사용 가능하도록 한다. 디지털 방식으로 펄스 폭을 제어함으로 아날로그 방식에서 발생하는 안정성 문제를 쉽게 해결한다. 이는 펄스 폭 비교기(220) 내의 카운터&레지스터(340)의 동작 클럭의 주파수를 출력 구동 회로의 지연시간의 크기에 따라 조정함으로 가능하다. 또한, 디지털 방법으로 펄스 폭 제어 루프 회로를 동작시킴으로 펄스 폭 보정 후, 전력절전 상태에서도 펄스 폭의 정보를 기억한다.
이상으로, 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예 시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 펄스 폭의 보정 과정에서 입력 신호에 대해 출력 구동신호의 위상 정보가 변하지 않는다. 이런 특성은 펄스 폭 제어 루프 회로와 PLL/DLL 회로를 함께 사용하는 SOC(System On Chip)의 응용분야에 사용 가능하다.
또한, 디지털 방식으로 펄스 폭을 제어함으로 아날로그 방식에서 발생하는 안정성 문제를 쉽게 해결하여 설계가 간편해진다.
또한, 디지털 방식으로 펄스 폭 제어 루프 회로를 동작시킴으로 펄스 폭 보정 후, 전력절전 상태에서도 펄스 폭의 정보를 기억할 수 있다.

Claims (10)

  1. 펄스 폭 제어 과정에서 입력 신호의 위상 정보를 일정하게 유지시키고, 디지털 방식을 이용하여 보정하는 펄스 폭 제어 루프 회로에 있어서,
    입력 클럭 신호(ck_A)의 펄스 폭을 조절하면서 클럭 신호를 발생시키는 클럭 발생기;
    상기 클럭 발생기로부터 출력된 클럭 신호(ck_C)와 출력 구동 클럭(clk_out) 사이에 위치하여 출력에 큰 커패시터 부하를 구동시키는 클럭 구동부;
    상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭 정보를 각각 측정하고 비교하여 이를 디지털 코드로 변환하여 펄스 폭 정보를 출력하는 펄스 폭 비교기; 및
    상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭이 동일해 지도록 상기 입력 클럭 신호(ck_A)보다 소정시간 지연된 클럭 신호(ck_B)를 출력하는 클럭 지연 블록;을 포함하고,
    상기 펄스 폭 비교기의 디지털 코드에 의해 상기 클럭 지연 블록을 제어하는 것을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로.
  2. 제1항에 있어서, 상기 펄스 폭 비교기는
    단일 클럭인 입력 클럭과 출력 구동 클럭을 차동 클럭으로 변환시키는 단일-투-차동 변환기;
    상기 입력 클럭의 2분주한 클럭을 공급하여 각각 입력 클럭과 출력 구동 클럭을 입력 클럭의 한 주기(1/fin=T) 동안 적분하는 전류 적분기;
    상기 두 적분 값으로 두 클럭의 펄스 폭을 비교하여 업/다운(up/down) 신호를 출력하는 비교기; 및
    상기 업/다운(up/down) 신호에 의해 디지털 코드를 발생시켜 입력 클럭과 출력 구동 클럭의 펄스 폭이 동일해지도록 디지털 코드로 상기 클럭 지연 블럭을 제어하는 카운터&레지스터;를 포함함을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로.
  3. 제2항에 있어서, 상기 단일-투-차동 변환기
    1:3, 3:3:3의 소자 크기의 비율로 각각 두 개, 세 개의 인버터 체인으로 구성됨을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로.
  4. 제2항에 있어서, 상기 전류 적분기는
    펄스 폭 제어 루프 회로에 입력되는 클럭의 2 분주된 클럭에 동기되어 이퀄라이즈(equalize) 모드와 인티그레이트(integrate) 모드에 맞춰 동작되며,
    상기 이퀄라이즈(equalize) 모드에서는 전류 적분기의 출력 노드를 접지(ground) 레벨로 방전시켜 이전 상태의 영향을 제거하고, 상기 인티그레이트(integrate) 모드에서는 차동 입력 클럭 사이의 펄스 폭 차이에 비례하는 적분 값을 출력함을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로.
  5. 제2항에 있어서, 상기 카운터&레지스터는
    거친(coarse) 보정을 위해 2비트의 2진 코드(binary code)와 미세(fine) 보정을 위한 복수 비트의 2진 코드를 발생시키는 것을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로.
  6. 제5항에 있어서, 상기 카운터&레지스터(register)는
    펄스 폭 정보를 디지털 코드로 저장함을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로.
  7. 제1항에 있어서, 상기 클럭 지연 블록은
    넓은 영역에서의 동작과 정확도를 높이기 위해 2비트의 2진 코드에 의해 제어되는 거친 딜레이 라인(coarse delay line)과 5비트의 2진 코드에 의해 제어되는 미세 딜레이 라인(fine delay line)으로 구성됨을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로.
  8. 제7항에 있어서,
    상기 거친 딜레이 라인(coarse delay line)의 한 단위는 낸드게이트으로 구성되되 총합으로 짝수개의 낸드게이트를 갖는 것을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로.
  9. 제7항에 있어서,
    상기 미세 딜레이 라인(fine delay line)은 복수비트의 2진 코드로 제어되도록 구성됨을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로.
  10. 제 1항 또는 제2항에 있어서,
    상기 펄스 폭 비교기는 복수의 동작모드를 가지되, 하나의 동작 모드에서는 입력 클럭의 펄스 폭과 출력 클럭의 펄스 폭이 동일하게 되도록 하고, 다른 하나의 동작 모드에서는 입력 클럭의 펄스 폭과 무관하게 출력 클럭이 50%의 펄스 폭을 유지하는 것을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로.
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