JP3174613B2 - 超短波フェーズロックループ用デジタル符号付位相−周波数変換器 - Google Patents
超短波フェーズロックループ用デジタル符号付位相−周波数変換器Info
- Publication number
- JP3174613B2 JP3174613B2 JP08182592A JP8182592A JP3174613B2 JP 3174613 B2 JP3174613 B2 JP 3174613B2 JP 08182592 A JP08182592 A JP 08182592A JP 8182592 A JP8182592 A JP 8182592A JP 3174613 B2 JP3174613 B2 JP 3174613B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- phase
- digital
- signal
- polyphase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 claims description 3
- 230000001186 cumulative effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 14
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000010363 phase shift Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- JMYNPQVCVQVODQ-OWOJBTEDSA-N 1,3-dichloro-5-[(e)-2-(4-chlorophenyl)ethenyl]benzene Chemical compound C1=CC(Cl)=CC=C1\C=C\C1=CC(Cl)=CC(Cl)=C1 JMYNPQVCVQVODQ-OWOJBTEDSA-N 0.000 description 2
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 2
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 2
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 2
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 2
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 2
- 101100350613 Arabidopsis thaliana PLL1 gene Proteins 0.000 description 1
- 101001134680 Drosophila melanogaster POU domain protein 2, isoform A Proteins 0.000 description 1
- 101001134679 Drosophila melanogaster POU domain protein 2, isoform B Proteins 0.000 description 1
- 101001134678 Drosophila virilis POU domain protein 2 Proteins 0.000 description 1
- 101000822028 Homo sapiens Solute carrier family 28 member 3 Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 102100021470 Solute carrier family 28 member 3 Human genes 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 101150094737 pdm2 gene Proteins 0.000 description 1
- 102200082908 rs33947457 Human genes 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高周波数フェーズロッ
クループ（ＰＬＬ）の技術分野に関するものであって、
更に詳細には、デジタル乃至は準デジタルＰＬＬ技術に
関するものである。
クループ（ＰＬＬ）の技術分野に関するものであって、
更に詳細には、デジタル乃至は準デジタルＰＬＬ技術に
関するものである。
【０００２】
【従来の技術】超短波即ち非常に高い周波数の（１００
ＭＨｚ＋）ＰＬＬを集積回路（ＩＣ）として製造する多
くの試みがなされている。幾つかの高周波数ＰＬＬはＩ
Ｃとして製造することに成功を納めているが、従来のア
ナログＰＬＬは、ＩＣとして製造することは困難であ
る。なぜならば、ＰＬＬは、多数のアナログ回路要素及
び相互作用的な抵抗−コンデンサ（ＲＣ）時定数を必要
とするからである。処理上の変動により、これらのアナ
ログＩＣＰＬＬは、その性能仕様においてかなりの変動
を有する傾向がある。更に、従来のデジタルＰＬＬは、
許容可能な位相分解能を達成するために、ＰＬＬの動作
周波数よりも何倍も高いクロック周波数を必要とする。
この高周波数クロックに対する必要性は、１ＧＨｚより
も高い周波数で動作することを必要とする場合があり、
デジタルＰＬＬを非常に高速の適用において使用するこ
とを制限していた。
ＭＨｚ＋）ＰＬＬを集積回路（ＩＣ）として製造する多
くの試みがなされている。幾つかの高周波数ＰＬＬはＩ
Ｃとして製造することに成功を納めているが、従来のア
ナログＰＬＬは、ＩＣとして製造することは困難であ
る。なぜならば、ＰＬＬは、多数のアナログ回路要素及
び相互作用的な抵抗−コンデンサ（ＲＣ）時定数を必要
とするからである。処理上の変動により、これらのアナ
ログＩＣＰＬＬは、その性能仕様においてかなりの変動
を有する傾向がある。更に、従来のデジタルＰＬＬは、
許容可能な位相分解能を達成するために、ＰＬＬの動作
周波数よりも何倍も高いクロック周波数を必要とする。
この高周波数クロックに対する必要性は、１ＧＨｚより
も高い周波数で動作することを必要とする場合があり、
デジタルＰＬＬを非常に高速の適用において使用するこ
とを制限していた。
【０００３】準デジタル高周波数ＰＬＬを実現する新た
な方法及び装置を図１に示してある。デジタルＰＬＬ１
０は、この実施形態においては、位相検知器１２、符号
付位相−周波数（Ｐ−Ｆ）変換器１４、３相リングオシ
レータ１６及び周波数制御型オシレータ（ＦＣＯ）１８
を有している。ＦＣＯ１８及びＰ−Ｆ変換器１４を使用
することにより、許容可能な位相分解能を達成するため
にＰＬＬの動作周波数よりも高いことのないクロック周
波数を使用することを可能としている。
な方法及び装置を図１に示してある。デジタルＰＬＬ１
０は、この実施形態においては、位相検知器１２、符号
付位相−周波数（Ｐ−Ｆ）変換器１４、３相リングオシ
レータ１６及び周波数制御型オシレータ（ＦＣＯ）１８
を有している。ＦＣＯ１８及びＰ−Ｆ変換器１４を使用
することにより、許容可能な位相分解能を達成するため
にＰＬＬの動作周波数よりも高いことのないクロック周
波数を使用することを可能としている。
【０００４】図１に示した技術及び装置は、ＵＰ，ＤＯ
ＷＮ，ＨＯＬＤの形態で位相検知器１２により発生され
る位相エラー情報をＦＣＯ１８を駆動するための多相ア
ナログ波形へ変換するために符号付Ｐ−Ｆ変換器１４を
必要としている。Ｐ−Ｆ変換器１４の出力周波数がＰＬ
Ｌ１０のロック範囲を決定する。（即ち、ｆin＝ｆ
PLL-CLK ＝ｆLocal CLK ±ｆm 、尚ｆm はＰ−Ｆ変換器
の出力周波数である）。プラス又はマイナスの何れかで
ある位相エラー方向は、Ｐ−Ｆ変換器１４からの多相出
力（位相１，２，３）の進み又は遅れの何れかである位
相関係により表わされ、ＦＣＯ１８は、動作周波数にお
ける増加又は動作周波数における減少の何れかとしてそ
れを解釈する。
ＷＮ，ＨＯＬＤの形態で位相検知器１２により発生され
る位相エラー情報をＦＣＯ１８を駆動するための多相ア
ナログ波形へ変換するために符号付Ｐ−Ｆ変換器１４を
必要としている。Ｐ−Ｆ変換器１４の出力周波数がＰＬ
Ｌ１０のロック範囲を決定する。（即ち、ｆin＝ｆ
PLL-CLK ＝ｆLocal CLK ±ｆm 、尚ｆm はＰ−Ｆ変換器
の出力周波数である）。プラス又はマイナスの何れかで
ある位相エラー方向は、Ｐ−Ｆ変換器１４からの多相出
力（位相１，２，３）の進み又は遅れの何れかである位
相関係により表わされ、ＦＣＯ１８は、動作周波数にお
ける増加又は動作周波数における減少の何れかとしてそ
れを解釈する。
【０００５】デジタル多相Ｐ−Ｆ変換器を構成するため
の公知の方法は、所要の信号変換及び波形合成を実施す
るための複雑なステートマシン、それに続くデジタル・
アナログ変換器及びアンチ・エイリアシングフィルタを
使用している。このアプローチは、費用効果性が良いも
のではなく、且つ多数の精密なアナログ回路を製造する
ことを必要とし、そのことは十分な一貫性をもって行な
うことは不可能である。より簡単な構成のデジタルＰ−
Ｆ変換器は、公知のデジタルＰ−Ｆ変換器に関する著し
い進歩であり、特に高周波数動作が必要とされる場合に
はそのことがいえる。
の公知の方法は、所要の信号変換及び波形合成を実施す
るための複雑なステートマシン、それに続くデジタル・
アナログ変換器及びアンチ・エイリアシングフィルタを
使用している。このアプローチは、費用効果性が良いも
のではなく、且つ多数の精密なアナログ回路を製造する
ことを必要とし、そのことは十分な一貫性をもって行な
うことは不可能である。より簡単な構成のデジタルＰ−
Ｆ変換器は、公知のデジタルＰ−Ｆ変換器に関する著し
い進歩であり、特に高周波数動作が必要とされる場合に
はそのことがいえる。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、非常に高い周波数のＰＬＬ動作を可能とす
る位相−周波数変換器及び変換方法を提供することを目
的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、非常に高い周波数のＰＬＬ動作を可能とす
る位相−周波数変換器及び変換方法を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明によれば、超短波
即ち非常に高い周波数のＰＬＬ動作を可能とする位相−
周波数変換器及び変換方法が提供される。入力として、
Ｐ−Ｆ（位相−周波数）変換器は、進み位相であるか又
は遅れ位相であるかを表わす位相信号とイネーブル信号
とを受取る。これらのデジタル入力に応答して、アップ
／ダウンカウント回路が、この位相情報を周波数量へ変
換する。アップ／ダウンカウント回路の最大桁ビット
（ＭＳＢ）が３相波形発生器へ印加される。最小桁ビッ
ト（ＬＳＢ）は、４ビットパルス密度変調（ＰＤＭ）回
路へ印加され、該回路は周波数変調出力信号を発生し、
該信号の周波数はアップ／ダウンカウント回路から受取
られた信号に依存する。３相波形の各々のＬＳＢは同一
であるので、１つのＬＳＢＰＤＭ回路のみがこれら３つ
の波形に対して必要であるに過ぎない。
即ち非常に高い周波数のＰＬＬ動作を可能とする位相−
周波数変換器及び変換方法が提供される。入力として、
Ｐ−Ｆ（位相−周波数）変換器は、進み位相であるか又
は遅れ位相であるかを表わす位相信号とイネーブル信号
とを受取る。これらのデジタル入力に応答して、アップ
／ダウンカウント回路が、この位相情報を周波数量へ変
換する。アップ／ダウンカウント回路の最大桁ビット
（ＭＳＢ）が３相波形発生器へ印加される。最小桁ビッ
ト（ＬＳＢ）は、４ビットパルス密度変調（ＰＤＭ）回
路へ印加され、該回路は周波数変調出力信号を発生し、
該信号の周波数はアップ／ダウンカウント回路から受取
られた信号に依存する。３相波形の各々のＬＳＢは同一
であるので、１つのＬＳＢＰＤＭ回路のみがこれら３つ
の波形に対して必要であるに過ぎない。
【０００８】アップ／ダウンカウント信号が３相波形へ
変換され且つＬＳＢがＬＳＢＰＤＭにより処理された後
に、これら３つの３相波形の各々は、３個の別々の２ビ
ットＭＳＢＰＤＭ回路により、ＬＳＢＰＤＭ回路からの
キャリー出力と共に、同時的に処理される。該ＭＳＢＰ
ＤＭ回路からのデジタル出力はバッファされ、次いで３
つの同一のＲＣフィルタにより処理されて、該デジタル
出力をアナログ信号へ変換する。
変換され且つＬＳＢがＬＳＢＰＤＭにより処理された後
に、これら３つの３相波形の各々は、３個の別々の２ビ
ットＭＳＢＰＤＭ回路により、ＬＳＢＰＤＭ回路からの
キャリー出力と共に、同時的に処理される。該ＭＳＢＰ
ＤＭ回路からのデジタル出力はバッファされ、次いで３
つの同一のＲＣフィルタにより処理されて、該デジタル
出力をアナログ信号へ変換する。
【０００９】
【実施例】図２は３相出力を与えるべく構成された本発
明の好適実施例の簡単化したブロック図である。位相−
周波数（Ｐ−Ｆ）変換器１４が、２つの信号、即ちアッ
プ／ダウン信号及びイネーブル信号を受取る。進み／遅
れ位相量は、アップ／ダウン信号により表わされ、且つ
イネーブル信号は「ホールド」信号を与える。アップ／
ダウンカウンタ２１は、位相エラー信号及びイネーブル
を受取る。位相エラーが正であり且つイネーブル信号が
アクティブ（活性）である期間中、カウンタ２１はその
出力をインクリメントする。位相エラーが負であり且つ
イネーブルがアクティブである期間中、カウンタ２１は
その出力をデクリメントする。イネーブル信号がインア
クティブ即ち非活性である場合には、カウンタ２１の出
力はその前のレベルに一定に維持される。カウンタ２１
の出力は、デクリメント、インクリメントの累積的な現
在値であり、且つ任意の与えられた時点においてホール
ドする。
明の好適実施例の簡単化したブロック図である。位相−
周波数（Ｐ−Ｆ）変換器１４が、２つの信号、即ちアッ
プ／ダウン信号及びイネーブル信号を受取る。進み／遅
れ位相量は、アップ／ダウン信号により表わされ、且つ
イネーブル信号は「ホールド」信号を与える。アップ／
ダウンカウンタ２１は、位相エラー信号及びイネーブル
を受取る。位相エラーが正であり且つイネーブル信号が
アクティブ（活性）である期間中、カウンタ２１はその
出力をインクリメントする。位相エラーが負であり且つ
イネーブルがアクティブである期間中、カウンタ２１は
その出力をデクリメントする。イネーブル信号がインア
クティブ即ち非活性である場合には、カウンタ２１の出
力はその前のレベルに一定に維持される。カウンタ２１
の出力は、デクリメント、インクリメントの累積的な現
在値であり、且つ任意の与えられた時点においてホール
ドする。
【００１０】アップ／ダウンカウンタ２１は７ビット出
力信号を発生する。３ビットＭＳＢアップ／ダウンカウ
ンタ２４により発生される３個のＭＳＢが３相波形発生
器２５へ転送される。３ビット入力を３相波形へ変換す
るのに必要な数学的計算を以下に詳細に説明する。進み
又は遅れの何れかの３相波形の位相関係は、通常の動作
周波数に対して、正及び負の周波数を表わす。
力信号を発生する。３ビットＭＳＢアップ／ダウンカウ
ンタ２４により発生される３個のＭＳＢが３相波形発生
器２５へ転送される。３ビット入力を３相波形へ変換す
るのに必要な数学的計算を以下に詳細に説明する。進み
又は遅れの何れかの３相波形の位相関係は、通常の動作
周波数に対して、正及び負の周波数を表わす。
【００１１】３相波形が発生器２５により発生された後
に、該３相波形は３個の２ビットＰＤＭ変調器３６，３
８，４０へ転送される。前に、４ビットＬＳＢアップ／
ダウンカウンタ２２により発生された４個のＬＳＢは４
ビットＰＤＭ回路２８へ転送されている。ＰＤＭ回路２
８は４ビット加算器２９及び５ビットレジスタ３１を有
している。ＰＤＭ回路３６，３８，４０の各々も、ＰＤ
Ｍ回路２８へ同様の態様で結合されている加算器及びレ
ジスタ（不図示）を有している。ＰＤＭは、本発明にお
いては、ＰＤＭ加算器の入力をＰＤＭレジスタの出力へ
反復して加算することにより実行される。例えば、回路
２８において、加算器２９上の４ビット入力はレジスタ
３１の４ビットＬＳＢ出力へ加算される。各繰返しの出
力はレジスタ３１のキャリーアウト出力端上に表われ
る。好適実施例においては、ＰＤＭ変調器２８のキャリ
ーアウト出力はＰＤＭ回路３６，３８，４０の各々のキ
ャリー入力端へ転送される。加算器の最終的なキャリー
出力は、ＰＤＭ回路により受取られるデジタルコードの
２進重み付けを反映している。ＰＤＭ回路３６，３８，
４０からの最終的な出力は、バッファ３３へ転送され、
且つＲＣフィルタ３５，３７，３９へ転送されて、該フ
ィルタが該デジタル信号をアナログ信号へ変換する。
に、該３相波形は３個の２ビットＰＤＭ変調器３６，３
８，４０へ転送される。前に、４ビットＬＳＢアップ／
ダウンカウンタ２２により発生された４個のＬＳＢは４
ビットＰＤＭ回路２８へ転送されている。ＰＤＭ回路２
８は４ビット加算器２９及び５ビットレジスタ３１を有
している。ＰＤＭ回路３６，３８，４０の各々も、ＰＤ
Ｍ回路２８へ同様の態様で結合されている加算器及びレ
ジスタ（不図示）を有している。ＰＤＭは、本発明にお
いては、ＰＤＭ加算器の入力をＰＤＭレジスタの出力へ
反復して加算することにより実行される。例えば、回路
２８において、加算器２９上の４ビット入力はレジスタ
３１の４ビットＬＳＢ出力へ加算される。各繰返しの出
力はレジスタ３１のキャリーアウト出力端上に表われ
る。好適実施例においては、ＰＤＭ変調器２８のキャリ
ーアウト出力はＰＤＭ回路３６，３８，４０の各々のキ
ャリー入力端へ転送される。加算器の最終的なキャリー
出力は、ＰＤＭ回路により受取られるデジタルコードの
２進重み付けを反映している。ＰＤＭ回路３６，３８，
４０からの最終的な出力は、バッファ３３へ転送され、
且つＲＣフィルタ３５，３７，３９へ転送されて、該フ
ィルタが該デジタル信号をアナログ信号へ変換する。
【００１２】図２に示した如く、デジタル位相検知器か
らの位相エラー情報が、ＵＤ ＰＩ及びＥＮ ＰＩとし
て示した２つの論理入力を介してＰ−Ｆ変換器１４へ送
給される。ＥＮ ＰＩはフラッグとして作用し、位相エ
ラーの存在を表わす。ＵＤ ＰＩの２つの状態は、位相エ
ラーの方向、即ち＋１又は−１の何れかを表わす。位相
エラーの符号（ＵＤ ＰＩ）及び位相エラーフラッグ
（ＥＮ ＰＩ）に応答して、アップ／ダウンカウンタ２
１は、各カウントが単位エラーを表わす正又は負のカウ
ントを蓄積する。図２に示した如く、アップ／ダウンカ
ウンタ２１は、その出力が４ビットＬＯ ＣＮＴである
４ビットＬＳＢカウンタ２２と、その３ビット出力がＨ
Ｉ ＣＮＴである３ビットＭＳＢカウンタ２４とから構
成されている。ＵＤ ＰＩは、カウント方向を制御し且
つＥＮ ＰＩは該カウンタをイネーブルさせる。図３に
示した如く、アップ／ダウンカウンタ２１の出力は単位
ステップを有する鋸歯状波形である。
らの位相エラー情報が、ＵＤ ＰＩ及びＥＮ ＰＩとし
て示した２つの論理入力を介してＰ−Ｆ変換器１４へ送
給される。ＥＮ ＰＩはフラッグとして作用し、位相エ
ラーの存在を表わす。ＵＤ ＰＩの２つの状態は、位相エ
ラーの方向、即ち＋１又は−１の何れかを表わす。位相
エラーの符号（ＵＤ ＰＩ）及び位相エラーフラッグ
（ＥＮ ＰＩ）に応答して、アップ／ダウンカウンタ２
１は、各カウントが単位エラーを表わす正又は負のカウ
ントを蓄積する。図２に示した如く、アップ／ダウンカ
ウンタ２１は、その出力が４ビットＬＯ ＣＮＴである
４ビットＬＳＢカウンタ２２と、その３ビット出力がＨ
Ｉ ＣＮＴである３ビットＭＳＢカウンタ２４とから構
成されている。ＵＤ ＰＩは、カウント方向を制御し且
つＥＮ ＰＩは該カウンタをイネーブルさせる。図３に
示した如く、アップ／ダウンカウンタ２１の出力は単位
ステップを有する鋸歯状波形である。
【００１３】波形合成器２５（図２）は、アップ／ダウ
ンカウンタ２１の出力をＦＣＯ用の一群の多相三角状波
形へ変換するために使用される。多相出力の間の位相関
係（進み又は遅れ）は、ＦＣＯにより正又は負の周波数
として解釈される。このことを図４に示してあり、その
場合、３相三角状波形が示されると共に波形の間の位相
関係が示されている。
ンカウンタ２１の出力をＦＣＯ用の一群の多相三角状波
形へ変換するために使用される。多相出力の間の位相関
係（進み又は遅れ）は、ＦＣＯにより正又は負の周波数
として解釈される。このことを図４に示してあり、その
場合、３相三角状波形が示されると共に波形の間の位相
関係が示されている。
【００１４】三角状波形の代わりに、本発明において発
生される３相波形は、鋸歯状デジタルパターンの形態を
有している。このことは、多相波形発生器がカウンタ２
１及びＰＤＭ回路の両方と回路を共用することを可能と
している。ここで使用される「三角状」波形は、この鋸
歯状パターンが発生されると、簡単なＰＤＭ反転により
得ることが可能である。
生される３相波形は、鋸歯状デジタルパターンの形態を
有している。このことは、多相波形発生器がカウンタ２
１及びＰＤＭ回路の両方と回路を共用することを可能と
している。ここで使用される「三角状」波形は、この鋸
歯状パターンが発生されると、簡単なＰＤＭ反転により
得ることが可能である。
【００１５】多相鋸歯状パターンは、それらが異なった
位相の間で同一のカウント方向を共用するという独特の
利点を有している。図５に示した如く、一群のｎ相信号
の場合、鋸歯状パターンの１つのサイクルがｎ個のスロ
ットに分割され、図面中においては、クロックパルスの
数として示されている。各パターンは、同一のＬＳＢを
使用して記述することが可能であるが、ＭＳＢに対する
オフセットは異なっている。その結果、カウンタ２１に
より発生される同一の４ビットＬＯ ＣＮＴ出力は、多
相波形の各々に対する共通のＬＳＢ ＰＤＢ回路出力を
発生するために使用することが可能である。これと対比
して、多相三角状パターンにおいて使用される反対のカ
ウント方向は、ＬＳＢに対するものであってもＰＤＭ回
路の共用することを実際的ではないものとしている。
位相の間で同一のカウント方向を共用するという独特の
利点を有している。図５に示した如く、一群のｎ相信号
の場合、鋸歯状パターンの１つのサイクルがｎ個のスロ
ットに分割され、図面中においては、クロックパルスの
数として示されている。各パターンは、同一のＬＳＢを
使用して記述することが可能であるが、ＭＳＢに対する
オフセットは異なっている。その結果、カウンタ２１に
より発生される同一の４ビットＬＯ ＣＮＴ出力は、多
相波形の各々に対する共通のＬＳＢ ＰＤＢ回路出力を
発生するために使用することが可能である。これと対比
して、多相三角状パターンにおいて使用される反対のカ
ウント方向は、ＬＳＢに対するものであってもＰＤＭ回
路の共用することを実際的ではないものとしている。
【００１６】一群のｎ相鋸歯状パターンを発生するため
に、鋸歯状デジタルパターンの各サイクルがｍビットＭ
ＳＢ（尚、ｍは２m ＝＞ｎであるような最小の整数）に
より定義されるｎ個のスロットへ分割される。ＭＳＢを
１だけインクリメントすることは、正確に３６０°／ｎ
位相シフト、即ち三角状パターンの場合には３６０°／
２ｎの位相シフトを表わしている。このプロセスをｎ回
繰返すことにより、ｎ相パターンを得ることが可能であ
る。
に、鋸歯状デジタルパターンの各サイクルがｍビットＭ
ＳＢ（尚、ｍは２m ＝＞ｎであるような最小の整数）に
より定義されるｎ個のスロットへ分割される。ＭＳＢを
１だけインクリメントすることは、正確に３６０°／ｎ
位相シフト、即ち三角状パターンの場合には３６０°／
２ｎの位相シフトを表わしている。このプロセスをｎ回
繰返すことにより、ｎ相パターンを得ることが可能であ
る。
【００１７】三角状出力パターンをもった１サイクルを
構築するためには２つの鋸歯状サイクルが必要とされ
る。従って、カウンタ２１は、多相三角状パターンを完
全に記述するためにはｍ＋１個のビットを発生せねばな
らない。３相鋸歯状パターンの場合には、ＭＳＫ ＨＩ
ＣＮＴで指定される２ビットＭＳＢが、１サイクルを
３個のスロット（ｎ＝３，ｍ＝２）へ分割するために必
要とされる。従って、カウンタ２１（ＨＩ ＣＮＴ）に
より発生されるＭＳＢは３ビット幅（２＋１）である。
ＨＩ ＣＮＴは、以下に説明するような態様で３相パタ
ーンに対する符号ビットを発生するために使用される。
ＨＩ ＣＮＴに対するカウントシーケンスは、カウント
アップする場合には「０−１−２−４−５−６」であり
且つカウントダウンする場合には「６−５−４−２−１
−０」である。
構築するためには２つの鋸歯状サイクルが必要とされ
る。従って、カウンタ２１は、多相三角状パターンを完
全に記述するためにはｍ＋１個のビットを発生せねばな
らない。３相鋸歯状パターンの場合には、ＭＳＫ ＨＩ
ＣＮＴで指定される２ビットＭＳＢが、１サイクルを
３個のスロット（ｎ＝３，ｍ＝２）へ分割するために必
要とされる。従って、カウンタ２１（ＨＩ ＣＮＴ）に
より発生されるＭＳＢは３ビット幅（２＋１）である。
ＨＩ ＣＮＴは、以下に説明するような態様で３相パタ
ーンに対する符号ビットを発生するために使用される。
ＨＩ ＣＮＴに対するカウントシーケンスは、カウント
アップする場合には「０−１−２−４−５−６」であり
且つカウントダウンする場合には「６−５−４−２−１
−０」である。
【００１８】ＭＳＫ ＨＩ ＣＮＴは以下の式（１）に
示した態様でＨＩ ＣＮＴから派生される。 ＭＳＫ ＨＩ ＣＮＴ＝ＨＩ ＣＮＴ ＡＮＤ ３ （１） ＭＳＫ ＨＩ ＣＮＴに１を加算すると、三角状パター
ンに対し正確な６０°位相シフト（３６０°／｛２×
３｝）が得られる。位相２の場合における如く、該波形
が反転されると、それは、１２０°の位相シフトを表わ
す。モジュロ関数（ベース３）が和に作用して３相パタ
ーンの２ビットＭＳＢ（ＰＨＳＥ１，ＰＨＳＥ２，ＰＨ
ＳＥ３）を０，１，２の有効状態内に維持する。
示した態様でＨＩ ＣＮＴから派生される。 ＭＳＫ ＨＩ ＣＮＴ＝ＨＩ ＣＮＴ ＡＮＤ ３ （１） ＭＳＫ ＨＩ ＣＮＴに１を加算すると、三角状パター
ンに対し正確な６０°位相シフト（３６０°／｛２×
３｝）が得られる。位相２の場合における如く、該波形
が反転されると、それは、１２０°の位相シフトを表わ
す。モジュロ関数（ベース３）が和に作用して３相パタ
ーンの２ビットＭＳＢ（ＰＨＳＥ１，ＰＨＳＥ２，ＰＨ
ＳＥ３）を０，１，２の有効状態内に維持する。
【００１９】以下の式（２）乃至（７）は、２ビットＭ
ＳＢ処理を示している。この処理のグラフィックな表示
を図６に示してある。
ＳＢ処理を示している。この処理のグラフィックな表示
を図６に示してある。
【００２０】 ＰＨＳＥ１＝ＭＯＤ3 ｛ＭＳＫ ＨＩ ＣＮＴ＋０｝ （２） ＰＨＳＥ２＝ＭＯＤ3 ｛ＭＳＫ ＨＩ ＣＮＴ＋１｝ （３） ＰＨＳＥ３＝ＭＯＤ3 ｛ＭＳＫ ＨＩ ＣＮＴ＋２｝ （４） ＣＮＴ１＝ＰＨＳＥ １×１６＋ＬＯ ＣＮＴ （５） ＣＮＴ２＝ＰＨＳＥ ２×１６＋ＬＯ ＣＮＴ （６） ＣＮＴ３＝ＰＨＳＥ ３×１６＋ＬＯ ＣＮＴ （７） 式（２）乃至（７）において、ＬＯ ＣＮＴは４ビット
共用型ＬＳＢであり、ＰＨＳＥ１，ＰＨＳＥ２，ＰＨＳ
Ｅ３は１６の単位重み付を有する２ビットＭＳＢであり
（ＬＯ ＣＮＴ＝４ビット）、ＣＮＴ１，ＣＮＴ２，Ｃ
ＮＴ３は３相鋸歯状コードであり、且つＭＯＤ3 （ｘ）
はｘの基数（ベース３）である。テスト期間中パワーア
ップの後一貫性のある出力シーケンスを確保するために
リセット入力（Ｔ−ＣＬＲ２）が与えられる。
共用型ＬＳＢであり、ＰＨＳＥ１，ＰＨＳＥ２，ＰＨＳ
Ｅ３は１６の単位重み付を有する２ビットＭＳＢであり
（ＬＯ ＣＮＴ＝４ビット）、ＣＮＴ１，ＣＮＴ２，Ｃ
ＮＴ３は３相鋸歯状コードであり、且つＭＯＤ3 （ｘ）
はｘの基数（ベース３）である。テスト期間中パワーア
ップの後一貫性のある出力シーケンスを確保するために
リセット入力（Ｔ−ＣＬＲ２）が与えられる。
【００２１】本発明においては、デジタル・アナログ変
換を与えるためにＰＤＭが広範囲に使用されている。Ｐ
ＤＭを使用することにより、例えば抵抗又はコンデンサ
等のような精密コンポーネントをもった多くのアナログ
回路に対する必要性を取除いている。更に、ＰＤＭ回路
のデジタル的性質はシステムノイズに対して殆ど影響を
受けることはない。本明細書において使用される４ビッ
トＰＤＭ回路２８のブロック図は、４ビット加算器２
９、５ビットレジスタ３１、ＲＣフィルタ３５を有して
おり、図７に示してある。ＰＤＭ回路の後のＲＣフィル
タはアンチエーリアシングの目的のために使用されてい
る。キャリー出力端におけるＲＣローパスフィルタは、
高周波数クロック及びその高調波を除去し、入力デジタ
ルパターンのベースバンド信号を回復し、その際にキャ
リー情報入力をアナログ電圧出力へ変換する。本明細書
において使用されるＰＤＭは、入力デジタルコードに対
する反復蓄積型プロセスであり、システムクロック（Ｃ
ＬＫ）により定義される速度で蓄積が行なわれる。加算
器のキャリー出力の周波数は、ＲＣフィルタにより積分
された後に、受取ったデジタルコードの２進重み付を反
映する。
換を与えるためにＰＤＭが広範囲に使用されている。Ｐ
ＤＭを使用することにより、例えば抵抗又はコンデンサ
等のような精密コンポーネントをもった多くのアナログ
回路に対する必要性を取除いている。更に、ＰＤＭ回路
のデジタル的性質はシステムノイズに対して殆ど影響を
受けることはない。本明細書において使用される４ビッ
トＰＤＭ回路２８のブロック図は、４ビット加算器２
９、５ビットレジスタ３１、ＲＣフィルタ３５を有して
おり、図７に示してある。ＰＤＭ回路の後のＲＣフィル
タはアンチエーリアシングの目的のために使用されてい
る。キャリー出力端におけるＲＣローパスフィルタは、
高周波数クロック及びその高調波を除去し、入力デジタ
ルパターンのベースバンド信号を回復し、その際にキャ
リー情報入力をアナログ電圧出力へ変換する。本明細書
において使用されるＰＤＭは、入力デジタルコードに対
する反復蓄積型プロセスであり、システムクロック（Ｃ
ＬＫ）により定義される速度で蓄積が行なわれる。加算
器のキャリー出力の周波数は、ＲＣフィルタにより積分
された後に、受取ったデジタルコードの２進重み付を反
映する。
【００２２】図６に示した３相鋸歯状パターンの各々
は、２ビットＭＳＢ（ＨＩ ＣＮＴの２つのＬＳＢから
派生される）及び４ビット共通ＬＳＢ（ＬＯ ＣＮＴ）
により記述することが可能である。図２に示した如く、
各相に対するＭＳＢ ＰＤＭ変換器は２ビット幅であり
且つ４ビットＬＯ ＣＮＴ ＰＤＭ回路２８からの共通
キャリー出力を共用する。従って、三角状パターンが使
用される場合の１８（３×６）と比較して、全部で１０
個のＰＤＭ回路（３×２＋４）が必要とされる。従っ
て、この方法は、８ビット加算器及びそれらと関連する
レジスタの使用数を節約している。
は、２ビットＭＳＢ（ＨＩ ＣＮＴの２つのＬＳＢから
派生される）及び４ビット共通ＬＳＢ（ＬＯ ＣＮＴ）
により記述することが可能である。図２に示した如く、
各相に対するＭＳＢ ＰＤＭ変換器は２ビット幅であり
且つ４ビットＬＯ ＣＮＴ ＰＤＭ回路２８からの共通
キャリー出力を共用する。従って、三角状パターンが使
用される場合の１８（３×６）と比較して、全部で１０
個のＰＤＭ回路（３×２＋４）が必要とされる。従っ
て、この方法は、８ビット加算器及びそれらと関連する
レジスタの使用数を節約している。
【００２３】ＲＣフィルタにより積分された後に、ＰＤ
Ｍのキャリー出力の発生頻度は、受取ったデジタルコー
ドの２進重み付を反映している。キャリー出力がアクテ
ィブ高である場合には、アナログ出力電圧は入力デジタ
ルコードの２進重み付に比例する。キャリーがアクティ
ブ低である場合には、アナログ電圧は該コードの２進重
み付に逆比例する。従って、ＰＤＭのキャリービットの
論理反転がアナログ電圧反転となる。
Ｍのキャリー出力の発生頻度は、受取ったデジタルコー
ドの２進重み付を反映している。キャリー出力がアクテ
ィブ高である場合には、アナログ出力電圧は入力デジタ
ルコードの２進重み付に比例する。キャリーがアクティ
ブ低である場合には、アナログ電圧は該コードの２進重
み付に逆比例する。従って、ＰＤＭのキャリービットの
論理反転がアナログ電圧反転となる。
【００２４】鋸歯状パターンの２つの連続するサイクル
に亘りＰＤＭのキャリー出力の反転を交互とさせること
により、三角状波形の１つのサイクルが発生される。多
相パターンの符号ビットがＰＤＭ反転に対するタイミン
グを画定する。カウンタ２１のＨＩ ＣＮＴは、符号ビ
ットを発生するために符号ビット発生器２６により使用
される。
に亘りＰＤＭのキャリー出力の反転を交互とさせること
により、三角状波形の１つのサイクルが発生される。多
相パターンの符号ビットがＰＤＭ反転に対するタイミン
グを画定する。カウンタ２１のＨＩ ＣＮＴは、符号ビ
ットを発生するために符号ビット発生器２６により使用
される。
【００２５】図８は、ＰＤＭ反転技術を使用してどのよ
うにして鋸歯状デジタルパターンが三角状波形へ変換さ
れるかを示している。２ビットＭＳＢ及び４ビット共通
ＬＳＢを使用する３相鋸歯状パターンの場合には、三角
状出力が９６個のステップの水平方向分解能を有するＣ
ＬＫ／（１６×３×２）の最大周波数（Ｆmax ）に到達
することが可能である。図９は、カウンタ２１のカウン
トアップ及びカウントダウンの両方の場合に対する鋸歯
状デジタルパターンの三角状波形への変換の別の例であ
る。
うにして鋸歯状デジタルパターンが三角状波形へ変換さ
れるかを示している。２ビットＭＳＢ及び４ビット共通
ＬＳＢを使用する３相鋸歯状パターンの場合には、三角
状出力が９６個のステップの水平方向分解能を有するＣ
ＬＫ／（１６×３×２）の最大周波数（Ｆmax ）に到達
することが可能である。図９は、カウンタ２１のカウン
トアップ及びカウントダウンの両方の場合に対する鋸歯
状デジタルパターンの三角状波形への変換の別の例であ
る。
【００２６】図１０は１２５Ｎビット／秒ファイバ分散
型データインターフェース（ＦＤＤＩ）システム用の２
５０ＭＨｚ ＰＬＬにおいて使用される位相−周波数
（Ｐ−Ｆ）変換器１４の好適実施例を示した概略図であ
る。該ＰＬＬ周波数は送信ビット率の２倍である。
型データインターフェース（ＦＤＤＩ）システム用の２
５０ＭＨｚ ＰＬＬにおいて使用される位相−周波数
（Ｐ−Ｆ）変換器１４の好適実施例を示した概略図であ
る。該ＰＬＬ周波数は送信ビット率の２倍である。
【００２７】Ｐ−Ｆカウンタ２１のＨＩ ＣＮＴを発生
する３ビットアップ／ダウンカウンタは、プログラマブ
ル（書込み可能）ロジック装置（ＰＬＤ）４１で構成さ
れている。２進アップ−ダウンカウンタ４５は加算器４
７及びレジスタ４９による使用のために、４ビット出力
信号ＬＯ ＣＮＴを発生する。３相ＭＳＢ波形発生器、
符号ビット発生器及び３個の２ビットＭＳＢＰＤＭ回路
が別のＰＬＤ４３で構成されている。
する３ビットアップ／ダウンカウンタは、プログラマブ
ル（書込み可能）ロジック装置（ＰＬＤ）４１で構成さ
れている。２進アップ−ダウンカウンタ４５は加算器４
７及びレジスタ４９による使用のために、４ビット出力
信号ＬＯ ＣＮＴを発生する。３相ＭＳＢ波形発生器、
符号ビット発生器及び３個の２ビットＭＳＢＰＤＭ回路
が別のＰＬＤ４３で構成されている。
【００２８】クロック（１６Ａ）は、２５０ＭＨｚクリ
スタルオシレータ（２５０ＭＨｚ／１６）（不図示）か
ら派生された１５．６２５ＭＨｚクロックである。３相
出力の最大周波数は１６２．７６ＫＨｚであり（ＥＮ
ＰＩ＝１）、従って±６５１ＰＰＭの最大可能ロック範
囲を与え（２５０ＭＨｚ±１６２．７６ＫＨｚ）を与
え、４２ピコ秒（１／２５０ＭＨｚ×９６）が該ＰＬＬ
に対する平均位相分解能である。
スタルオシレータ（２５０ＭＨｚ／１６）（不図示）か
ら派生された１５．６２５ＭＨｚクロックである。３相
出力の最大周波数は１６２．７６ＫＨｚであり（ＥＮ
ＰＩ＝１）、従って±６５１ＰＰＭの最大可能ロック範
囲を与え（２５０ＭＨｚ±１６２．７６ＫＨｚ）を与
え、４２ピコ秒（１／２５０ＭＨｚ×９６）が該ＰＬＬ
に対する平均位相分解能である。
【００２９】ＰＤＭ回路は３１．２５ＭＨｚ（２×Ｃ１
６Ａ）で入力Ｃ３２Ａによりクロック動作されて、ＲＣ
ローパスフィルタ５１，５３，５５のカットオフ周波数
に対し幅の広い公差を与えている（１６２．７６ＫＨｚ
＜ｆ-3dB＜＜３１．２５ＭＨｚ）。該３個のＲＣのｆ
-3dBは、通常、ＰＬＬのループフィルタの極及びゼロ周
波数よりも著しく高く、且つＰＬＬのループ特性に影響
を与えるものではない。シリコン構成の場合、これら３
個のＲＣは、３相信号の間の同様の信号遅れを確保する
ためにマッチされる。
６Ａ）で入力Ｃ３２Ａによりクロック動作されて、ＲＣ
ローパスフィルタ５１，５３，５５のカットオフ周波数
に対し幅の広い公差を与えている（１６２．７６ＫＨｚ
＜ｆ-3dB＜＜３１．２５ＭＨｚ）。該３個のＲＣのｆ
-3dBは、通常、ＰＬＬのループフィルタの極及びゼロ周
波数よりも著しく高く、且つＰＬＬのループ特性に影響
を与えるものではない。シリコン構成の場合、これら３
個のＲＣは、３相信号の間の同様の信号遅れを確保する
ためにマッチされる。
【００３０】３相ＰＤＭキャリー出力ＰＤＭ１，ＰＤＭ
２，ＰＤＭ３は、ＸＯＲゲート５２，５４，５６により
バッファされて、システムスイッチングノイズが合成さ
れた出力の信号品質に影響を与えることがないことを確
保している。デバッグの目的のために、データバッファ
６１及びＩｎｔ ＩＯ ＢＵＳ ０乃至７を使用するこ
とにより、７ビットＰ−Ｆ変換器１４の内容へアクセス
するための読取り／書込み能力が構成されている。ＰＬ
Ｄは非合法状態に対するトラップでコード化されている
ので回路初期化は必要ではない。
２，ＰＤＭ３は、ＸＯＲゲート５２，５４，５６により
バッファされて、システムスイッチングノイズが合成さ
れた出力の信号品質に影響を与えることがないことを確
保している。デバッグの目的のために、データバッファ
６１及びＩｎｔ ＩＯ ＢＵＳ ０乃至７を使用するこ
とにより、７ビットＰ−Ｆ変換器１４の内容へアクセス
するための読取り／書込み能力が構成されている。ＰＬ
Ｄは非合法状態に対するトラップでコード化されている
ので回路初期化は必要ではない。
【００３１】本発明に対する１つの変形例は、位相−周
波数即ちＰ−Ｆ変換器に対する３相信号の代わりに６相
信号を使用することである。３個の付加的な３相信号を
駆動するためにＰＤＭ１，ＰＤＭ２，ＰＤＭ３の簡単な
論理反転を使用することが可能である。６個のＲＣロー
パスフィルタ（３個の代わりに）が必要である。
波数即ちＰ−Ｆ変換器に対する３相信号の代わりに６相
信号を使用することである。３個の付加的な３相信号を
駆動するためにＰＤＭ１，ＰＤＭ２，ＰＤＭ３の簡単な
論理反転を使用することが可能である。６個のＲＣロー
パスフィルタ（３個の代わりに）が必要である。
【００３２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明を包含するＰＬＬを示した概略ブロッ
ク図。
ク図。
【図２】 本発明の好適実施例を示した概略ブロック
図。
図。
【図３】 位相エラー及びイネーブル入力に応答するア
ップ−ダウンカウント回路出力を示した概略図。
ップ−ダウンカウント回路出力を示した概略図。
【図４】 ３相三角状波形及びその位相関係を示した概
略図。
略図。
【図５】 ３相鋸歯状波形のＬＳＢがどのようにして共
用されるかを示した概略図。
用されるかを示した概略図。
【図６】 ＭＳＢ処理技術を使用してどのようにして３
相鋸歯状波形が発生されるかを示した概略図。
相鋸歯状波形が発生されるかを示した概略図。
【図７】 ４ビットパルス密度変調器を示した概略ブロ
ック図。
ック図。
【図８】 パルス密度変調がどのようにして鋸歯状波形
を三角状波形へ変換するかを示した概略図。
を三角状波形へ変換するかを示した概略図。
【図９】 鋸歯状波形がどのようにして三角状波形へ変
換されるかを示した別の例を示した概略図。
換されるかを示した別の例を示した概略図。
【図１０】 本発明の好適実施例を示した概略図。
【符号の説明】 １４ 位相−周波数（Ｐ−Ｆ）変換器 ２１ アップ／ダウンカウンタ ２４ ３ビットＭＳＢアップ／ダウンカウンタ ２５ ３相波形発生器 ２８ ＰＤＭ回路 ２９ ４ビット加算器 ３１ ５ビットレジスタ ３３ バッファ ３６，３８，４０ ２ビットＰＤＭ変調器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ツン−キット チン アメリカ合衆国， カリフォルニア 95148， サン ノゼ， グレン ドン ガル ドライブ 2844 (56)参考文献 特開 昭63−287211（ＪＰ，Ａ) 特開 平６−120816（ＪＰ，Ａ) 米国特許4374438（ＵＳ，Ａ) 米国特許4295098（ＵＳ，Ａ) 米国特許4019153（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199
Claims (7)
- 【請求項１】 正及び負の位相エラーを表わす位相信号
を複数個の周波数信号へ変換する位相−周波数変換器に
おいて、正及び負の位相エラーをカウントし前記位相エ
ラーの累積的現在値を表わすマルチビット並列デジタル
信号を発生するカウント手段が設けられており、前記カ
ウント手段へ結合されており前記マルチビット並列デジ
タル信号から第一多相デジタルパターンを発生するデジ
タルパターン発生器手段が設けられており、前記カウン
ト手段へ結合されており前記マルチビット並列デジタル
信号を第一直列デジタル信号へ変換する第一変調手段が
設けられており、前記第一変調手段及び前記デジタルパ
ターン発生器手段へ結合されており前記第一直列デジタ
ル信号と前記第一マルチ位相デジタルパターンとを結合
して第二マルチ位相デジタルパターンを形成する第二変
調手段が設けられており、前記第二変調手段へ結合され
ており前記第二マルチ位相デジタルパターンをアナログ
多相出力信号へ変換する出力手段が設けられていること
を特徴とする位相−周波数変換器。 - 【請求項２】 デジタルであり且つ進み及び遅れ位相エ
ラーの程度が階段状の正及び負のステップで表わされる
進み及び遅れ位相エラー信号を多相周波数変調信号へ変
換する方法において、前記位相信号の階段状の正及び負
のステップをカウントすると共に累積的マルチビットカ
ウント出力信号を発生し、前記マルチビットカウント出
力信号の所定数の最小桁ビットを第一直列デジタル出力
信号へ変換し、前記マルチビットカウント出力信号の所
定数の最大桁ビットを第一多相デジタルパターンへ変換
し、前記第一多相デジタルパターンと前記第一直列デジ
タル出力信号とを結合して第二多相デジタルパターンを
形成し、前記多相デジタルパターンをアナログ多相周波
数変調信号へ変換する、上記各ステップを有することを
特徴とする方法。 - 【請求項３】 請求項２において、前記マルチビットカ
ウント出力信号の所定数の最小桁ビットを第一直列デジ
タル出力信号へ変換するステップが、更に、前記所定数
の最小桁ビットと前記所定数に等しい第二所定数のビッ
トとを加算して前記所定数よりも少なくとももう１つ多
くのビットをもった結果を発生し、前記加算ステップの
結果を格納し、前記結果の最小桁ビットの数を前記第二
の所定数として使用し、前記所定数よりも多い前記結果
における少なくとも１ビットを前記直列デジタル出力信
号として使用する、上記各ステップを有することを特徴
とする方法。 - 【請求項４】 請求項１において、前記第一変調手段
が、更に、前記カウント手段に結合された加算手段と、
前記加算手段及び前記第二変調手段に結合されたレジス
タ手段とを有しており、前記レジスタ手段が前記加算手
段からの結果を格納し且つ前記加算手段による繰返し加
算のために前記結果の所定数の最小桁ビットを前記加算
手段へ転送し且つ前記第一直列デジタル信号として使用
するために前記結果における最も高いビットを前記第二
変調手段へ転送することを特徴とする変換器。 - 【請求項５】 請求項４において、前記デジタルパター
ン発生器が３相鋸歯状デジタルパターンを発生すること
を特徴とする変換器。 - 【請求項６】 請求項５において、前記第二変調手段が
３個の２ビット変調手段を有しており、各変調手段は２
ビット加算器及び３ビットレジスタを有しており、前記
２ビット加算器上のキャリイン入力端が前記第一直列デ
ジタル信号を受取り、前記２ビット加算器上の第一２ビ
ットオペランド入力端が前記３ビットレジスタから下位
２ビット出力を受取り、前記２ビット加算器上の第二２
ビットオペランド入力端が前記多相デジタルパターンの
１つを受取り、前記３ビットレジスタ内の最も高い次数
のビットが前記第二多相デジタルパターンのうちの１つ
を与えることを特徴とする変換器。 - 【請求項７】 請求項６において、前記出力手段が複数
個の抵抗−コンデンサフィルタ手段を有しており、１個
のフィルタ手段が前記第二多相デジタルパターンの各相
に対して使用されていることを特徴とする変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US681095 | 1991-04-05 | ||
| US07/681,095 US5224125A (en) | 1991-04-05 | 1991-04-05 | Digital signed phase-to-frequency converter for very high frequency phase locked loops |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244716A JPH06244716A (ja) | 1994-09-02 |
| JP3174613B2 true JP3174613B2 (ja) | 2001-06-11 |
Family
ID=24733802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08182592A Expired - Lifetime JP3174613B2 (ja) | 1991-04-05 | 1992-04-03 | 超短波フェーズロックループ用デジタル符号付位相−周波数変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5224125A (ja) |
| EP (1) | EP0507511B1 (ja) |
| JP (1) | JP3174613B2 (ja) |
| KR (1) | KR100207944B1 (ja) |
| DE (1) | DE69227059T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402443A (en) * | 1992-12-15 | 1995-03-28 | National Semiconductor Corp. | Device and method for measuring the jitter of a recovered clock signal |
| US6006349A (en) * | 1995-07-26 | 1999-12-21 | Advantest Corporation | High speed pattern generating method and high speed pattern generator using the method |
| US5646967A (en) * | 1996-05-09 | 1997-07-08 | National Semiconductor Corporation | Multi-phase triangular wave synthesizer for phase-to-frequency converter |
| US5651036A (en) * | 1996-05-09 | 1997-07-22 | National Semiconductor Corporation | Third harmonic suppression scheme for a wave used in a phase-to-frequency converter |
| US6014417A (en) * | 1997-06-11 | 2000-01-11 | National Semiconductor Corporation | On-chip phase step generator for a digital phase locked loop |
| US5943379A (en) * | 1997-06-11 | 1999-08-24 | National Semiconductor Corporation | Multi-phase trapezoidal wave synthesizer used in phase-to-frequency converter |
| JP3888565B2 (ja) * | 1998-03-13 | 2007-03-07 | ソニー株式会社 | パルス密度変調装置 |
| GB2362045B (en) * | 2000-02-23 | 2004-05-05 | Phoenix Vlsi Consultants Ltd | Analogue-Controlled phase interpolator |
| TW531952B (en) * | 2000-12-15 | 2003-05-11 | Asulab Sa | Numerically controlled oscillator in particular for a radiofrequency signal receiver |
| US7209396B2 (en) | 2005-02-28 | 2007-04-24 | Infineon Technologies Ag | Data strobe synchronization for DRAM devices |
| US9274149B2 (en) | 2012-04-16 | 2016-03-01 | Hamilton Sundstrand Corporation | Frequency phase detection three phase system |
| CN102684654B (zh) | 2012-04-20 | 2014-12-10 | 华为技术有限公司 | 时钟信号发生器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4019153A (en) * | 1974-10-07 | 1977-04-19 | The Charles Stark Draper Laboratory, Inc. | Digital phase-locked loop filter |
| US4295098A (en) * | 1979-12-19 | 1981-10-13 | Rca Corporation | Digitally adjustable phase shifting circuit |
| US4374438A (en) * | 1980-07-21 | 1983-02-15 | Rca Corporation | Digital frequency and phase lock loop |
| US4682116A (en) * | 1983-03-11 | 1987-07-21 | General Signal Corporation | High speed phase locked loop filter circuit |
| JP2581074B2 (ja) * | 1987-05-20 | 1997-02-12 | ソニー株式会社 | デジタルｐｌｌ回路 |
| US5056054A (en) * | 1990-05-02 | 1991-10-08 | National Semiconductor Corporation | Digital phase locked loop utilizing a multi-bit phase error input for control of a stepped clock generator |
-
1991
- 1991-04-05 US US07/681,095 patent/US5224125A/en not_active Expired - Lifetime
-
1992
- 1992-03-27 EP EP92302686A patent/EP0507511B1/en not_active Expired - Lifetime
- 1992-03-27 DE DE69227059T patent/DE69227059T2/de not_active Expired - Lifetime
- 1992-04-03 JP JP08182592A patent/JP3174613B2/ja not_active Expired - Lifetime
- 1992-04-04 KR KR1019920005651A patent/KR100207944B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100207944B1 (ko) | 1999-07-15 |
| KR920020855A (ko) | 1992-11-21 |
| DE69227059D1 (de) | 1998-10-29 |
| EP0507511A2 (en) | 1992-10-07 |
| EP0507511A3 (en) | 1993-02-24 |
| US5224125A (en) | 1993-06-29 |
| JPH06244716A (ja) | 1994-09-02 |
| EP0507511B1 (en) | 1998-09-23 |
| DE69227059T2 (de) | 1999-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3174613B2 (ja) | 超短波フェーズロックループ用デジタル符号付位相−周波数変換器 | |
| US7262725B2 (en) | Digital expander for generating multiple analog control signals particularly useful for controlling an oscillator | |
| EP1672800B1 (en) | Jitter generation circuit | |
| US8699650B2 (en) | Fractional type phase-locked loop circuit with compensation of phase errors | |
| US7605665B2 (en) | Fractional-N phase locked loop | |
| US5948046A (en) | Multi-divide frequency division | |
| US4815018A (en) | Spurless fractional divider direct digital frequency synthesizer and method | |
| WO2020112259A1 (en) | Fractional frequency synthesis by sigma-delta modulating frequency of a reference clock | |
| US7005928B2 (en) | Phase-locked loop circuit with switched-capacitor conditioning of the control current | |
| EP1077529B1 (en) | Phase modulation having individual placed edges | |
| JPH05236033A (ja) | デジタルデータの直列ビットに応答して変調基底帯域アナログ信号を発生するためのシステム | |
| US8031783B1 (en) | Phase noise shaping using sigma delta modulation in a timing recovery unit | |
| JP2981922B2 (ja) | 周波数シンセサイザ | |
| US20020012412A1 (en) | Phase lock loop circuit | |
| US5202846A (en) | Prime number spur reduction for digital synthesis | |
| US6014417A (en) | On-chip phase step generator for a digital phase locked loop | |
| EP1241790B1 (en) | Full digital phase locked loop and circuitry for utilizing the same | |
| US5646967A (en) | Multi-phase triangular wave synthesizer for phase-to-frequency converter | |
| JP3053008B2 (ja) | 信号生成方法および装置、電圧生成方法および装置 | |
| JP2905503B2 (ja) | ディジタル式クロック発生装置 | |
| KR20060027163A (ko) | 위상누적기를 이용한 디지털 주파수 합성기 | |
| JP3404999B2 (ja) | デジタルｐｌｌ回路 | |
| JP2803587B2 (ja) | 周波数合成回路 | |
| JP2732510B2 (ja) | Ｐｗｍ回路 | |
| JPH06314929A (ja) | ダイレクトディジタル方式シンセサイザ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090330 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 12 |