KR100207944B1 - 초고주파 위상동기루프용 디지탈 부호 위상 주파수 변환기 - Google Patents

초고주파 위상동기루프용 디지탈 부호 위상 주파수 변환기 Download PDF

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Abstract

초고주파 위상동기루프에 사용하기 위한 음양 부호 위상-주파수('P-F') 변환기가 개시되어 있다. 상기한 P-F 변환기는 양/음(plus/minus) 위상오차를 나타내는 입력신호 및 인에이블 신호를 수신한다.
상기 입력신호는 계수회로에 의하여 계수신호(count)로 변환된다.
상기 계수신호의 상위부는 3-상 톱니 디지탈 패턴을 발생시키는데에 사용된다. 상기 계수신호의 하위부는 하위-비트 펄스밀도변조('PDM') 회로에 의하여 변환되어서 상기 계수신호의 하위부의 2진 웨이트를 나타내는 신호를 발생시킨다. 상기 하위-비트 PDM 회로의 출력 3상 디지탈 패턴과 함께, 3개의 상위 비트의 PDM 회로에 인가된다. 상위 비트 PDM 회로의 출력은 P-F 변환기가 발생하는 디지탈 출력이며 RC 필터에 의하여 디지탈 신호에서 아날로그신호로 변환된다.

Description

초고주파 위상동기루프용 디지탈 부호 위상-주파수 변환기
제1도는 본 발명을 포함하는 PLL 블럭 다이어그램.
제2도는 본 발명의 바람직한 실시예에 대한 블럭 다이어그램.
제3도는 위상오차 및 인에이블의 입력에 응답하여 발생된 상향-하향 계수회로(up-down counting circuit)의 출력을 예시한 도면.
제4도는 3-상(3-phase) 삼각파와 그의 위상관계를 예시한 도면.
제5도는 3-상 톱니파형의 LSB(최하위 비트)가 어떠한 방식으로 공유되는가를 보여주는 도면.
제6도는 MSB(최상위 비트) 프로세싱 기술을 사용하여 3-상 톱니파형이 어떠한 방식으로 발생되는가를 보여주는 도면.
제7도는 4-비트 펄스 밀도 변조기의 블럭 다이어그램.
제8도는 펄스 밀도변조에 있어서 어떠한 방식으로 톱니파를 삼각파로 변환시키는가를 예시한 도면.
제9도는 어떠한 방식으로 톱니파가 삼각파로 변환되는가를 예시한 또다른 도면.
제10도는 본 발명의 바람직한 실시예에 대한 회로 다이어그램.
[발명의 배경]
본 발명은 초고주파 위상동기 루프(Phase Locked Loop : 'PLL') 분야, 특히 디지탈 또는 준-디지탈(quasi-digital) 방식의 PLL에 관한 것이다.
초고주파용(100이상) PLL을 집적회로('IC')로서 제조하려는 수많은 시도가 있어 왔다. 몇몇 고주파용 PLL이 IC로서 성공적으로 제조되긴 했지만, 종래의 아날로그 방식의 PLL은 많은 아날로그 회로 소자들과 상호 저항-콘덴서(resistor-capacitor : 'RC')의 시상수를 필요로 하기 때문에 IC로서 제조하기에는 어려운 점이 있다. 이들 아날로그방식의 IC PLL은 공정의 편차로 인해 성능사양에 대단히 많은 변화를 갖는 경향이 있다. 또한, 종래의 디지탈 방식의 PLL은 만족스러운 위상 해상도를 실현하려면 PLL의 동작주파수보다 몇배나 높은 클럭주파수가 필요하다. 이와같이 1가 넘는 주파수에서 동작해야하는 고주파클럭이 필요하기 때문에 디지탈 방식의 PLL이 초고속 용도에 사용되는 데에는 제한이 따른다.
제1도에 준-디지탈 방식의 고주파 PLL을 구현하는 신규한 방법 및 장치가 도시되어 있다. 본 실시예에서, 디지탈 방식의 PLL(10)은 위상검파기(12), 음양부호위상-주파수('P-F') 변환기(14), 3-상 링 발진기(16) 및 주파수 제어발진기('FCO' : 18)로 구성된다. FCO(18) 및 P-F 변환기(14)를 사용함으로써 PLL의 동작주파수 이하의 클럭주파수를 사용해도 만족할만한 위상해상도가 실현될 수 있다.
제1도에 도시한 기술 및 장치는, 위상검파기에 의해 발생되며 상향(up), 하향(down) 및 유지(hold)의 형태로 된 위상오차 정보를 다상(multiphase) 아날로그 파형으로 변환시켜 FCO(18)를 구동하기 위해 음양부호 P-F 변환기(14)를 필요로 한다. P-F 변환기(14)의 출력주파수는 PLL(10)의 동기 범위를 결정한다(fin=fPLL-CLK=fLocal CLKfm, 단 fm은 P-F 변환기의 출력주파수임). 양(+) 또는 음(-)의 위상오차방향은 P-F 변환기(14)로부터 발생된 다상출력(제1상, 제2상 및 제3상)의 앞서거나 뒤지는 위상관계로 표시되며 FCO(18)는 이를 동작주파수의 증가 또는 감소중 어느 하나로 해석한다.
디지탈 방식의 다상 P-F 변환기를 구현하는 공지된 방법들은 필요한 신호변환 및 파형합성을 수행하는 복잡한 스테이트 머신을 필요로 하며, 다음으로 디지탈-아날로그 변환기 및 안티-에일리어싱(anti-aliasing) 필터 등이 후속한다.
이러한 방식의 접근은 비용효과적이지 못하고 다수개의 상호 연관상이 별로없는 정밀 아날로그 회로의 제조를 필요로 한다. 보다 간단한 설계로 이루어지는 디지탈 방식의 P-F 변환기는, 특히 고주파동작을 필요로 하는 공지된 디지탈 방식의 P-F 변환기에 있어 중대한 발전이 될 것이다.
[발명의 요약]
바람직한 실시예에서, 본 발명은 초고주파 PLL 동작이 가능한 P-F 변환기를 포함한다. P-F 변환기는, 입력으로서 앞서거나 뒤지는 위상을 나타내는 위상신호와 인에이블 신호를 수신한다. 이러한 디지탈 입력들에 응답하여, 상향/하향(UP/DOWN) 계수회로는 위상정보를 주파수 양으로 변환시킨다. 상향/하향 계수회로의 최상위 비트들('MSB's)은 3-상 파형발생기에 가하여진다. 최하위 비트들('LSB's)은 4-비트의 펄스밀도변조('PDM') 회로에 가하여지며, 상기 펄스밀도변조회로는 주파수 변조된 출력신호를 발생시키는데, 그 주파수는 상향/하향 계수회로로부터 수신된 신호에 의존한다. 각각의 3-상 파형들의 LSB들이 동일하기 때문에, 이 세개의 파형에 대해 오직 하나의 LSB PDM 회로만이 필요하게 된다.
상향/하향 계수 신호가 3-상 파형으로 변환되고 LSB들이 LSB PDM에 의해 처리된 후에, 세개의 2-상 파형의 각각은 LSB PDM 회로로부터 발생되는 캐리(carry) 출력과 함께 세개의 독립된 2-비트 MSB PDM 회로에 의해 동시 처리된다. MSB PDM 회로로부터 발생된 디지탈 출력은 버퍼되고, 다음으로 디지탈 출력을 아날로그 신호로 변환시키는 동일한 3개의 RC필터에 의해 처리된다.
[본 발명의 실시예에 대한 상세한 설명]
본 발명에 예시한 도면을 참조하여 바람직한 실시예와 가능한 수정 및 변경에 관하여 설명하고자 한다.
제2도는 3-상 출력을 제공하도록 고안된 본 발명의 바람직한 실시예에 관한 개략적인 블럭 다이어그램이다. P-F 변환기(14)는 2개의 신호, 즉 상향/하향 신호 및 인에이블 신호를 수신한다. 앞서거나 뒤지는 위상의 양을 상향/하향 신호로 표시하며, 인에이블 신호는 유지(hold) 신호를 제공한다. 상향/하향 계수기(21)는 위상오차 신호와 인에이블 신호를 수신한다. 위상오차가 양(+)이고 인에이블신호가 활성화 상태인 동안, 계수기(21)는 그 출력을 증분시킨다. 위상오차가 음(-)이고 인에이블신호가 활성화 상태인 동안 계수기(21)는 그 출력을 감분시킨다. 인에이블 신호가 비활성상태인 경우 계수기(21)의 출력은 그전 레벨을 그대로 유지한다. 계수기(21)의 출력은 어느 주어진 시점에서의 감분, 증분, 유지가 누적된 현재의 값이다.
상향/하향 계수기(21)는 7-비트 출력신호를 발생시킨다. 3-비트의 MSB 상향/하향 계수기(24)에 의해 발생된 3개의 MSB는 3-상 파형발생기(25)로 전송된다. 3-비트 입력을 3-상 파형으로 변환시키는데 필요한 수학적 연산이 하기에 상세히 기술되어 있다. 앞서거나 뒤지는 3상 파형의 위상관계는 기준 동작주파수에 대하여 양(+) 또는 음(-)의 주파수를 나타낸다.
파형발생기(25)에 의해 3-상 파형이 발생된 다음 3-상 파형이 3개의 2-비트 PDM 변조기들(36, 38, 40)에 전송된다. 이때 4-비트의 LSB 상향/하향 계수기(22)가 발생시킨 4개의 LSB는 이미 4-비트의 PDM 회로(28)에 전송되어 있다. PDM 회로(28)는 4-비트 가산기(29)와 5-비트의 레지스터(31)를 포함한다. 또한, PDM 회로들(36, 38, 40) 각각이 PDM 회로(28)와 유사한 방식으로 연결된 가산기와 레지스터(도시되지 않음)를 포함한다. 본 발명에서는, PDM 가산기의 입력을 PDM 레지스터의 출력에 반복적으로 가산시킴으로써 PDM을 수행한다.
예를들어, 회로(28)에서는, 가산기(29)상에 가해진 4-비트 입력은 레지스터(31)의 4-비트 LSB 출력에 가산된다. 매번 반복되는 출력이 레지스터(31)의 캐리-아웃(carry-out) 출력상에 발생된다. 바람직한 실시예에서는, PDM 변조기(28)의 캐리 아웃 출력은 PDM 회로(36, 38, 40) 각각의 캐리 입력에 전송된다. 가산기의 최종 캐리출력은 PDM 회로가 수신한 디지탈 코드의 2진 웨이팅(weighting)을 반영한다. PDM 회로들(36, 38, 40)로부터 발생된 최종출력들은 버퍼(33)에 전송되고, 그 다음으로 디지탈 신호를 아날로그 신호로 변환시키는 RC 필터(35, 37, 39)로 전송된다.
제2도에 도시한 바와 같이, 디지탈 위상 검파기로부터 발생되는 위상오차정보는 UD-PI와 EN-PI로 명명된 두개의 논리 입력들을 거쳐서 P-F 변환기(14)에 전송된다. EN_PI는 위상오차가 존재함을 나타내는 플래그로서 사용된다. UD_PI의 두가지 상태는 위상오차의 방향이 +1 또는 -1중의 어느 하나임을 나타낸다.
위상오차(UD_PI)의 음양부호와 위상오차 플래그(EN_PI)에 응답하여, 상향/하향 계수기(21)는 각각의 단위오차를 나타내는 양(+) 또는 음(-)의 계수들을 누적한다. 제2도에 도시한 바와 같이 상향/하향 계수기(21)는 4-비트의 LO_CNT인 출력을 갖는 4-비트의 LSB 계수기(22)와 3-비트의 HI_CNT인 출력을 갖는 MSB 계수기(24)로 구성되어 있다.
UD_PI는 계수방향을 제어하며 EN_PI는 상기의 계수기를 인에이블 시킨다.
제3도에 도시한 바와 같이, 상향/하향 계수기(21)의 출력은 단위 계단을 갖는 톱니파형이다.
파형 합성기(25 : 제5도 참조)는 상향/하향 계수기(21)의 출력을 FCO용 다상(multiphase) 삼각파 그룹으로 변환시키는데 이용된다.
다상출력들간의 위상관계(앞서거나 뒤지는 : leading or lagging)들은 FCO에 의하여 양(+) 또는 음(-)의 주파수로서 해석된다. 제4도에 이에 관해 예시하여, 제4도에 삼각파가 도시되어 있으며 파형간의 위상관계가 나타나 있다.
삼각파 대신으로, 본 발명에서 발생되는 3-상 파형들은 톱니 디지탈 패턴의 형태를 취한다. 이로 말미암아 다상 파형발생기는 계수기(21)와 PDM 회로를 가진 회로를 공유할 수 있다. 일단 톱니패턴이 발생되면, 여기에 사용된 '삼각'파형은 간단한 PDM 반전을 통해 얻어진다.
다상 톱니패턴은 상이한 위상들 사이에 동일한 계수방향을 공유하는 잇점을 갖고 있다. 제5도에 도시된 바와 같이 n개 위상의 신호 그룹에 있어서, 톱니패턴의 한 사이클은 클럭펄스 수로서 도면상에 표시된 n개의 슬롯으로 나뉘어진다. 각 패턴은 동일한 LSB들을 사용하여 설명될 수 있지만, MSB들에 있어서는 상이한 옵셋(offset)을 갖는다.
결과적으로, 계수기(21)에 의해 발생되는 동일한 4-비트의 LO_CNT 출력은 다상 파형 각각에 대하여 공통된 LSB PDM회로 출력을 발생시키는데 사용될 수 있다. 대조적으로, 다상 삼각패턴에 사용되는 서로 반대된 계수방향들은 LSB에 대해서 조차 PDM 회로를 공유하지 못하게 한다.
N개 위상의 톱니패턴 그룹을 발생시키기 위해서 매번의 톱니 디지탈 패턴 사이클은 m-비트 MSB로 정의되는 n개 슬롯으로 나뉘어진다(m은 2m⇒n이 되도록 하는 최소의 정수임). MSB를 1씩 증분시키면 정확히 360°/n의 위상이동을 나타내며, 또한 삼각패턴의 경우에는 360°/2n의 위상이동을 나타낸다. 이러한 과정을 n번 반복하면, n개의 위상패턴들을 얻을 수 있다.
삼각출력 패턴을 갖는 한 사이클을 만드는 데에는 2개의 톱니파 사이클이 필요하다. 따라서, 계수기(21)는 다상 삼각패턴을 온전히 나타내기 위해 m+1 비트를 발생시켜야 한다. 3-상 톱니패턴에서 한 사이클을 3개의 슬롯으로 나누는데는 2비트의 MSB(MSK_HI_CNT)가 필요하다(n=3, m=2). 따라서, 계수기(21)에 의해 발생하는 MSB들(HI_CNT)은 3개의 비트폭(2+1)을 갖는다. HI_CNT는 이후에 기술될 방식으로 3-위상 패턴에 대한 음양 부호비트들을 발생시키는데 사용된다. HI-CNT의 계수순서는 상향 계수시에는 0-1-2-4-5-6이고, 하향 계수시에는 6-5-4-2-1-0이다.
MSK_HI_CNT는, 하기 식(1)에 나타난 방식으로 HI_CNT로부터 유도된다.
MSK_HI_CNT에 1을 가산하면 삼각패턴의 경우 정확히 60°의 위상이동(360°/2×3)이 초래된다. 만일 제2위상의 경우처럼 파형이 반전되면, 상기 파형은 120°의 위상이동을 나타낸다. 모듈로(modulo) 함수(베이스 3)가 합에 작용해서 3-위상패턴의 2-비트 MSB들(PHSE 1, PHSE 2, PHSE 3)을 0,1 및 2의 유효한 상태내에 유지시킨다.
이하의 식(2 - 7)들은 2-비트 MSB 프로세싱을 설명한 것이다.
제6도에 이 프로세스의 도식적인 표현이 나타나있다.
식(2-7)중, LO-CNT는 4-비트 공유의 LSB이고, PHSE 1, PHSE 2 및 PHSE 3는 단위 웨이트(weight)가 16인 2비트 MSB이고, CNT 1, CNT 2 및 CNT 3는 3상 톱니코드들이며, MOD3(x)는 x의 모듈러스(베이스 3) 이다. 테스트시 전원공급에 따른 일관된 출력 시퀀스를 보장하도록 리세트 입력이 제공된다.
본 발명에서, PDM 디지탈을 아날로그로 변환시키는데 폭넓게 사용된다. PDM을 사용하면 저항이나 콘데서와 같은 정밀 부품을 가진 많은 아날로그 회로들이 필요없게 된다. 또한, PDM 회로의 디지탈 특성은 시스템 잡음에 대한 면역성이 매우 강하다. 4-비트의 가산기(29), 5-비트의 레지스터(31) 및 RC필터(35)를 포함하며, 본 발명에 사용된 4-비트의 PDM 회로(28)의 블럭 다이어그램이 제7도에 도시되어 있다. PDM 회로 다음으로 RC 필터가 안터 에일리어싱 목적으로 사용된다. RC 저역필터는 캐리출력으로부터 고주파 클럭과 그 조파들을 제거하여 입력 디지탈 패턴의 기본 대역신호를 회복하며 그러므로 해서 캐리 정보입력을 아날로그 전압출력으로 변환시킨다.
여기에서 사용되는 PDM은 시스템 클럭('CLK')에 의해 정해진 속도로 누적이 발생하는 입력디지탈코드에 대한 반복적인 누적 프로세스이다. 가산기의 캐리출력의 주파수는, RC 필터에 의해 적분된 후에, 수신된 디지탈 코드의 2진 웨이팅을 반영한다.
제6도에 도시된 3-위상 톱니패턴의 각각은 2-비트 MSB(HI_CNT의 2개 LSB에서 유도된것)와 4-비트 공통 LSB(LO_CNT)로 표시될 수 있다. 제2도에 도시한 바와같이, MSB PDM 변환기는, 각각의 위상에 대해, 2비트 폭을 가지며 4-비트의 LO_CNT PDM 회로(28)의 공통 캐리출력을 공유한다. 따라서, 총10개의 PDM 회로(3×2＋4)가 필요하게 되며, 삼각패턴을 사용하는 경우 이에 비해 18개(3×6)가 필요하다. 따라서, 이 방법은 8-비트 가산기와 그와 관련된 레지스터의 사용을 절감시킨다.
PDM의 캐리출력발생의 주파수는, RC 필터에 의해 적분된 다음, 수신된 디지탈 코드의 2진 웨이팅을 반영한다. 캐리출력이 액티브-하이(active-high) 일때, 아날로그 출력전압은 입력 디지탈 코드의 2진 웨이팅에 비례한다. 캐리가 액티브-로우(active-low) 이면, 아날로그 전압은 입력 디지탈 코드의 2진 웨이팅에 반비례한다. 결과적으로, PDM 캐리비트의 논리반전은 아날로그 전압반전을 초래한다.
연속된 2개의 톱니패턴 사이클에 걸쳐 PDM 캐리출력의 변환을 교체하면 삼각파형 한 사이클이 발생한다. 다상 패턴의 음양 부호 비트들은 PDM 반전의 타이밍을 정의한다. 부호비트 발생기(26)에 의해 계수기(21)의 HI_CNT가 사용되어서 부호비트들을 발생시킨다.
제8도는 PDM 반전기술을 이용하여 톱니 디지탈 패턴이 어떤 방식으로 삼각파로 변환되는가를 예시한 것이다. 2-비트의 MSB와 4-비트의 공통 LSB를 사용하는 3-상 톱니패턴의 경우, 삼각파형의 출력은 96단계의 수평해상도를 가지며 CLK/(16×3×2)의 최대출력(fmax)에 이를 수 있다. 제9도는 상향계수와 하향계수 두 경우 모두에 있어 톱니 디지탈 패턴을 삼각파로 변환시키는 또다른 예를 보이고 있다.
제10도는 125M-비트/sec 화이버 디스트리뷰티드 데이타 인터페이스(Fiber Distributed Data Interface : FDDI) 시스템에 대한 250와 PLL에서 사용되는 P-F 변환기의 바람직한 실시예의 회로도이다.
P-F 변환기(21)의 HI_CNT를 발생시키는 3-비트 상향/하향 계수기가 프로그래머블 로직 디바이스(programmable logic device : 'PLD' : 41)로 구현되어 있다. 2진 상향/하향 계수기(45)는 가산기(47)와 레지스터(49)에 의해 사용될 4-비트의 출력신호(LO_CNT)를 발생시킨다. 3-상 MSB 파형 발생기, 부호-비트 발생기 및 3개의 2-비트 MSB PDM 회로가 또다른 PLD(43)로 구현된다.
클럭(16A)은 250의 수정 발진기(250/16 ; 도시되지 않음)에서 유도된 15.625의 값을 갖는다. 3-상 출력의 최대 주파수는 162.76KHz 이며 (EN_PI = 1), 따라서 ±651 ppm(250±162.76KHz)의 최대 가능한 동기범위를 제공하며, PLL에 대하여 42 피코초 (1/250×96)의 평균위상 해상도를 제공한다.
PDM회로 입력(C32A)에 의해 31.25(2×C16A)로 클럭되어, RC 저역필터(51, 53, 55)의 차단 주파수에 대하여 넓은 허용범위를 제공한다(162.76KHz〈f-3dB〈〈31.25). 3개의 RC들의 f-3dB는 PLL 루프필터의 폴-앤드-제로(pole-and-zero) 주파수들보다 대개는 훨씬 높으며 PLL의 루프특성에 영향을 주지 않아야 한다. 실리콘상에 구현함에 있어서, 3개 RC들은 정합되어서 3-상 신호들간에 유사한 신호지연을 보장한다.
3-상 PDM 캐리출력(PDM1, PDM2, PDM3)은 시스템 스위칭 잡음이 합성된 출력의 신호품질에 영향을 주지않도록 XOR 게이트 52, 54 및 56에 의해 버퍼된다.
디버깅(debugging) 하기 위하여, 데이타 버퍼(61)와 Int_IO_BUS (0에서 7까지)를 이용하여 P-F 변환기(14)의 7비트의 내용을 액세스하는 판독/기록 능력이 제공된다. PLD가 비공식 상태(illegal states)에 대하여는 트랩(trap)으로 코드되므로 회로를 초기화시킬 필요는 없다.
본 발명에 있어서 가능한 한가지 변형은 P-F 변환기에 3-위상 신호들 대신에 6-위상의 것을 사용하는 것이다. PDM1, PDM2 및 PDM3의 간단한 논리 반전이 3개의 추가된 3-상 신호를 구동하는데 사용될 수 있다.
이상은 본 발명의 바람직한 실시예에 관한 설명으로서, 본 발명의 사상에서 벗어나지 않은 수정 또는 교체가 실행가능함은 명백하며, 그러한 수정 또한 교체를 첨부한 특허청구범위를 통해 제거하기로 한다. 가능한 많은 변형의 견지에서, 명세서와 특허청구범위는 제한적인 관점이 아니라 보다 넓게 해석되어져야 한다.

Claims (6)

  1. 음양의 위상 오차를 나타내며 디지탈인 위상 오차 신호를 복수개의 주파수 신호로 변환하는 부호화 위상-주파수 변환기에 있어서, 음양의 위상 오차를 계수하는 계수 수단으로서, 위상 오차의 누적 현재값을 나타내는 다중 비트 병렬 디지탈 신호를 발생시키는 계수 수단; 상기 다중 비트 병렬 디지탈 신호로부터 제1의 다상 디지탈 패턴을 발생시키도록 상기 계수 수단에 연결된 디지탈 패턴 발생기; 상기 계수 수단에 연결된 제1 변조수단으로서, 상기 다중 비트 병렬 디지탈 신호를 제1직렬 디지탈 신호로 변환시키는 제1 변조수단; 상기 제1 변조 수단 및 디지탈 패턴 발생기 수단에 연결된 제2 변조수단으로서, 상기 제1직렬 디지탈 신호와 상기 제1 다상 디지탈 패턴을 결합하여 복수개의 제2직렬 디지탈 신호를 형성하는 제2 변조수단; 및 상기 복수개의 제2직렬 디지탈 신호를 아날로그 다상 출력신호로 변환시키도록 상기 제2 변조수단에 연결된 출력 수단을 포함하는 부호화 위상-주파수 변환기.
  2. 제1항에 있어서, 상기 제1 변조수단은 상기 계수 수단에 연결된 가산 수단; 및 상기 가산 수단 및 제2 변조수단에 연결된 레지스터 수단으로서, 상기 가산 수단으로부터 결과를 저장하고 상기 가산 수단에 의한 반복 가산에 대한 결과의 최하위 비트의 미리 한정된 수를 가산 수단에 전달하며 상기 제1직렬 디지탈 신호로 사용하기 위한 결과의 가장 높은 차수의 비트를 상기 제2 변조수단에 전달하는 레지스터 수단을 부가적으로 포함하는 부호화 위상-주파수 변환기.
  3. 제2항에 있어서, 상기 디지탈 패턴 발생기는 3상 톱니파 디지탈 패턴을 발생시키는 부호화 위상-주파수 변환기.
  4. 제1항에 있어서, 상기 출력수단은 복수개의 레지스터-캐패시터 필터 수단을 포함하며, 하나의 필터 수단은 상기 복수개의 제2직렬 디지탈 신호 각각에 사용되는 부호화 위상-주파수 변환기.
  5. 계단식 음양 스텝에 의해 진ㆍ지상 오차의 정도를 표시하며 디지탈인 진ㆍ지상 오차 신호를 다상 펄스 밀도 변조신호로 변조하는 방법에 있어서, 상기 계단식 음양 스텝의 위상 오차를 계수하여 누적 다중 비트 계수 출력신호를 발생시키는 단계; 상기 다중 비트 계수 출력 신호중 최하위 비트의 미리 한정된 제1수를 제1직렬 디지탈 출력신호로 변환하는 단계; 상기 다중 비트 계수 출력신호중 최상위 비트의 미리 한정된 수를 제1다상 디지탈 패턴으로 변환하는 단계; 복수개의 제2직렬 디지탈 신호를 형성하도록 상기 제1다상 디지탈 패턴과 상기 제1직렬 디지탈 출력신호를 결합하는 단계; 및 상기 복수개의 제2직렬 디지탈 신호를 아날로그 다상 주파수 변조 신호로 변환하는 단계를 포함하는 진ㆍ지상 오차 신호의 변환 방법.
  6. 제5항에 있어서, 상기 다중 비트 계수 출력 신호중 최하위 비트의 미리 한정된 수를 제1직렬 디지탈 출력신호로 변환하는 단계는 미리 한정 제1 또는 제2 수보다 적어도 하나 이상의 비트를 갖는 결과를 발생시키도록 미리 한정된 제1 수의 최하위 비트 수와 미리 한정된 제2비트 수를 가산하는 단계로서, 상기 미리 한정된 제2 수와 상기 미리 한정된 제1 수가 동일한 단계; 상기 가산 단계의 저장된 결과를 저장하는 단계; 상기 저장된 결과중 최하위 비트 수를 상기 미리 한정된 제2 수로 사용하는 단계; 상기 미리 한정된 수 보다 많은 결과인 적어도 하나의 비트를 상기 직렬 디지탈 출력신호로 사용하는 단계를 부가적으로 포함하는 진ㆍ지상 오차 신호의 변환 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5402443A (en) * 1992-12-15 1995-03-28 National Semiconductor Corp. Device and method for measuring the jitter of a recovered clock signal
US6006349A (en) * 1995-07-26 1999-12-21 Advantest Corporation High speed pattern generating method and high speed pattern generator using the method
US5651036A (en) * 1996-05-09 1997-07-22 National Semiconductor Corporation Third harmonic suppression scheme for a wave used in a phase-to-frequency converter
US5646967A (en) * 1996-05-09 1997-07-08 National Semiconductor Corporation Multi-phase triangular wave synthesizer for phase-to-frequency converter
US6014417A (en) * 1997-06-11 2000-01-11 National Semiconductor Corporation On-chip phase step generator for a digital phase locked loop
US5943379A (en) * 1997-06-11 1999-08-24 National Semiconductor Corporation Multi-phase trapezoidal wave synthesizer used in phase-to-frequency converter
JP3888565B2 (ja) * 1998-03-13 2007-03-07 ソニー株式会社 パルス密度変調装置
GB2362045B (en) * 2000-02-23 2004-05-05 Phoenix Vlsi Consultants Ltd Analogue-Controlled phase interpolator
TW531952B (en) * 2000-12-15 2003-05-11 Asulab Sa Numerically controlled oscillator in particular for a radiofrequency signal receiver
US7209396B2 (en) 2005-02-28 2007-04-24 Infineon Technologies Ag Data strobe synchronization for DRAM devices
US9274149B2 (en) 2012-04-16 2016-03-01 Hamilton Sundstrand Corporation Frequency phase detection three phase system
CN102684654B (zh) 2012-04-20 2014-12-10 华为技术有限公司 时钟信号发生器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4019153A (en) * 1974-10-07 1977-04-19 The Charles Stark Draper Laboratory, Inc. Digital phase-locked loop filter
US4295098A (en) * 1979-12-19 1981-10-13 Rca Corporation Digitally adjustable phase shifting circuit
US4374438A (en) * 1980-07-21 1983-02-15 Rca Corporation Digital frequency and phase lock loop
US4682116A (en) * 1983-03-11 1987-07-21 General Signal Corporation High speed phase locked loop filter circuit
JP2581074B2 (ja) * 1987-05-20 1997-02-12 ソニー株式会社 デジタルｐｌｌ回路
US5056054A (en) * 1990-05-02 1991-10-08 National Semiconductor Corporation Digital phase locked loop utilizing a multi-bit phase error input for control of a stepped clock generator

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