JPH0439811B2

JPH0439811B2 -

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Publication number: JPH0439811B2
Application number: JP58007546A
Authority: JP
Priority date: 1982-01-21
Filing date: 1983-01-20
Publication date: 1992-06-30
Also published as: EP0084945A2; JPS58154943A; DE3373856D1; US4460890A; EP0084945A3; ATE29938T1; EP0084945B1; CA1193014A

Description

【発明の詳細な説明】

発明の背景この発明は第１のサンプリングレートのデジタ
ル信号を第２のサンプリングレートのデジタル信
号に直接的に変換するための装置に関する。デジタルオーデイオ信号についての多くの出願
においては、相互に接続される異なる装置間では
サンプリングレートが相容れないため、異なるサ
ンプリング周波数間での変換が必要である。例え
ば32kHzのサンプリング周波数レートを44.1kHz
に、または、50.1kHzに変換することが要求され
る。従来、あるサンプリングレートのデジタル信号
を異なるサンプリングレートのデジタル信号に変
換する技術の一例としては、元々のデジタル信号
を得、このデジタル信号をＤ／Ａコンバータによ
りアナログ信号に戻すという手法がある。この場
合、このアナログ信号は再サンプリングされ、そ
して、フイルタを通されて希望の出力周波数にさ
れた後、Ａ／Ｄコンバータによりデジタル信号に
再変換されるものである。しかし、この技術は、
非直線性による歪、相互変調、不完全な位相応答
及びノイズがこの装置において本来的に生じてし
まうという欠点がある。また、入力デジタル信号と出力デジタル信号と
が簡単な整数比になるようにするデジタル−デジ
タルのダイレクト変換も既になされている。この
技術においては、入力信号の周波数あるいはサン
プリングレートは周波数倍率器（内挿フイルタと
いう手段により実行されるのが通常）により上げ
られ、その結果“コンバージヨングリツド
（conversiongrid）”を生ずる。この場合、入力信
号に対する出力信号の周波数比は簡単な整数であ
るので、また、周波数倍率器は入力信号の周波数
を同じ整数比で上げるように、あるいは整数倍す
るように選定されているので、出力信号をそのコ
ンバージヨングリツド上にすべて存在する。そし
て、このグリツドが出力信号を得るべき所望の周
波数で再サンプリングされるものである。西ドイツのハンブルグで、1981年３月17日から
20日まで開催されたオーデイオ技術学会（Audio
Engineering Society）の第68回会議で発表され
た論文において、デジタル−デジタルダイレクト
周波数変換の他の技術が公表された。ロジヤー・
ラガデツク（Roger Lagadec）、ヘンリーオー
クンツ（Henry O.Kunz）、ウイリスチユー
ダー（Willi Studer）によつて“デジタルサンプ
リング周波数変換に対する新たなアプローチ”と
いうタイトルがつけられたこの論文においては、
入力信号のサンプリング周波数を上げるために多
段のFIRデジタルフイルタを使用することが提案
されている。周波数はコンバージヨングリツドを
形成するような４個のステージを使用する2¹⁵個
の要素により上昇される。出力サンプルは、ゼロ
次の内挿であるサンプルホールドの手法によりコ
ンバージヨングリツド上の最も近接した点を取る
ことにより概算される。この技術によつて、入力
信号から出力信号への変換は任意の周波数比、す
なわち簡単な整数ではないある周波数比で行なう
ことができる。発明の概要この発明によれば、第１のサンプリングレート
の入力デジタル信号を第２のサンプリングレート
の出力デジタル信号に変換するためのデジタル−
デジタルのダイレクトサンプリングレート変換
は、入力デジタル信号が供給されるレート倍率手
段を有する装置により行なわれる。この倍率手段
によつて入力信号のレートよりも上昇したレート
の倍率化信号が得られる。内挿手段は、この倍率
化信号をレート倍率手段から受け、この倍率化信
号を内挿処理して出力信号を得る。そして、この
倍率化信号及び出力信号の発生を規制するタイミ
ング信号がタイミング信号発生手段より得られ
る。図についての詳細な説明第１図について説明するに、第１図はこの発明
による装置１０が示されている。この装置１０は入力信号を受けるレート倍率器
１４を備える。このレート倍率器１４は入力信号
のサンプリングレートを上げ、入力レートから上
昇したレートの倍率化信号を得る。この倍率化信
号は内挿回路１６に供給される。この内挿回路１
６から出力信号が得られる。装置１０は、また、タイミング信号発生回路１
２を有する。このタイミング信号発生回路１２
は、入力信号と同じレートのタイミング信号と、
出力信号と同じレートのタイミング信号と、倍率
化信号の周波数であるところの上昇したレートの
タイミング信号とを発生する。入力信号のレート
のタイミング信号と、上昇したレートのタイミン
グ信号とはレート倍率器１４に供給される。出力
信号のレートのタイミング信号及び上昇したレー
トのタイミング信号は内挿回路１６に供給され
る。この発明によるこの装置１０の動作について説
明するに、先ず、入力デジタル信号がレート倍率
器１４に供給される。これは、第２図において図
式的に表わされ、同図において、入力デジタル信
号は黒丸で示す信号として表われる。レート倍率
器１４は入力信号のサンプリング周波数を上昇さ
せ、倍率化信号を生成する。第２図において、こ
の倍率化信号は白丸の信号として示してある。こ
の倍率器１４からは倍率化信号が内挿回路１６に
供給される。内挿回路１６はその出力レートに基
づいて、適当な倍率化信号を選択し、これより出
力信号を得る。この出力信号は第２図において点
線として示されている。レート倍率器１４は、FIRデジタルフイルタの
ように、よく知られた倍率器として典型的なもの
で構成することができる。この倍率器１４は単一
段のものでも、多段のものでもよい。タイミング信号発生回路１２も、また、良く知
られた回路で構成される。例えば、水晶を用いた
可変周波数発振器でよい。内挿回路１６はｎ次ｎ
項式の内挿回路である。ここで、ｎは１からｋま
での間の任意の整数であり、ｋは非常に大きい数
である。内挿回路１６の内挿処理の程度は、入力信号が
レート倍率器１４から受ける掛け算の総計による
とともに出力信号に要求される精度による。レー
ト倍率器１４において入力信号のサンプリングレ
ートが実質的に上昇されたならば、内挿回路１６
は非常に簡単で、例えば１次の内挿回路のような
ものでよい。しかしながら、レート倍率器１４は
入力信号のサンプリングレートをほんのわずかだ
け上昇させるから、内挿回路１６は２次の内挿回
路あるいはより高次の内挿回路で構成する方がよ
い。この発明の装置１０は例えば32kHzの第１のサ
ンプリングレートに入力デジタル信号を、良く知
られており、またこれと定まつた比になつている
例えば44.1kHzの第２のサンプリングレートに変
換するのに用いることができる。その場合には、
内挿回路１６はタイミング信号発生器１２から単
一のタイミング信号を受けることが必要である。
その必要なタイミング信号は上昇したレートか出
力レートであればよい。換言すれば、装置１０は
第１のサンプリングレートの入力デジタル信号を
第２のサンプリングレートの出力デジタル信号
に、種々の信号比で、すなわち、サンプリング周
波数が予め設定されていない信号のレートでもつ
て変換することができる。次に第３図について説明するに、これには、
32kHzのサンプリングレートのオーデイオ入力デ
ジタル信号を44.1kHzのサンプリングレートのオ
ーデイオ出力デジタル信号に変換する場合のこの
発明による装置１０の一例の回路図が示されてい
る。この場合、装置１０は全て、点線で囲われて
示されるタイミング信号発生手段１２、レート倍
率手段１４、内挿手段１６で構成される。レート倍率手段１４は２段有し、初段１４Ａは
４倍に入力サンプリングレートを上昇させ、第２
段１４Ｂは初段１４Ａからの信号のレートを64倍
に上昇させるものである。したがつて、レート倍
率手段１４の全体としての倍率総計は４×64＝
256倍である。入力信号は一部変更されたFIRデジタルフイル
タからなる初段１４Ａに供給される。入力信号
は、この入力信号のレートで動作するタイミング
信号によつて16×16ビツトの第１のRAM１８に
書き込まれる。このタイミング信号は、タイミン
グ信号発生手段１２中の入力レート発生器２０に
より形成される。FIR技術から良く知られている
ように、初段のレート倍率器１４Ａに対する一連
の係数は予めフイルタ設計者によつて定められ
る。この係数は、入力ベースバンド幅に等しいバ
ンド幅を有するローパスFIRフイルタの基準を満
足させなければならない。この場合、カイザー
（Kaiser）のウインドウのような良く知られた技
術が用いられる。こうして予め設定されたこの係
数は第1ROM２２に記憶される。この第1ROM
２２は64×12ビツトの容量を持つ。初段１４Ａは
入力信号のレートを４倍するので、第1ROM２
２に記憶される係数の数は、第1RAM１８のメ
モリー位置の数の４倍である。第１フイルタサイクラー２４は初段１４Ａの動
作を制御する。入力レート発生器２０からの入力
レートのタイミング信号は４倍周波数倍率器２６
によつて周波数が４倍に上げられる。この４倍周
波数倍率器２６からの信号は第１フイルタサイク
ラー２４の動作を制御するために用いられる。４
倍周波数倍率器２６からの各タイミング信号で、
第１フイルタサイクラー２４は、第1RAM１８
内の信号を選択し、第１掛算器２８で第1ROM
２２内の選択された信号と掛算される。その掛算
結果は倍率化信号を形成する第１アキユムレータ
３０に貯えられる。そして、各倍率化信号毎の後
で、４倍周波数倍率器２６からのタイミング信号
は第１アキユムレータ３０をクリアする。４個の
倍率化信号が発生された後、新たな入力信号が第
1RAM１８に書き込まれ、この第1RAM１８中
の全ての信号は１つの位置がシフトされる。入力信号の４倍のサンプリングレートで動作す
る倍率化信号である初段１４Ａの出力はレート倍
率器１４の第２段１４Ｂに供給される。初段１４
Ａと同様にして倍率化信号は第2RAM３２に供
給される。この第2RAM３２は８×16ビツトの
記憶容量を有する。この第２段１４Ｂはこれに供
給される信号のレートを64のフアクタによつて上
げる。すなわち、512個の係数が第2ROM３４に
貯えられる。第２フイルタサイクラー３６は、初段１４Ａ内
の第１フイルタサイクラー２４と同様に、第２掛
算器３８で掛算演算する場合に、RAM３２内の
信号の特定の位置及びROM３４に蓄えられる特
定の係数を選択するように動作する。第２掛算器３８で両信号が掛け合わされると、
その信号はフイルタサイクラー３６によつて制御
されるスイツチ４０に供給される。このスイツチ
４０からはこのスイツチ４０の切換状態に応じて
第２アキユムレータ４２あるいは第３アキユムレ
ータ４４に信号が供給される。この第２及び第３
アキユムレータ４２及び４４は出力信号によりク
リアされる。第２アキユムレータ４２の出力及び第３アキユ
ムレータ４４の出力は内挿回路１６に供給される
１対のサンプル出力を構成する。レート倍率器１
４からは、そのまま所期の出力信号として扱える
倍率化信号のサンプル対が選ばれる。所期の出力
信号をそのままの対として扱うことにすれば、そ
の信号の一方は、そのまま、丁度、出力信号の先
行するものとなり、一方、その信号の他方は、そ
のまま、丁度、出力信号の後行するものとなるも
のである。第２図からわかるように、倍率化手段
１４による倍率化のレート及び出力信号のレート
に従い、全ての倍率化信号が内挿回路１６に供給
される必要はない。第２図において、“Ａ”，“Ｂ”
及び“Ｃ”として示される倍率化信号は全く出力
信号に影響を及ぼさず、また内挿回路１６に供給
される必要はない。内挿回路１６は１次の内挿回
路であるから、この内挿回路１６には連続する倍
率化信号のうちの１対の信号のみが供給される。
しかしながら、結局は、内挿回路１６はより複雑
な内挿処理が実行され、倍率化手段１４からは２
個以上のサンプルが必要になる。内挿回路１６の動作は次のことから理解できよ
う。第２アキユムレータ４２から、信号Ｆ（X₂）が
得られ、第３アキユムレータ４４から、信号Ｆ
（X₁）が得られる。信号Ｆ（X₂）と信号Ｆ（X₁）
とは第４図に図式的に示される。望む出力信号Ｆ
（X₃）はこれら２つの信号の間の信号であるとわ
かつているから、１次内挿回路での内挿処理は周
知の次式に従う。Ｆ（X₃）＝Ｆ（X₂）X₃−X₁／X₂−X₁＋Ｆ（X₁）〔１
−X₃−X₁／X₂−X₁〕ここでＳ＝X₃−X₁／X₂−X₁ とおけば、上式は次のようになる。Ｆ（X₃）＝Ｆ（X₂）×Ｓ＋Ｆ（X₁）×（１−Ｓ）第３図に示す装置１０においては、Ｓの値はＳ
−テーブル４６から与えられる。Ｓ−テーブル４
６からのＳの特定の値が第３掛算器４８において
値Ｆ（X₃）に掛け算される。Ｓ−テーブル４６か
らの特定のＳの値は、また、減算器５０に供給さ
れ、そのＳの値が１から減算される。この減算器
５０の出力は（１−Ｓ）であり、これは第４掛算
器５２に供給される。この第４掛算器５２には、
また、信号Ｆ（X₁）が供給され、（１−Ｓ）とこ
の信号Ｆ（X₁）とが掛け合わされる。第３掛算器
４８の出力と第４掛算器５２の出力は第４アキユ
ムレータ５４において加算される。この第４アキ
ユムレータ５４の出力は上述の式に従つたＦ
（X₃）の値である。Ｓ−テーブル４６からのＳの値の時系列及びそ
の発生は以下のことから理解できる。タイミング信号発生器１２は前述したように入
力レート発生器２０と４倍周波数倍率器２６から
成る。発生器２０からの入力レートタイミング信
号は、また、周波数倍率器５６に供給される。こ
の周波数倍率器５６は入力タイミング信号のレー
トを441倍にする。４倍周波数倍率器２６はこの
周波数倍率器５６の一部としてもよい。ある周波
数から他の周波数に変換するための回路は、この
種の技術として周知のフエーズロツクループでよ
い。周波数倍率器５６からのタイミング信号は周
波数分周器５７で1/320にされ、出力タイミング
信号とされる。この出力タイミング信号は入力レ
ートの441倍にされた後、その上げられたレート
が1/320に分周されることにより、すなわち、
32kHz×441÷320＝44.1kHzにされて得られる。この出力レートで働くタイミング信号は内挿回
路１６で使用するための倍率化信号を発生するよ
うに第２フイルタサイクラー３６に供給される。
しかしながら、各入力信号に対して４個の倍率化
信号を発生する第１フイルタサイクラー２４と異
なり、第２フイルタサイクラー３６は初段１４ａ
からの各信号に対して64個の倍率化信号を発生す
るわけではない。この第２フイルタサイクラー３
６は出力レートの各タイミング信号に応じて１対
の倍率化信号のみを発生する。この出力レートのタイミング信号は、また、第
１カウンタ５８に供給される。各タイミング信号
について、第１カウンタ５８は１ずつ増加する。
第１０図に示すように、この第１カウンタ５８は
９ビツトの高速カウンタであり、441までカウン
トするとリセツトされるようになつている。比較
器５９は第１カウンタ５８の値と或る蓄積手段に
蓄積された「441」の値とを比較する。そして、
第１カウンタ５８がカウント値「441」になると、
比較器５９は第１カウンタ５８をリセツトする。この441という数は、倍率化信号に関して、出
力信号のとり得る値の最小値である。そして、こ
の値は倍率化信号に対する出力信号の比の、最小
公分母のときの分子である。 44.1kHzのサンプリングレートの出力信号と、
４×64×32.0kHzのサンプリングレートの倍率化
信号とに対しては、両者の比は44.1kHz／8192kHz
で、最小公分母をもつてすると441/81920となる。
その上、この441という分子の値は、出力信号と
倍率化信号とのタイミング関係の上で全く可能な
値でもある。このことは第６図に図式的に示され
る。この第６図でφは出力信号と倍率化信号の位
相タイミング関係である。入力レート、倍率化レート及び出力レートはわ
かつているので、φのすべての値は予め計算する
ことができる。そこで、Ｓ＝φ／ｔ（第６図参照）であるＳのすべての値は予め計算され、Ｓ−テー
ブル４６に蓄えられる。第９図に示すように、こ
のＳ−テーブル４６は441個のＳの値をその中に
有するものである。９ビツトの第１カウンタ５８
の出力は、前述したように、内挿回路１６に対す
るＳの値を与えるため、Ｓ−テーブル４６内の位
置を指し示すため用いられる。このように第１カ
ウンタ５８はＳ−テーブル４６の中の特定の値を
指示するため用いられる。各Ｓの値に対して
ROMアドレス値S_oとS_o+1の対がある。このROM
アドレス値S_o及びS_o+1は、内挿回路１６において
使用するための倍率化信号の特定の対を第２フイ
ルタサイクラー３６によつて発生させるため用い
られる。そして、出力レートの各タイミング信号
に対して、ROMアドレス値を用いるについて第
２フイルタサイクラー３６及び第２段１４Ｂの機
能は以下に詳細に示す。第２段１４Ｂは、出力レートで働くタイミング
信号に応じて内挿回路１６で使用するため必要と
される倍率化信号の対を発生するので回路上の節
約ができる。もちろん、前述したように内挿回路
１６において使用される倍率化信号の数はこの内
挿回路１６の複雑さの程度によつて決められる。
倍率信号の対は内挿回路１６が１次の内挿回路で
あるため用いられる。装置１０の倍率化段１４Ａあるいは１４Ｂは、
変形FIRデジタルフイルタであり、次のような手
法の点で従来技術としてのFIRデジタルフイルタ
とは異なつている。第５図に従来のFIRフイルタの一例のブロツク
図を示し、これについて説明する。この従来の
FIRフイルタにおいては入力信号がシフトレジス
タ６０に供給される。ROM６２は、丁度倍率手
段１４ＡのROM２２またROM３４と同じよう
に、デジタルフイルタに対する係数を記憶してい
る。しかしながら、この従来のFIRフイルタにお
いては、シフトレジスタ６０にROM６２に蓄え
られる係数の蓄積位置の数と同数の多量の蓄積位
置が存在している。その上、入力信号は、入力レ
ートではなく、それより上昇したレートでシフト
レジスタ６０に供給される。倍率化信号は、シフ
トレジスタ６０の各位置内容とROM６２の同一
位置内容とを掛算し、それらの和をとることによ
つて得られる。すなわち、倍率化信号＝RAM

〔０〕×ROM

〔０〕＋RAM〔１〕 ×ROM〔１〕……＋RAM〔８〕×ROM〔８〕
＝₈ 〓^I=0 RAM〔Ｉ〕×ROM〔Ｉ〕ここで、第５図に示す例においてはシフトレジ
スタ６０及びROM６２は蓄積位置が９個であ
る。倍率化信号が生成される毎に、シフトレジスタ
６０はその上昇したレートで１つ位置がシフトさ
れて、次の倍率化信号が上述の式に従つて再び生
成される。これに対して、この発明による装置１０におい
ては、入力信号はその入力レートで第1RAM１
８に供給される。その上、第1ROM２２の蓄積
位置の数は第1RAM１８の蓄積位置の数の４倍
である。（４は第１段１４Ａでの倍率の比であ
る。）第１段１４Ａの作用の理論的根拠は下記の
ことから理解できる。もし、第１段１４Ａが従来のFIRデジタルフイ
ルタであつたとすると、第1RAM１８は第
1ROM２２の蓄積位置の数と同数の64個の蓄積
位置を有するものとなる。そして、入力信号は入
力レートの４倍のレートで第1RAM１８に供給
されることになる。入力信号は第1RAM１８に
入力レートよりも早いレートで書き込まれるの
で、近接した入力信号の間の部分では第1RAM
１８には零が蓄えられることになる。実際には、
２個の近接した入力信号間には３個の零が存在す
ることになる。ここで、第1RAM１８において、
位置

〔０〕〔４〕〔８〕……〔60〕に入力信号の値
が存在すると仮定すると、第1RAM１８の他の
すべての位置はすべて零になる。倍率化信号は前
述の式に従つて得られることになる。すなわち、倍率化信号＝RAM

〔０〕×ROM

〔０〕＋RAM〔１〕×ROM
〔１〕＋……＋RAM〔63〕×ROM〔63〕しかしながら、第1RAM１８はその中の零を
含む多数の位置を有するため、第１倍率化信号は
次のようになる。 (1) 倍率化信号＝RAM

〔０〕×ROM

〔０〕＋RAM
〔４〕×ROM〔４〕＋……＋RAM〔60〕×ROM
〔60〕次の倍率化信号は第1RAM１８を１つシフト
して、その結果、位置〔１〕，〔５〕，

〔９〕……
〔61〕に蓄積された入力信号から得られる。この
２番目の倍率化信号は、次のようになる。 (2) 倍率化信号＝RAM〔１〕×ROM〔１〕＋RAM
〔５〕×ROM〔５〕＋……＋RAM〔61〕×ROM
〔61〕この過程をくり返して、第３及び第４倍率化信
号は次のようになる。 (3) 倍率化信号＝RAM〔２〕×ROM〔２〕＋RAM
〔６〕×ROM〔６〕＋……＋RAM〔62〕×ROM
〔62〕 (4) 倍率化信号＝RAM〔３〕×ROM〔３〕＋RAM
〔７〕×ROM〔７〕＋……＋RAM〔63〕×ROM
〔63〕上記のことから、RAM

〔０〕の値はRAM
〔１〕，RAM〔２〕，RAM〔３〕の値と同じ値であ
るこがわかる。実際に、４つの方程式のすべてに
おいて、入力信号の16個の値の全ては同じものと
なる。このように各入力信号が第1RAM１８に
書き込まれた後毎に、その後の３個の倍率化信号
のためには入力信号をシフトする必要はないので
ある。従つて、方程式(1)〜(4)は第１倍率化信号＝RAM

〔０〕×ROM

〔０〕＋RAM〔１〕
×ROM〔４〕＋……＋RAM〔15〕×ROM〔60〕第２倍率化信号＝RAM

〔０〕×ROM〔１〕＋RAM〔１〕
×ROM〔５〕＋……＋RAM〔15〕×ROM〔61〕等とする。すなわち、倍率化信号＝₁₅ 〓^I=0 RAM〔Ｉ〕×ROM〔４×Ｉ＋オフ
セツト〕ここで、オフセツトは、入力レートで第
1RAM１８に書き込まれる入力信号について、
０から３の間の整数が与えられる。信号発生について上述のように同じ値をとるも
のがあることがわかつたことにより、この発明の
装置１０において用いられ変形FIRデジタルフイ
ルタを実施するために必要な回路は非常に簡単化
することが可能である。特に、この発明による装
置１０における倍率化信号の発生のためには、た
つた16回の掛算と和算のステツプでよく、これに
対し、従来のFIRデジタルフイルタでは64ステツ
プを必要とする。第７図は変形FIRデジタルフイルタを使用する
第１段１４Ａの一例の系統図を示すもので、以
下、これについて説明する。ただし、この第７図に示す回路図は第１段１４
Ａを実効するのが可能な多数の回路のうちの単な
る一例に過ぎないものである。すなわち、この第
１段１４Ａは従来のFIRフイルタ技術で実行でき
るし、また、第７図に示すように変形FIRフイル
タによつても実行できる。その上、FIRフイルタ
の設計はよく知られている。（例えば、1979年12
月発行のR.J.カルボスキー著「Architecture
Development For Ａ General Purpose
Digital Filter」の２−３−１頁、「412 Digital
Signal Processing by Integrated Computer
System」参照）。第７図において、４倍タイミング信号は第１フ
リツプフロツプ７０に供給される。この第１フリ
ツプフロツプ７０のＱ出力は第１アンドゲート７
２に供給される。この第１アンドゲート７２の他
方の入力にはシステムクロツク７１からのタイミ
ング信号が供給される。このシステムクロツク７
１はタイミング信号発生器１２の一部であつても
よい。このシステムクロツク７１の機能は４倍レ
ートのタイミング信号で必ず実行する掛算及び和
算ステツプを実行するのに十分な早いレートのタ
イミング信号を提供することである。第３図の例
（32kHzを44.1kHzにする）では、このシステムク
ロツク７１は3.84MHzより高くなければならな
い。第１アンドゲート７２の出力はシステムクロ
ツク７１で動作するタイミング信号であり、これ
は第２カウンタ７４に供給される。第１フリツプフロツプ７０のため、システムク
ロツク７１からのタイミング信号は４倍レートの
信号が第１段１４Ａに到達するまでは得られな
い。第２カウンタ７４は４ビツトカウンタであ
る。従つて、このカウンタ７４は〔0000〕から
〔1111〕まで、すなわち10進法で０から15までカ
ウントする。この第２カウンタ７４は16カウント
すると、終了信号をこれより第１フリツプフロツ
プ７０に供給して第１フリツプフロツプ７０をリ
セツトし、システムクロツク７１を停止する。第２カウンタ７４のカウント値はRAMアドレ
ツサ７７に供給される。このRAMアドレツサ７
７は第1RAM１８の特定の蓄積位置をそのカウ
ント値を用いて指定し、また、そのカウント値を
第１ラツチ７５に記憶する。この第１ラツチ７５
の機能は単に遅延として働くとともに第１掛算器
２８に対するその値を保持しておくことである。
第２カウンタ７４のカウント値は、また、第３カ
ウンタ７６に供給される。この第３カウンタ７６
は６ビツトカウンタである。第２カウンタ７４の
４ビツトはこの６ビツトカウンタ７６の下位４ビ
ツトとして供給される。第1ROMアドレツサ７
８は第３カウンタ７６からの６ビツトを得て、第
1ROM２２内の所定の値を選択し、それを第２
ラツチ８０に記憶する。第1ROMアドレツサ７
８は第３カウンタ７６の下位４ビツトをその上位
４ビツトとして用い、一方、第３カウンタ７６の
上位２ビツトはその下位２ビツトとして用いられ
る。第１及び第２ラツチ７５及び８０に記憶された
値は第１掛算器２８において用いられ、その掛算
結果は第１アキユムレータ３０に供給される。シ
ステムクロツク７１からの各タイミング信号毎に
第１及び第２ラツチ７５及び８０は、それぞれ、
システムクロツク７１からのその後の信号によつ
てリセツトされる。また、４倍タイミング信号毎
に、第１フリツプフロツプ７０のＱ出力は、出力
準備信号を第１アキユムレータ３０に供給する第
２フリツプフロツプ８２に供給される。この出力
準備信号は第１アキユムレータ３０をリセツトす
る第１遅延回路８４により遅延される。この第１段１４Ａの動作は次の如くである。す
なわち、最初の４倍タイミング信号が到来する
と、第２カウンタ７４は〔0000〕となり、第３カ
ウンタ７６はその上位２ビツトを〔00〕と仮定す
ると、〔000000〕となる。そして、第１ラツチ７
５はRAM

〔０〕の値をラツチし、第２ラツチ８
０はROM

〔０〕の値をラツチしている。これら
の値は第１掛算器２８でRAM

〔０〕×ROM

〔０〕
を求めるため用いられる。システムクロツク７１においてタイミング信号
が発生すると、第２カウンタ７４は〔0001〕とな
る。また、第３カウンタ７６は〔000001〕にな
る。しかしROMアドレツサ７８は〔000100〕、
すなわちROM〔４〕を指定する。このようにし
て第１掛算器２８はRAM〔１〕とROM〔４〕の
値の掛算を行う。その演算結果は式(1)に従つてす
べて第１アキユムレータ３０に加えられる。シス
テムクロツク７１からのその後のタイミング信号
によつては次のような結果となる（次頁の表参
照）。 16回の掛算処理がすべて完了し、第１アキユム
レータ３０で加算されると、その掛算出力信号は
第2RAM３２に供給される。２番目の４倍タイミング信号が到来したとき、
初段１４Ａの動作は前述のようにしてなされる。
しかし、第３カウンタ７６は〔010000〕から始ま
る（第３カウンタ７６はその前は〔001111〕で終
了し

【表】ていた。従つて、他のシステムクロツク信号で、
この第３カウンタ７６は〔010000〕から始まる）。
ROMアドレツサ７８にとつては下位２ビツトで
ある第３カウンタ７６の上位２ビツトを用いるこ
とにより、ROMアドレツサ７８は、２番目の４
倍タイミング信号のときに、最初の４倍タイミン
グ信号のときと同様のアドレス位置（ただし１の
オフセツトが付いている）を指定することにな
る。こうして、ROMアドレツサ７８は、２番目
の４倍タイミング信号で、１，５，９，……61の
アドレス位置を指定することになる。これは前述
の式(2)に従つている。３番目の４倍タイミング信号のときは、第３カ
ウンタ７６は〔100000〕から始まる。このことか
らオフセツトが２であり、ROMアドレツサ７８
はアドレス位置２，６，10，……62を指定する。４番目の４倍タイミング信号のときは、第３カ
ウンタ７６は〔110000〕から始まり、それに対応
するオフセツトを与える。５番目のタイミング信
号のときは、新たな入力信号が第1RAM１８に
書き込まれる。そして、第３カウンタ７６は
〔000000〕の値に戻る。第２段１４Ｂの理論的論拠は次の如くである。
すなわち、前述した解析と同様にして、４倍タイ
ミング信号毎について、第２段１４Ｂでは64個の
倍率化信号を生成するものである。つまり、 (5) 第１倍率化信号＝RAM

〔０〕×ROM

〔０〕＋
RAM〔１〕×ROM〔64〕＋……＋RAM〔７〕×
ROM〔448〕 (6) 第２倍率化信号＝RAM

〔０〕×ROM〔１〕＋
RAM〔１〕×ROM〔65〕＋……＋RAM〔７〕×
ROM〔449〕 (7) 第３倍率化信号＝RAM

〔０〕×ROM〔２〕＋
RAM〔１〕×ROM〔66〕＋……＋RAM〔７〕×
ROM〔450〕 (8) 第64倍率化信号＝RAM

〔０〕×ROM〔63〕＋
RAM〔１〕×ROM〔127〕＋……RAM〔７〕×
ROM〔512〕であり、これを一般化すれば、倍率化信号＝₇ Σ Ｉ＝０RAM〔Ｉ〕×ROM〔64×Ｉ＋オフセツト〕ここで、オフセツトは０〜63の間の整数であ
る。と表わされる。しかし、前述したように、これら64個の倍率化
信号は発生されない。その代わりに、これらの倍
率化信号は予め決定され、しかもフイルタ設計者
には知られている。第２段１４Ｂでは、出力レー
トのタイミング信号に応じて、そのまま出力タイ
ミング信号となる１対の倍率化信号のみを発生さ
せる。第８図はこの発明による第２段の倍率器１４Ｂ
の一例の系統図で、以下これについて説明する。出力レートのタイミング信号は第１オアゲート
１００に供給される。この第１オアゲート１００
を通じた出力レートのタイミング信号は第３フリ
ツプフロツプ１０２をトリガする。この第３フリ
ツプフロツプ１０２のＱ出力は第２アンドゲート
１０４の一方の入力端に供給される。この第２ア
ンドゲート１０４の他方の入力端には、第７図で
述べたのと同じシステムクロツク７１からのタイ
ミング信号が供給される。この第２アンドゲート
１０４からはシステムクロツクレートのタイミン
グ信号が第４カウンタ１０６に供給される。この
第４カウンタ１０６は３ビツトカウンタである。
この第４カウンタ１０６のカウント値は第
2RAMアドレツサ１０８で第2RAM３２内のア
ドレス位置を指定するために用いられる。第
2RAM３２内の所定の値は第３ラツチ１１０に
供給され、第２掛算器３８で倍率化信号を発生す
るために使用される。出力レートのタイミング信号は、また、第３ア
ンドゲート１１１に供給される。この第３アンド
ゲート１１１の他方の入力はＳ−テーブル４６か
ら供給されるS_oの値である。Ｓ−テーブル４６か
ら供給されるROMアドレスS_oは６ビツトの数で
あるから、第３アンドゲート１１１は６個のアン
ドゲートからなつている。しかし、図上は単一の
アンドゲートとして示してある。出力タイミング
信号が第２段１４Ｂに到来すると、ROMアドレ
スS_oの所定の値が第３アンドゲート１１１及び第
２オアゲート１１２を介して第５カウンタ１１４
に供給される。第2ROMアドレツサ１１５は第
４カウンタ１０６からの３ビツトと、第５カウン
タ１１４からの６ビツトとを第2ROM３４内の
特定位置をアドレスするため使用し、それを第４
ラツチ１１６に供給する。このROMアドレツサ
１１５では、第５カウンタ１１４からの６ビツト
を９ビツトアドレスの下位６ビツトとして用い、
第４カウンタ１０６からの３ビツトを９ビツトア
ドレスの上位３ビツトとして用いる。第３及び第
４ラツチ１１０及び１１６にラツチされた値は、
それぞれ、第２掛算器３８に用いられる。出力レートのタイミング信号は、また、第５ラ
ツチ１１８に供給される。第５ラツチ１１８のＱ
出力は第４アンドゲート１２２に供給される。こ
の第４アンドゲート１２２の他方の入力は第２掛
算器３８の出力である。従つて、出力レートのタ
イミング信号が第２段１４Ｂに到達すると、第２
掛算器３８の出力は第４アンドゲート１２２を介
して第２アキユムレータ４２に供給される。出力
レートのタイミング信号が第２段１４Ｂに到達す
る毎に、システムクロツク７１は第４カウンタ１
０６で８カウントだけ順次カウントさせるような
タイミング信号を供給する。ここで、この８カウ
ントというのは第２掛算器３８で掛け合わされる
とともに第２アキユムレータ４２で和がとられる
第2RAM３２からの８個の値とROM３４からの
８個の値とを供給するのに十分な値である。出力タイミング信号は、また、第２遅延回路１
０１に供給される。この遅延回路１０１は、出力
タイミング信号により発生せられる倍率化信号を
第２アキユムレータで生成し、かつ、これに貯え
るのに十分な時間を有しなければならない。この
遅延された出力タイミング信号は、また、第４フ
リツプフロツプ１０２をトリガする第１オアゲー
ト１００に供給される。この遅延された出力タイ
ミング信号によりシステムクロツク７１は第４カ
ウンタ１０６に入力する他の８個のクロツクパル
ス列を生成する。出力タイミング信号の動作と同
様に、この遅延された出力タイミング信号によ
り、第2RAM３２内の選択値が第２掛算器３８
で使用できるように第３ラツチ１１０に記憶され
る。また、遅延された出力タイミング信号によりＳ
−テーブル４６からのROMアドレスS_o+1が第５
アンドゲート１２６を通じ、第２オアゲート１１
２を通じて第５カウンタ１１４に供給される。出
力タイミング信号が働いている間のROMアドレ
ツサ１１５の動作と同様に、この遅延された出力
タイミング信号が働いている間のROMアドレツ
サ１１５は、第４及び第５カウンタ１０６及び１
１４からの値をそれぞれ得、そして、第2ROM
３４からの値を選択し、その選択した値を第４ラ
ツチ１１６に供給する。この遅延された出力タイミング信号は、また、
第５ラツチ１１８をリセツトし、それをオフす
る。同時に、第６ラツチ１２０をセツトしてこれ
をオンにし、第２掛算器３８の掛算結果を第３ア
キユムレータ４４に供給可能にする。内挿回路１
６からの出力信号は、第６ラツチ１２０、第２及
び第３アキユムレータ４２及び４４を、それぞれ
リセツトするために用いられる。さらに、初段１
４Ａの動作と同様に、システムクロツク７１から
のタイミング信号は、第３及び第４ラツチ１１０
及び１１６を、それぞれこのシステムタイミング
信号毎にリセツトするために用いられる。第２段１４Ｂの動作は次のようになる。出力レートのタイミング信号が発生すると、第
１カウンタ５８のカウント値が上昇され、その値
がＳ−テーブル４６でＳ，S_o及びS_o+1の値を得る
ために用いられる。前述したように、入力レー
ト、出力レート及び倍率化レートはわかつている
から、出力レートの各タイミング信号に対する
Ｓ，S_o及びS_o+1の値は予め計算できる。例えば、
フイルタの設計者が、この特定の出力タイミング
信号に対してその値が第２倍率化信号（式(6)）と
第３倍率化信号（式(7)）の間に丁度存るというこ
とを知つていると仮定しよう。Ｓ−テーブル４６
からのS_o及びS_o+1の値は、それぞれ１及び２であ
ろう。このS_oの値は、先ず、第５カウンタ１１４
に供給される。各システムクロツクタイミング信
号毎について、次のことが生じる。

【表】 (6)式に従つた倍率化信号が発生される。遅延出力タイミング信号が発生すると、S_o+1の
値が第５カウンタ１１４にロードされる。(7)式に
従つた倍率化信号が発生される。 S_o及びS_o+1の値は、倍率化信号を得るとき、第
2ROM３４内の特定のアドレスを指し示すとき
のオフセツト値として働く。このオフセツトは０
から63の間の数であるから、S_o及びS_o+1の値は６
ビツトの数である。さらに、S_o+1−S_oの値は常に
１であるからＳ−テーブル４６はS_oとS_o+1の両方
の値を全て含む必要はない。Ｓ−テーブル４６は
S_oの値を全て含めば良く、そのS_oの値を、出力タ
イミング信号の第２段１４Ｂに供給すればよい。遅延出力タイミング信号が得られると、これ
は、S_oの値を１からS_o+1まで上昇するためにも用
いられる。もちろん、レート倍率器はFIRフイルタに限ら
ず、他のものが使用可能である。また、内挿回路
１６は単なる１次的内挿回路に限られるものでは
ない。また、掛算器２８，３８，４８及び５２
は、周知のデジタル算術ユニツトのハードウエア
であつてもよい。さらにアキユムレータ３０，４
２，４４，５４及び５０もまたデジタル算術ユニ
ツトのハードウエアであつてもよい。

【図面の簡単な説明】

第１図はこの発明の装置の一例のブロツク図、
第２図は入力信号、倍率化信号及び出力信号に対
して信号振幅対時間の関係を示す図、第３図はあ
る固定の比における信号のレートで、入力信号を
出力信号に変換できるこの発明装置の一具体例の
回路図、第４図は１次的内挿の技術を説明するた
めの図、第５図は従来のFIRデジタルフイルタの
一例のブロツク図、第６図は出力信号及び倍率化
信号と入力信号間のタイミング関係を示す図、第
７図はこの発明装置に使用する第１段目の倍率器
の一例の回路図、第８図はこの発明装置に使用す
る第２段目の倍率器の一例の回路図、第９図はこ
の発明装置に使用するＳテーブルの一例を示す
図、第１０図はこの発明装置に使用する第１カウ
ンタの一例の回路図である。１４はレート倍率手段、１６は内挿手段、１２
はタイミング信号発生手段である。

Claims

【特許請求の範囲】

１第１のサンプリングレートの入力デジタル信
号を第２のサンプリングレートの出力デジタル信
号に変換するためのデジタルからデジタルへの直
接的なサンプリングレートの変換装置であつて、
入力デジタル信号を受け、上記第１のサンプリン
グレートより上昇したレートの倍率化デジタル信
号を得るレート倍率化手段と、上記倍率化信号を
受け、上記出力デジタル信号を得るために上記倍
率化信号を内挿処理する内挿手段と、上記倍率化
信号を発生するためのタイミング信号と、上記出
力デジタル信号を形成すべく上記倍率化信号を内
挿処理するためのタイミング信号とを得、それぞ
れ上記レート倍率手段及び上記内挿手段に供給す
るようにするタイミング信号発生手段からなるデ
ジタルサンプリングレート変換装置。