JPH0681011B2 - 可変通過帯域フイルタ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気フイルタ、特に通過帯域が制御可能なデジ
タル・フイルタ装置に関する。

〔従来の技術及び発明が解決しようとする問題点〕

情報処理分野において、情報には任意種々のフオーマツ
トがあり、これらにはアナログ又はデジタル状態の電気
信号もあることが広く認められている。また、情報処理
分野には種々のアプリケーシヨンがあり、情報のフオー
マツトを変更するのが望ましいことも認められている。
かかるアプリケーシヨンの典型的なものでは、やや特殊
化した情報処理操作が必要である。かかるアプリケーシ
ヨンにおいては、他のフオーマツトよりもあるフオーマ
ツトの情報により所望の情報処理操作をより効率的に実
効することが可能である。例として、情報がアナログ・
フオーマツトであるが、その所望操作にはデジタル技法
を用いた方が最も効率的に実行できる場合、所望処理操
作の効率のために、情報をアナログ・フオーマツトから
デジタル・フオーマツトに変換する必要がある。その
後、この情報を元のアナログ・フオーマツトに再び戻す
こともできる。よつて、情報のフオーマツト変換処理、
特にアナログ及びデジタル・フオーマツト間の変換処理
はかなり注目されている。

アナログ及びデジタル・フオーマツト間の変換に関して
は多くの考察が行なわれている。かかる考察の１つは、
アナログ信号のデジタル・サンプリング数に関するが、
サンプリングされたデジタル値の集まりから元のアナロ
グ信号を正確に再生する必要がある。この点について
は、広く認識されているナイキスト定理によれば、元の
アナログ信号の関心のある部分の最高周波数の２倍より
高いサンプリング・レートは、サンプリングしたデジタ
ル値の集まりから元のアナログ信号を再生するのに十分
であることが長い間認められている。しかし、最低サン
プリング・レートに関する上述の考察に加えて、元のア
ナログ信号の周波数スペクトル内容に関し、更に考察が
必要なことが判明した。特に、アナログ信号の関心ある
部分の最高周波数の２倍より高いレートでこのアナログ
信号をサンプリングすることにより、元のアナログ信号
を再生するのに十分な数のサンプリング値を得られる
が、元のアナログ信号にサンプリング周波数の２分の１
よりも高い周波数成分が存在すると、後で元のアナログ
信号を再生する処理に望ましくない影響が現われる。特
に、かかる周波数成分の存在により、サンプリングされ
たデジタル値から後で再生した信号に、非所望の余分な
信号が発生する。この現象は「エイリアシング（aliasi
ng）ひずみ」といわれ、これをなくすには、サンプリン
グする前にサンプリング周波数の２分の１よりも高い周
波数をアナログ信号から除去しなければならない。望ま
れるこの除去処理は、元のアナログ信号の関心ある部分
の最高周波数よりも高く、サンプリング・レートの２分
の１よりも低いカツト・オフ周波数の低帯域フイルタリ
ング（ろ波）処理により典型的に実行する。一般にはア
ンチ・エイリアシングろ波というこの除去処理は、サン
プリング処理の前にアナログ信号に対して実行しなけれ
ばならない。

アンチ・エイリアシング操作を含むあるアプリケーシヨ
ンでは、このアンチ・エイリアシングろ波操作のカツト
・オフ周波数は固定されている。しかし、調整可能なカ
ツト・オフ周波数を必要とする他のアプリケーシヨンも
ある。縮小した大きさのビデオ画像の発生を含む典型的
なアプリケーシヨンの実例では、必要とする顕著な考察
を明らかにするのに役立つ。ビデオ画像に関する以下の
説明は、これに関連する考察を明らかにするが、当業者
には明らかな他のアプリケーシヨンに関連する類似の考
察もあることが理解できよう。よつて、ビデオ信号処理
に関する以下の説明は、限定したものと解釈すべきでは
ない。

ビデオ画像に関係して、第１ビデオ画像の大きさを所定
量だけ縮小し、その後この縮小した大きさのビデオ画像
を第２ビデオ画像に挿入することがしばしば望まれる。
かかる動作の典型的なものは、テレビジヨンのスポーツ
又はニユース番組にしばしば見られるように、第１ビデ
オ画像を第２ビデオ画像の選択した領域に普通に挿入す
る。種々の方法により上述の処理を実行できるが、デジ
タル信号処理による典型的な処理方法の１つは次のステ
ツプを含む。第２ビデオ画像に挿入する所望のビデオ画
像が初めはアナログ信号フオーマツトであると仮定する
と、このフオーマツトの映像情報をアナログろ波技術を
用いてろ波し、選択した関心のある周波数以上の周波数
以上の周波数成分を除去する。その後、関心のある最高
周波数で決まるレートでこのアナログ信号波形をサンプ
リングし、デジタルのサンプリング値を得て、適当な形
式で蓄損する。元（オリジナル）に等しく後で再生した
映像画像において、選択した周波数よりも高い周波数成
分を除去し、この周波数成分が後で再生したビデオ画像
に非所望の信号を発生しないことを確実にするため、こ
の第１アンチ・エイリアシングろ波操作が勿論必要であ
る。しかし、縮小した大きさのビデオ画像を発生するの
に関連して第２アンチ・エイリアシングろ波処理が必要
である。この第２アンチ・エイリアシングろ波処理はア
ンチ・エイリアシング現象に関連した周波数をサンプリ
ング処理の前に除去しなければならないという必要性に
よる。特に、縮小した大きさのビデオ画像の作成には、
前もつて収集したデジタルのサンプリング値の集まりの
中からデジタル値を選択する必要がある。この選択処理
は再サンプリング処理と等価である。よつて、縮小した
ビデオ画像を作成するために、前もつて収集した１組の
デジタルのサンプリング値からデジタル値を選択する前
に、前もつて収集したこれら１組のデジタルのサンプリ
ング値に対しアンチ・エイリアシングろ波操作を再び実
行する必要がある。この第２アンチ・エイリアシングろ
波処理におけるアンチ・エイリアシング・フイルタのカ
ツト・オフ周波数は、縮小するビデオ画像の所望の大き
さにより決まる。よつて、選択した大きさの縮小ビデオ
画像を発生する過程において、カツト・オフ周波数が調
整可能のアンチ・エイリアシング・フイルタが必要であ
る。

縮小又は圧縮した大きさのビデオ画像の発生に関連して
ろ波処理の必要性について上述したが、ビデオ画像の固
定回転に関連しても、同様なろ波操作が必要なことが当
業者には認識できよう。概略的には、ビデオ画像を所定
量だけ圧縮したり回転する際、アンチ・エイリアシング
ろ波処理が必要であると認識されている。特に、アンチ
・エイリアングろ波装置のカツト・オフ周波数は、ビデ
オ画像の回転又は圧縮の所望量により決める。この点に
関し、ビデオ画像の圧縮又は回転の選択した量に対し、
アンチ・エイリアシング・フイルタの対応カツト・オフ
周波数は一定である。特に、ビデオ画像の圧縮又は回転
量が変化したとき、アンチ・エイリアシングろ波装置の
カツト・オフ周波数の変更のみが必要である。よつて、
映像画の圧縮又は回転の選択した量にとつて、関連した
アンチ・エイリアシングろ波装置のカツト・オフ周波数
は、関連したビデオ画像の圧縮又は回転の量に関連した
パラメータにより決まる一定周波数であると認識されて
いる。

しかし、ビデオ画像を所定量だけ圧縮又は回転させるビ
デオ画像処理は、関連したアンチ・エイリアシングろ波
装置のカツト・オフ周波数の対応する静的変更が必要で
あるが、アンチ・エイリアシングろ波操作のカツト・オ
フ周波数が一定ではなく、動的に変更する必要があるビ
デオ画像処理のアプリケーシヨンがあることも当業者に
認識されている。概略的には、３次元透視操作を必要と
するアプリケーシヨンは、アンチ・エイリアシングろ波
装置のカツト・オフ周波数を動的に変更する必要があ
る。特に、透視法の効果を発生するように所定ビデオ画
像を処理するのが望ましいアプリケーシヨン、例えば３
次元空間から内側に又は外側に回転するように、所定ビ
デオ画像が３次元空間に投影されるのが望ましいアプリ
ケーシヨンにおいて、必要なビデオ画像を得るには、３
次元空間に関する所望投影の量で決まる値を変化させ
て、圧縮及び回転が必要となる。かかる画像の発生に関
するビデオ画像処理において、３次元効果を実現するの
に必要な圧縮及び回転の量の変化に応じて、アンチ・エ
イリアシング・フイルタのカツト・オフ周波数は動的に
調整しなければならない。よつて、３次元透視効果を実
現するためのビデオ画像処理には、関連したアンチ・エ
イリアシングろ波装置のカツト・オフ周波数を動的に変
更する必要がある。

選択したビデオ画像は、ビデオ走査ライン順に一定レー
トで発生する１組の分離したサンプリング値で構成され
ているので、上述したアンチ・エイリアシングろ波操作
も同じ一定のレートで行なわなければならない。３次元
透視効果を含むビデオ映像処理に関し、アンチ・エイリ
アシング・フイルタのカツト・オフ周波数は、サンプリ
ング・シーケンスがアンチ・エイリアシング・フイルタ
に追従するように、対応して変化しなければならない。
よつて、分離したサンプリング値を比較的高いレートで
必然的に供給しなければならないので、アンチ・エイリ
アシング・フイルタの関連したカツト・オフ周波数は、
対応して同じ比較的高いレートで変化できなければなら
ない。これは従来、多くの方法で実現した。かかるアプ
ローチの１つは、無限インパルス応答デジタル・フイル
タ（以下、IIRフイルタという）を利用している。概略
的には、IIRフイルタはこのIIRフイルタの主信号路内に
蓄積素子を典型的に利用しており、帰還路により所望の
ろ波を行なつている。IIRフイルタの設計に、典型的に
はデジダル・マルチプライヤ（掛算器）を用いている。
かかる設計において、１個以上のデジタル・マルチプラ
イヤに関連した被乗数も変化することにより、IIRフイ
ルタの応答を、動的に変更できる。しかし、関連したカ
ツト・オフ周波数にわたる動的制御の程度によりIIRフ
イルタはろ波操作を行なうが、IIRフイルタには、以前
の応答蓄積に関連した現象等の多くの欠点がある。かか
る欠点により、IIRフイルタを用いることは、カツト・
オフ周波数にわたつて動的制御が高度に必要なアンチ・
エイリアシング・フイルタ操作の適用には望ましくなく
なる。

代りのアプローチでは、有限インパルス応答デジタル・
フイルタをしばしば用いる。以下FIRフイルタという有
限インパルス応答デジタル・フイルタは、一般に複数の
デジタル遅延素子、デジタル加算器、及び複数のデジタ
ル・マルチプライヤ素子から構成されている。かかるフ
イルタにおいては、マルチプライヤ素子に関連した被乗
数の値を調整することにより、カツト・オフ周波数を変
更できる。アンチ・エイリアシング操作に関連したカツ
トオフ周波数にわたつて必要な高度な動的制御がFIRフ
イルタに必要なことが判つた。しかし、FIRフイルタ設
計に関連して重要な実用上の欠点がある。特に従来のFI
Rフイルタの設計には、複数のマルチプライヤ素子の使
用が必要であり、しばしばFIRフイルタにおいて１個の
デジタル遅延素子につき１個のマルチプライヤ素子を用
いた。アンチ・エイリアシング・フイルタ操作は適用す
るFIRフイルタ設計の利用による欠点は、必要とするデ
ジタル・マルチプライヤ素子の値段である。特に、デジ
タル・マルチプライヤ素子は比較的高価である。よつ
て、FIRフイルタとしてのアンチ・エイリアシング・フ
イルタは非常に望ましい性能特性を示すが、必要とする
デジタル・マルチプライヤ素子の値段は避けがたい主要
な欠点である。よつて、FIRアプローチよりも必要なデ
ジタル・マルチプライヤの数が少なく、カツト・オフ周
波数を動的に可変できるフイルタが必要である。

〔問題点を解決するための手段及び作用〕

本発明によれば、デジタル・マルチプライヤの数を最少
としたフイルタの通過帯域を柔軟に制御する装置を提供
する。概略的には、複数の独立したフイルタ関数ブロツ
クをカスケードする。これら独立したフイルタ関数ブロ
ツクの各々のフイルタ関数は、直線的位相応答、即ち、
フイルタ関数ブロツクを通過するすべての周波数が等し
い量だけ遅延されるという固定フイルタ伝達関数で表わ
すことができる。連続したフイルタ作用ブロツク間の結
合は、信号タツプを形成する。これら複数の信号タツプ
からの信号が同じ位相関数となるように、遅延素子を補
償して各信号タツプからの信号を遅延させる。次に選択
した信号タツプからの信号を所定方法で組合せて、所望
のフイルタ伝達関数にする。

特に、まず複数のフイルタ関数を選択して、複数のフイ
ルタ関数ブロツクの各々に適用させる。選択した信号タ
ツプからの信号を所定方法で組合せた際、所望のフイル
タ関数となるように、個々のフイルタ関数を選択する。
フイルタ関数ブロツクの各々用に選択したフイルタ関数
は、更に、直線的位相応答に関連させなければならな
い。次に、選択したフイルタ関数を対応するフイルタ関
数ブロツクに適用し、これらフイルタ関数ブロツクをカ
スケード構造にする。信号タツプからの信号を予め設定
した量だけ夫々遅延させる。この遅延の後に、選択した
信号タツプからの各信号の予め定めた量を結合して選択
したフイルタ関数を達成する。

〔実施例〕

本発明によれば、最少のマルチプライヤ素子により、選
択可能なフイルタ関数を実現できる。第１図は本発明に
よる可変通過帯域フイルタ装置の概略的ブロツク図であ
る。第１図において、フイルタ入力信号（10）は、所望
のろ波操作を行なう信号である。第１フイルタ関数ブロ
ツク（12）は、これに関連したフイルタ伝達関数（以
下、第１フイルタ伝達関数という）に応じて第１ろ波機
能を実行する第１ろ波操作を行なう。この第１フイルタ
関数ブロツク（12）は、関連した第１フイルタ関数ブロ
ツク入力端子（14）及び第１フイルタ関数ブロツク出力
端子（16）を具えている。第１フイルタ関数ブロツク入
力端子（14）に供給されたフイルタ入力信号（10）に応
答する第１フイルタ関数ブロツク（12）は、第１フイル
タ伝達関数に応じて、第１フイルタ関数ブロツク出力端
子（16）に対応する信号を発生する。同様に、第１図に
第2,第3,第N-1及び第Ｎフイルタ関数ブロツク（18），
（24），（30）及び（36）として一般的に示す後段のフ
イルタ関数ブロツクは、これらに関連したフイルタ伝達
関数（以下、第2,第3,第N-1及び第Ｎフイルタ伝達関数
と夫々いう）に応じて、ろ波機能を実行するろ波操作を
行なう。同様に、第2,第3,第N-1及び第Ｎフイルタ関数
ブロツク（18），（24），（30）及び（36）は、夫々関
連した対応入出力端子、即ち、第2,第3,第N-1及び第Ｎ
フイルタ関数ブロツク入力端子（20），（26），（32）
及び（38）、並びに第2,第3,第N-1及び第Ｎフイルタ関
数ブロツク出力端子（22），（28），（34）及び（40）
を夫々具えている。本発明によれば、上述のフイルタ関
数ブロツクは、カスケード・シーケンスで構成する。す
なわち、第１フイルタ関数ブロツク出力端子（16）を第
２フイルタ関数ブロツク入力端子（20）に結合する。同
様に、後続のフイルタ関数ブロツクの出力端子を次段の
フイルタ関数ブロツクの入力端子に結合する。この点に
関し、本発明によれば、第N-1フイルタ関数ブロツク（3
0）及び第Ｎフイルタ関数ブロツク（36）により一般的
に示すように、所望のフイルタ関数を達成するために任
意数のフイルタ関数ブロツクをカスケード結合してもよ
い。なお、詳細は後述する。本発明によれば、各フイル
タ関数ブロツクに関連した各フイルタ伝達関数は、直線
的位相応答を有する。よつて、任意又はすべての上述の
フイルタ関数ブロツクを通過した信号は、所定時間だけ
遅延した各周波数を含んでいる。上述のように組合せた
ときに所望の全体的なフイルタ応答が得られるように、
各フイルタ関数ブロツクに適用する各フイルタ関数を選
択する。当業者には周知のアナログ又はデジタル技法を
用いて、上述の各フイルタ関数ブロツクにフイルタ関数
を実現できる。詳細に後述する如く、フイルタ関数ブロ
ツク出力端子と次段のフイルタ関数ブロツクの入力端子
間の結合が、遅延素子に接続された信号タツプを形成す
る。更に、フイルタ入力信号（10）も遅延素子に結合す
る。特に、第１遅延回路（42）は関連した第１遅延入力
端子（44）及び第１遅延出力端子（46）を具えている。
フイルタ入力信号（10）を第１フイルタ関数ブロツク入
力端子（14）及び第１遅延入力端子（44）に供給する。
第１遅延入力端子（44）に供給される信号と同じであ
り、フイルタ入力信号（10）がすべてのフイルタ関数ブ
ロツクを介して第1Nフイルタ関数ブロツク出力端子（4
0）に伝搬するのに必要な全時間に等しい所定時間だけ
遅延された信号を、第１遅延回路（42）は第１遅延出力
端子（46）に発生する。よつて、フイルタ入力信号（1
0）は、第Ｎフイルタ関数ブロツク出力端子（40）及び
第１遅延出力端子（46）に同時に現われる。同様に、第
２遅延回路（48）は第２遅延入力端子（50）及び第２遅
延出力端子（52）を具えており、第２遅延入力端子（5
0）に供給された信号と同じであるが、所定時間だけ遅
延された信号を第２遅延出力端子（52）に発生する。第
２遅延入力端子（50）は、第１フイルタ関数ブロツク出
力端子（16）及び第２フイルタ関数ブロツク入力端子
（20）間に形成した信号タツプに結合する。第２遅延回
路（48）が第２遅延入力端子（50）に供給された信号を
遅延する所定時間は、第１遅延回路（42）の所定遅延時
間から、第１フイルタ関数ブロツク入力端子（14）に供
給された信号が第１フイルタ関数ブロツク（12）を伝搬
するのに必要な時間を引いた値に等しくなるように選択
する。よつて、フイルタ入力信号（10）は、第Ｎフイル
タ関数ブロツク出力端子（40）、第１遅延出力端子（4
6）及び第２遅延出力端子（52）に同時に現われる。同
様に、第3,第N-1及び第Ｎ遅延回路（54），（60）及び
（66）は、第3,第N-1及び第Ｎ遅延入力端子（56），（6
2）及び（68）並びに第3,第N-1及び第Ｎ遅延出力端子
（58），（64）及び（70）を具えている。第3,第N-1及
び第Ｎ遅延回路（54），（60）及び（66）は、各入力端
子に供給された信号を所定時間だけ遅延させるが、フイ
ルタ入力信号（10）が、各遅延回路の出力端子及び第Ｎ
フイルタ関数ブロツク出力端子（40）に同時に現われる
ように各所定遅延時間を選択する。第1,第2,第3,第N-1
及び第Ｎ遅延回路（42），（48），（54），（60）及び
（66）の各出力端子、即ち第1,第2,第3,第N-1及び第Ｎ
遅延出力端子（46），（52），（58），（64）及び（7
0）に信号が存在し、これら信号は同一の対応時点の信
号であり、各信号が通過するフイルタ関数ブロツクに応
じてろ波されることが上述から認識できよう。上述の遅
延回路（42），（48），（54），（60）及び（66）は、
当業者に周知の種種のアナログ又はデジタル遅延素子を
用いて実現できる。スイツチ（76），（77），（78），
（79），（80），（81），（82），（83），（84），
（85），（86）及び（87）により、上述の遅延回路の各
々からの出力信号を、２つの信号バス（72）及び（74）
の一方に選択的に供給する。特に、第１遅延回路（4
2）、即ち第１遅延出力端子（46）からの出力信号を、
スイツチ（76）により信号バス（72）に選択的に供給す
ると共に、スイツチ（77）により信号バス（74）に選択
的に供給する。同様に、第2,第3,第N-1及び第Ｎ遅延回
路（42），（48），（54），（60）及び（66）、即ち第
2,第3,第N-1及び第Ｎ遅延出力端子（46），（52），（5
8），（64）及び（70）からの出力信号も、夫々スイツ
チ（78），（80），（82）及び（84）により信号バス
（72）に選択的に供給すると共に、夫々スイツチ（7
7），（79），（81），（83）及び（85）により信号バ
ス（74）に選択的に供給する。第Ｎフイルタ関数ブロツ
ク（36）の出力端子（40）も、スイツチ（87）により信
号バス（72）に供給し、スイツチ（86）により信号バス
（74）に供給する。フイルタ関数ブロツク及び遅延回路
に関連して上述したように、当業者に周知の種々のアナ
ログ又はデジタル素子によるアナログ又はデジタル技法
を用いて、遅延回路からの出力を各信号バスに結合する
スイツチを実現する。混合器（90）は、第１及び第２混
合入力端子（92）及び（94）、混合比入力端子（96）並
びに混合器出力端子（98）を具えた信号混合装置であ
る。この混合器（90）は次のように動作する。第１及び
第２混合入力端子（92）及び（94）に供給された信号に
応答する混合器（90）は、混合比入力端子（96）に供給
された信号に応じて、供給された信号を結合する。特
に、混合器（90）は、次式により上述の信号を結合す
る。

フイルタ出力信号＝aA＋（１−ａ）Ｂ …（１） なお、「ａ」は混合比入力端子（96）に供給される信号
を表わし、Ａ及びＢは夫々第１及び第２混合入力端子
（92）及び（94）に供給された信号を表わす。この式
（１）により、混合器（90）は、式（１）の「フイルタ
出力信号」を混合出力端子（98）に発生する。この出力
信号は２つの項の積の和に等しい。ここで、第１の積は
混合比入力端子（96）に供給された信号を表わす項と第
１混合入力端子（92）に供給された信号を表わす項との
積であり、第２の積は第２混合入力端子（92）に供給さ
れた信号を表わす項と整数１及び混合比入力端子（96）
に供給された信号を表わす項の差との積に等しい。混合
器（90）は、代表的なビデオ混合器装置等の当業者に周
知の種々の装置により実現できる。本発明によれば、信
号バス（72）及び（74）を混合器（90）の入力端子に結
合する。すなわち、信号バス（72）を第１混合入力端子
（92）に結合し、信号バス（74）を第２混合入力端子
（94）に結合する。詳細に後述する如く、混合器（90）
の混合比入力端子（96）に供給された所定混合比と、選
択した遅延回路からの出力信号の結合に応じて混合器
（90）が混合器出力端子（98）に発生した信号が、所望
フイルタ出力信号（100）である。

本発明によれば、各フイルタ関数ブロツクに関連した各
フイルタ伝達関数は直線的位相応答特性なので、フイル
タ関数ブロツクの各応答を結合して、所望の応答を達成
することが可能である。なお、結合した各応答は、同じ
時間だけ等しく遅延している。上述した遅延回路の各々
は、各フイルタ関数ブロツクからの出力信号に所望の時
間遅延を与え、これら遅延回路からの出力信号を結合す
る。

概略的には本発明によれば、まず、可変が望ましい関連
パラメータを用いて全体的なフイルタ関数を選択する。
例えばロー・パス・フイルタは、選択可能なカツト・オ
フ周波数の所望変数を有している。その後、適用するフ
イルタ関数ブロツクの各々用にフイルタ伝達関数を決め
るが、各々には直線的位相応答が求められている。結合
したフイルタ関数ブロツクからの応答が所望の全体的な
フイルタ関数となるように、各フイルタ関数ブロツク用
のフイルタ関数を選択する。特に、全体的なフイルタ関
数の所望応答特性の各々に対して、上述の遅延出力端子
からの必要な信号及び混合比を決める。その後、適当な
フイルタ関数で発生した信号を関連した遅延回路で遅延
し、その応答を混合器（90）に供給し、詳細に後述する
如く所定混合比に応じて混合して、所望の応答を達成す
る。

本発明の好適な実施例に適用する全体的なフイルタ機能
として、カツト・オフ周波数が選択可能なロー・パス・
フイルタを選択した場合を第２図に示す。ロー・パス・
フイルタの好適な実施例に関する。以下の説明は、選択
した１組の特性を有する特定のフイルタに本発明を適用
したことを示すにすぎないことが理解できよう。しか
し、当業者には本発明を広範囲なフイルタ関数に簡単に
適用でき、各特定設計に用いる各フイルタ関数ブロツク
の適用は、特定のフイルタ伝達関数の選択、及び混合器
（90）による出力信号の結合にのみ制限されることが理
解できよう。よつて、選択した１組のパラメータを有す
るロー・パス・フイルタの好適な実施例に関する以下の
説明は、本発明を限定するものではない。

第２図において、複数のフイルタ関数ブロツクを用い
て、カスケード・シーケンスに配置する。特に、第１〜
第７フイルタ関数ブロツク（110）〜（122）をカスケー
ド配置する。各フイルタ関数ブロツクは対応する入出力
端子を具えている。すなわち、第１フイルタ関数ブロツ
ク（110）は第１フイルタ関数ブロツク入力端子（130）
及び第１フイルタ関数ブロツク端子（132）を具えてい
る。同様に、第２〜第７フイルタ関数ブロツク（112）
〜（122）は第２〜第７フイルタ関数ブロツク入力端子
（134），（138），（142），（146），（150）及び（1
54）並びに第２〜第７フイルタ関数ブロツク出力端子
（136），（140），（44,）（148），（152）並びに（1
56）を夫々具えている。第１フイルタ関数ブロツクの出
力端子をフイルタ関数ブロツク（112）の入力端子に結
合する。すなわち、第１フイルタ関数ブロツク出力端子
（132）を第２フイルタ関数ブロツク入力端子（134）に
結合する。同様に、第２〜第６フイルタ関数ブロツク出
力端子（136），（140），（144），（148）及び（15
2）を夫夫第３〜第７フイルタ関数ブロツク入力端子（1
38），（142），（146），（150）及び（154）に結合す
る。隣接するフイルタ関数ブロツク間の結合は、第１図
に関連して上述した如く信号タツプを形成し、これら信
号タツプを第１図に関連して説明した如く対応する遅延
回路に結合する。特に第１遅延回路（172）は関連した
第１遅延入力端子（129）及び第１遅延出力端子（173）
を具えている。フイルタ入力信号（10）は、第１フイル
タ関数ブロツク入力端子（130）及び第１遅延入力端子
（129）に供給する。第１遅延回路（172）は、第１図を
参照して上述した第１遅延回路（42）と同様に動作す
る。すなわち、第１遅延回路（172）は、第１遅延入力
端子（129）に供給された信号と同じだが、フイルタ入
力信号（10）がすべてのフイルタ関数ブロツクを介して
第７フイルタ関数ブロツク出力端子（156）に伝搬する
のに要する全時間に等しい所定時間だけ遅延された信号
を第１遅延出力端子（173）に発生する。よつて、フイ
ルタ入力信号（10）は、第７フイルタ関数ブロツク出力
端子（156）及び第１遅延出力端子（173）に同時に現わ
れる。同様に、第２遅延回路（160）は、関連した第２
遅延入力端子（133）及び第２遅延出力端子（161）を具
えており、第２遅延入力端子（133）に供給された信号
に等しく、所定時間だけ遅延された信号を第２遅延出力
端子（161）に発生する。第２遅延入力端子（133）は、
第１フイルタ機能ブロツク出力端子（132）及び第２フ
イルタ関数ブロツク入力端子（134）間に形成された信
号タツプに結合する。第２遅延回路（160）が第２遅延
入力端子（133）に供給された信号を遅延する所定時間
は、遅延回路（172）の所定遅延時間から、第１フイル
タ関数ブロツク入力端子（130）に供給された信号が第
１フイルタ関数ブロツク（110）に伝搬するのに必要な
時間を減算し値に等しくなるように選択する。よつて、
フイルタ入力信号（10）は、第７フイルタ関数ブロツク
出力端子（156）、第１及び第２遅延出力端子（173）及
び（161）に同時に現われる。同様に、第３〜第７遅延
回路（162），（164），（166），（168）及び（170）
は、第３〜第７遅延入力端子（137），（141），（14
5），（149）及び（153）並びに第３〜第７遅延出力端
子（163），（165），（167），（169）及び（171を夫
々具えている。第３〜第７遅延回路（162），（164），
（166），（168）及び（170）は、各遅延入力端子に供
給された信号を所定時間だけ遅延させるが、これら所定
遅延時間の各々は、フイルタ入力信号（10）が各遅延回
路の出力端子及び第７フイルタ関数ブロツク出力端子
（156）に同時に現われるように選択する。よつて、第
１図を参照して説明した場合のように、第１〜第７遅延
回路の各出力端子（即ち、第１〜第７遅延出力端子（17
3），（161），（163），（165），（167），（169）及
び（171））に現われる信号は、対応する時点における
対応する信号であり、各信号が通過するフイルタ関数ブ
ロツクに応じてろ波される。特に、スイツチ（180）〜
（194）により、上述の各遅延回路の出力信号を２個の
信号バス（72）及び（74）の一方に選択的に供給する。
特に、スイツチ（180），（184），（188）及び（192）
は、第1,第3,第５及び第７遅延回路（172），（162），
（166）及び（170）からの信号を信号バス（72）に選択
的に供給し、スイツチ（182），（186），（190）及び
（194）は第2,第４及び第６遅延回路（160），（164）
及び（168）並びに第７フイルタ関数ブロツク（122）か
らの信号を信号バス（74）に選択的に供給する。信号バ
ス（72）及び（74）は、第１図を参照して上述した如
く、混合器（90）の第１及び第２混合入力端子（92）及
び（94）に供給する。混合器（90）の第１及び第２混合
入力端子（92）及び（94）に夫々供給された信号の相対
量を決める混合比信号を混合比入力端子（96）に供給す
る。混合器出力端子（98）における混合器（90）の出力
が、所望フイルタ出力信号（100）となる。

好適な実施例において、フイルタ関数ブロツクの各々に
は、有限インパルス応答デジタル・フイルタを適用す
る。よつて、各フイルタ関数ブロツクの移相応答は直線
的である。好適な実施例においては、次式により１組の
フイルタ伝達関数を選択する。

ｎが偶数の場合は、 Ｈ（Ｚ）＝Z^-n＋１ ｎが奇数の場合は、 Ｈ（Ｚ）＝Z^-2n＋2Z^-n＋１ 上述に応じて等式を選ぶことにより、各フイルタ関数ブ
ロツクのフイルタ伝達関数は、簡単かつ経済的に適用で
きることが理解できよう。詳細に後述する如く、上述の
等式を基にして各フイルタ伝達関数を経験的に選択し、
適用を容易にする。

第１フイルタ関数ブロツク（110）用に選択したフイル
タ伝達関数は （Z^-2＋2Z^-1＋１）/4 である。

第３図は、好適な実施例における第１フイルタ関数ブロ
ツク（110）を示す。第３図において、レジスタ（200）
は入力端子（202）及び出力端子（204）を具え、入力端
子（202）に供給されたデジタル・ワードに応答して、
出力端子（204）に同じワードを出力する。レジスタ（2
06）は、入力端子（208）及び出力端子（201）を具えて
おり、レジスタ（200）と同様に機能する。レジスタ（2
00）及び（206）は、メイン州サウス・ポートランドの
フエアチヤイルド・デジタル・プロダクツが製造した74
F374型８ビツト・レジスタ集積回路の如き種々のデジタ
ル素子を利用できる。マルチプライヤ（212）は入力端
子（214）及び出力端子（215）を具えており、入力端子
（214）に供給された信号で表わせるデジタル数に一定
数２を掛け、この積を表わす信号を、出力端子（215）
に発生する。マルチプライヤ（212）は種々のデジアル
・マルチプライヤ素子により実現できるが、好適な実施
例では、２進数において２倍の掛算と同様な効果を実行
するように、入力端子（214）に供給された信号の関連
ビツト・パターンを最上位ビツト（MSB）の方へ１ビツ
トだけシフトして、マルチプライヤ（212）の機能を達
成する。加算器（216）は、入力端子（218），（220）
及び（222）と出力端子（224）とを具え、入力端子（21
8），（220）及び（222）に供給されたデジタル信号で
表わせる数のデジタル合計を出力端子（224）に発生す
る。加算器（216）には、フエアチヤイルド・デジタル
・プロダクツが製造した74F283型８ビツト・デジタル加
算器等の種々のデジタル素子を利用できる。４分割器
（226）は、入力端子（228）及び出力端子（230）を具
えており、入力端子（228）に供給されたデジタル信号
の数値を整数４で割つた値を表わす信号を出力端子（23
0）に発生する。４分割器（226）には種々のデジタル素
子が利用できるが、好適な実施例においては、２進数に
おいて４分割と同じ効果を実効するように、入力端子
（228）に供給された信号の関連ビツト・パターンを２
位置だけ最下位ビツト（LSB）の方へシフトして、４分
割器（226）の機能を達成している。第３図の上述した
装置は次のように構成する。レジスタ（200）の入力端
子（202）を加算器（216）の入力端子（218）に結合
し、第１フイルタ関数ブロツク入力端子（130）（第２
図）に対応させる。レジスタ（200）の出力端子（204）
をレジスタ（206）の入力端子（208）及び２倍マルチプ
ライヤ（212）の入力端子（214）に結合する。２倍マル
チプライヤ（212）の出力端子（215）を加算器（216）
の入力端子（220）に結合する。レジスタ（206）の出力
端子（210）を加算器（216）の入力端子（222）に結合
する。加算器（216）の出力端子（224）を４分割器（22
6）の入力端子（228）に結合する。４分割器（226）の
出力端子（230）が、第１フイルタ関数ブロツク出力端
子（132）（第２図）に対応する。第３図の上述した装
置の独立した周波数応答は、約0.62の正規化周波数で−
10dBの利得のロー・パス・フイルタとなる。

第２フイルタ関数ブロツク（112）用に選択したフイル
タ伝達関数は次の通りである。

（Z^-2＋1.5Z^-1＋１）/3.5 第４図は、好適な実施例における第２フイルタ関数ブロ
ツク（112）を示す。第４図において、レジスタ（240）
及び（246）は、入力端子（242）及び（248）並びに出
力端子（244）及び（250）を夫々有する。これらレジス
タ（240）及び（246）は、第３図を参照して説明したレ
ジスタ（200）と同じであり、同様なデジタル素子を利
用できる。２分割器（253）は、入力端子（255）及び出
力端子（257）を具えている。この２分割器（253）は、
入力端子（255）に供給されたデジタル・ワードに応答
して、このデジタル・ワードを整数２で割つた商を表わ
すワードを発生する。２分割器（253）には種々のデジ
タル素子を利用できるが、好適な実施例においては、２
進数で２で割つたのと同じ効果が実現できるように、入
力端子（255）に供給された信号の関連したビツト・パ
ターンを１ビツトだけシフトして、２分割器（253）の
機能を達成する。加算器（252）は、入力端子（254）及
び（256）並びに出力端子（258）を有している。加算器
（252）は、入力端子（254）及び（256）に供給された
デジタル・ワードに応答して、これらのデジタル和を表
わすワードを出力端子（258）に発生する。加算器（25
2）には、上述の74F283型４ビツト・デジタル加算器の
如き種々のデジタル素子を利用できる。加算器（260）
は入力端子（262），（264）及び（266）並びに出力端
子（268）を有し、これら入力端子（262），（264）及
び（266）に供給されたデジタル・ワードに応答して、
これらのデジタル和を表わすワードを出力端子（268）
に発生する。加算器（260）は、第３図を参照して説明
する加算器（216）と同じであり、同様なデジタル素子
が利用できる。PROM（270）はPROM入力端子（272）及び
PROM出力端子（274）を有しており、PROM入力端子（27
2）に供給されたデジタル・ワードに応じて、定数3.5で
割つたデジタルの商を表わすワードをPROM出力端子（27
4）に発生する。PROM（270）としては、カリフオルニア
州サンタ・クララのインテル・コーポレーシヨンが製造
した2732型消去可能なプログラマブル・リード・オンリ
・メモリ等の種々の蓄積素子を利用できる。予め準備し
た情報を、当業者に周知の適当なPROMプログラミング装
置を用いて、PROM（270）に蓄積する。第４図の装置は
次のように構成する。レジスタ（240）の入力端子（24
2）は、加算器（260）の入力端子（262）に結合し、第
２フイルタ関数ブロツク（112）の入力端子（134）（第
２図）に対応させる。レジスタ（240）の出力端子（24
4）は、レジスタ（246）の入力端子（248）、加算器（2
52）の入力端子（254）及び２分割器（253）の入力端子
（255）に結合する。２分割器（253）の出力端子（25
7）を加算器（252）の入力端子（256）に結合する。レ
ジスタ（246）の出力端子（250）を加算器（260）の入
力端子（266）に結合する。加算器（252）の出力端子
（258）を加算器（260）の入力端子（264）に結合す
る。加算器（260）の出力端子（268）をPROM（270）の
入力端子（272）に結合する。PROM（270）の出力端子
（274）は、第２フイルタ関数ブロツク（112）の出力端
子（136）（第２図）に対応する。第４図の上述した装
置の独立した周波数応答は、約0.7の正規化周波数にお
いて信号が０になるコム・フイルタ（くし形フイルタ）
である。すなわち、約0.7の正規化周波数の信号は、上
述のフイルタ関数ブロツクを通過しない。第１フイルタ
関数ブロツク（110）及び第２フイルタ関数ブロツク（1
12）のカスケード組合せによる第２フイルタ関数ブロツ
ク出力端子（136）における周波数応答は、約0.45の正
規化周波数において、利得が−10dBである。

第３フイルタ関数ブロツク（114）のフイルタ伝達関数
は次のとおりである。

（Z^-2＋１）/2 第５図は好適な実施例における第３フイルタ関数ブロツ
ク（114）を示す。第５図において、レジスタ（280）及
び（286）は、入力端子（282）及び（288）並びに出力
端子（284）及び（290）を夫々具えている。これらレジ
スタ（280）及び（286）は、第３図を参照して説明した
レジスタ（200）と同じであり、同様な素子を利用して
もよい。加算器（292）は入力端子（294）及び（296）
並びに出力端子（298）を有している。この加算器（29
2）は、第４図を参照して説明した加算器（252）と同じ
であり、同様な素子を利用してもよい。２分割器（30
0）は、入力端子（302）及び出力端子（304）を有し、
入力端子（302）に供給されるデジタル・ワードに応答
し、このデジタル・ワードを整数２で割つた値を表わす
商のデジタル・ワードを発生する。２分割器（300）に
は種々のデジタル素子を利用できるが、好適な実施例で
は、２進数による２分割と同じ効果を実行できるよう
に、入力端子（302）に供給された関連ビツト・パター
ンを１ビツト位置だけシフトして、２分割器（300）の
機能を達成している。上述の装置は次のように構成す
る。レジスタ（280）の入力端子（282）は、加算器（29
2）の入力端子（294）に結合し、第３フイルタ関数ブロ
ツク入力端子（138）（第２図）に対応させる。レジス
タ（280）の出力端子（284）は、レジスタ（286）の入
力端子（288）に結合する。レジスタ（286）の出力端子
（290）を加算器（292）の入力端子（296）に結合す
る。加算器（292）の出力端子（298）を２分割器（30
0）の入力端子（302）に結合する。２分割器（300）の
出力端子（304）が、第３フイルタ関数ブロツク出力端
子（140）（第２図）に対応する。第５図の上述した装
置の独立した周波数応答は、約0.5の正規化周波数で信
号が零のコム・フイルタである。第１〜第３フイルタ関
数ブロツク（110），（112）及び（114）をカスケード
組合せした第３フイルタ関数ブロツク出力端子（140）
における周波数応答は、約0.32の正規化周波数における
利得が−10dBのロー・パス・フイルタである。

第４フイルタ関数ブロツク（116）用に選択したフイル
タ伝達関数は次の通りである。

（Z^-6＋2Z^-3＋１）/4 第６図は好適な実施例における第４フイルタ関数ブロツ
ク（116）を示す。第６図において、レジスタ（310），
（316），（322），（328），（334）及び（340）は、
入力端子（312），（318），（324），（330），（33
6）及び（342）並びに出力端子（314），（320），（32
6），（332），（338）及び（344）を夫夫具えている。
これらレジスタ（310），（316），（322），（328），
（334）及び（340）は、第３図を参照して説明したレジ
スタ（200）と同一であり、同様に実現できる。２倍マ
ルチプライヤ（350）は、入力端子（352）及び出力端子
（354）を有し、入力端子（352）に供給されたデジタル
・ワードに応答して、このデジタル・ワードの値及び整
数２のデジタル積を表わすデジタル・ワードを出力端子
（354）に発生する。この２倍マルチプライヤ（350）に
は種々のデジタル素子を利用できるが、好適な実施例に
おいては、２進数で２倍の掛算の効果が実現できるよう
に、入力端子（352）に供給された関連ビツト・パター
ンを１ビツト位置だけシフトして、この機能を達成す
る。加算器（360）は、入力端子（362），（364）及び
（366）並びに出力端子（370）を有し、第３図を参照し
て説明した加算器（216）と同じであり、同様に実現で
きる。４分割器（380）は、入力端子（382）及び出力端
子（384）を有し、第３図を参照して上述した４分割器
（226）と同じであり、同様に実現できる。第６図の装
置は次のように構成する。レジスタ（310）の入力端子
（312）は、加算器（360）の入力端子（362）に結合
し、第４フイルタ関数ブロツク入力端子（142）（第２
図）に対応させる。レジスタ（310），（316），（32
2），（328），（334）の各出力端子（314），（32
0），（326），（332），（338）をレジスタ（316），
（322），（328），（334），（340）の各入力端子（31
8），（324），（330），（336）及び（342）に夫夫結
合する。レジスタ（322）の出力端子（326）は更に２倍
マルチプライヤ（350）の入力端子（352）にも結合す
る。レジスタ（340）の出力端子（344）を加算器（36
0）の入力端子（366）に結合する。２倍マルチプライヤ
（350）の出力端子（354）を加算器（360）の入力端子
（364）に結合する。加算器（360）の出力端子（370）
を４分割器（380）の入力端子（382）に結合する。４分
割器（380）の出力端子（384）が第４フイルタ関数ブロ
ツク出力端子（144）（第２図）に対応する。第６図の
上述した装置の独立した周波数応答は、２つの零、即
ち、第１番目の零が約0.35の正規化周波数で、第２番目
の零が約1.0の正規化周波数であるコム・フイルタであ
る。第１〜第４フイルタ関数ブロツク（110），（11
2），（114）及び（116）をカスケード組合せした第４
フイルタ関数ブロツク出力端子（144）における周波数
応答は、約0.18の正規化周波数において利得が−10dBの
ロー・パス・フイルタである。

第５フイルタ関数ブロツク（118）用に選択したフイル
タ関数は次のとおりである。

（Z^-4＋１）/2 第７図は好適な実施例における第５フイルタ関数ブロツ
ク（118）を示す。第７図において、レジスタ（390），
（396），（402）及び（408）は、入力端子（392），
（398），（404）及び（410）並びに出力端子（394），
（400），（406）及び（412）を夫々具えている。これ
らレジスタ（390），（396），（402）及び（408）の各
々は、第３図を参照して説明したレジスタ（200）と同
じであり、同様に実現できる。加算器（414）は、入力
端子（416）及び（418）並びに出力端子（420）を有
し、第４図を参照して説明した加算器（252）と同じで
あり、同様に実現できる。２分割器（422）は入力端子
（424）及び出力端子（426）を有し、第５図を参照して
説明した２分割器（300）と同じであり、同様に実現で
きる。第７図の装置は以下の如く構成する。レジスタ
（390）の入力端子（392）を加算器（414）の入力端子
（416）に結合し、第５フイルタ関数ブロツク入力端子
（146）（第２図）に対応させる。レジスタ（390），
（396）及び（402）の各出力端子（394），（400）及び
（406）をレジスタ（396），（402）及び（408）の各入
力端子（398），（404）及び（410）に夫々結合する。
レジスタ（408）の出力端子（412）を加算器（414）の
入力端子（418）に結合する。加算器（414）の出力端子
（420）を２分割器（422）の入力端子（424）に結合す
る。２分割器（422）の出力端子（426）が第５フイルタ
関数ブロツク出力端子（148）（第２図）に対応する。
第７図の上述した装置の独立した周波数応答は、２つの
零を有する、即ち、第１の零が約0.24の正規化周波数
で、第２の零が約0.74の正規化周波数であるコム・フイ
ルタである。第１〜第５フイルタ関数ブロツク（11
0），（112），（114），（116）及び（118）をカスケ
ード組合せした第５フイルタ関数ブロツク出力端子（14
8）における周波数応答は、約0.14の正規化周波数で利
得が−10dBのロー・パス・フイルタである。

第６フイルタ関数ブロツク（120）（第２図）用に選択
したフイルタ伝達関数は次のとおりである。

（Z^-8＋１）/2 第８図は、好適な実施例における第６フイルタ関数ブロ
ツク（120）を示す。第８図において、レジスタ（43
0），（436），（442），（448），（454），（460），
（468）及び（474）は、入力端子（432），（438），
（444），（450），（456），（462），（470）及び（4
76）並びに出力端子（434），（440），（446），（45
2），（458），（464），（472）及び（478）を夫夫具
えている。これらレジスタ（430），（436），（44
2），（448），（454），（460），（468）及び（474）
の各々は、第３図を参照して説明したレジスタ（200）
と同じであり、同様に実現できる。加算器（480）は、
入力端子（482）及び（484）並びに出力端子（486）を
有する。この加算器（480）は、第４図を参照して説明
した加算器（252）と同じであり、同様に実現できる。
２分割器（490）は、入力端子（492）及び出力端子（49
4）を有し、第５図を参照して説明した２分割器（300）
と同じであり、同様に実現できる。上述の装置は次のよ
うに構成する。レジスタ（430）の入力端子（432）は、
加算器（480）の入力端子（482）に結合し、第６フイル
タ関数ブロツク入力端子（150）（第２図）に対応させ
る。レジスタ（430），（436），（442），（448），
（454），（460）及び（468）の各出力端子（434），
（440），（446），（452），（458），（464）及び（4
72）は、レジスタ（436），（442），（448），（45
4），（460），（468）及び（474）の各入力端子（43
8），（444），（450），（456），（462），（470）及
び（476）に夫々接続する。レジスタ（474）の出力端子
（478）を加算器（480）の入力端子（484）に結合す
る。加算器（480）の出力端子（486）を２分割器（49
0）の入力端子（492）に結合する。２分割器（490）の
出力端子（494）が、第６フイルタ関数ブロツク出力端
子（152）（第２図）に対応する。第８図の上述した装
置の独立した周波数応答は４つの零を有するコム・フイ
ルタである。なお、約0.12の正規化周波数において第１
の零で、約0.38の正規化周波数において第２の零で、約
0.62の正規化周波数において第３の零で、約0.88の正規
化周波数において第４の零である。第１〜第６フイルタ
関数ブロツク（110），（112），（114），（116），
（118）及び（120）をカスケード組合せした第６フイル
タ関数ブロツク出力端子（152）における周波数応答
は、約0.08の正規化周波数において利得が−10dBのロー
・パス・フイルタである。

第７フイルタ関数ブロツク（122）（第２図）用に選択
したフイルタ伝達関数は次のとおりである。

（Z^-12＋１）/2 第９図は、好適な実施例における第７フイルタ関数ブロ
ツク（122）を示す。第９図において、レジスタ（50
0），（506），（512），（518），（524），（530），
（536），（542），（548），（554），（560）及び（5
66）は、入力端子（502），（508），（514），（52
0），（526），（532），（538），（544），（550），
（556），（562）及び（562）並びに出力端子（504），
（510），（516），（522），（528），（534），（54
0），（546），（552），（558），（564）及び（560）
を夫夫具えている。これらレジスタの各々は、第３図を
参照して説明したレジスタ（200）と同じであり、同様
に実現できる。加算器（572）は、入力端子（574）及び
（576）並びに出力端子（578）を有し、第４図を参照し
て説明した加算器（252）と同一であり、同様に実現で
きる。２分割器（580）は、入力端子（582）及び出力端
子（584）を具えており、第５図を参照して上述した２
分割器（300）と同じであり、同様に実現できる。第９
図の上述した装置は次のように構成する。レジスタ（50
0）の入力端子（502）は、加算器（572）の入力端子（5
74）に結合し、第７フイルタ関数ブロツク入力端子（15
4）（第２図）に対応する。レジスタ（500），（50
6），（512），（518），（524），（530），（536），
（542），（548），（554）及び（560）の各出力端子
（504），（510），（516），（522,）（528），（53
4），（540），（546），（552），（558）及び（564）
をレジスタ（506），（512），（518），（524），（53
0），（536），（542），（548），（554），（560）及
び（566）の各入力端子（508），（514），（520），
（526），（532），（538），（544），（550），（55
6），（562）及び（568）に夫々結合する。レジスタ（5
66）の出力端子（570）を加算器（572）の入力端子（57
6）に結合する。加算器（572）の出力端子（578）を２
分割器（580）の入力端子（582）に結合する。２分割器
（580）の出力端子（584）が第７フイルタ関数ブロツク
出力端子（156）（第２図）に対応する。第９図の装置
の独立した周波数応答は、約0.08,0.25,0.42,0.58,0.75
及び0.92の正規化周波数において６つの零を有するコム
・フイルタである。第１〜第７フイルタ関数ブロツク
（110），（112），（114），（116），（118），（12
0）及び（122）のカスケード組合せの第７フイルタ関数
ブロツク出力端子（156）における周波数応答は、約0.0
5正規化周波数において利得が−10dBのロー・パス・フ
イルタである。

第２図において、第１〜第７遅延回路（172），（16
0），（162），（164），（166），（168）及び（170）
の各々は、フエアチヤイルド・デジタル・プロダクツの
製造した74F374型遅延集積回路、又はカリフオルニア州
ラ・ジオラのテイ・アール・ダブリユ・エレクトロニツ
ク・コンポーネンツ・グループが製造したTDC 1011型可
変長８ビツト・シフト・レジスタ集積回路の如き当業者
に周知の種々の遅延素子を利用できる。スイツチ（18
0），（182），（184），（186），（188），（190），
（192）及び（194）の各々は、当業者に周知の種々のス
イツチ素子を利用できる。混合器（90）は、フエアチヤ
イルド・デジタル・プロダクツの製造した74F382型演算
ロジツク・ユニツト集積回路、カリフオルニア州サニー
ベルのアドバンスド・マイクロ・デバイシズの製造した
29520型４ステージ・パイプライン・レジスタ集積回路
及びテイ・アール・ダブリユ・エレクトロニツク・コン
ポーネンツ・グループの製造したMPY112K型12ビツト・
バイ・12ビツト・デジタル・マルチプライヤ集積回路の
如き当業者に周知の種々の混合装置を利用できる。この
点、上述の好適な実施例では、混合器（90）の関数は次
のとおりである。

フイルタ出力信号＝ａ（Ａ−Ｂ）＋Ｂ …（２） なお、a,A及びＢは等式（１）に関して上述した変数に
対応する。等式（２）は等式（１）と数学的に等価であ
るが、等式（２）の実施は単一の掛算を必要とするのに
対し、等式（１）の実施には２つの掛算が必要なので、
等式（２）が好ましい。

本発明によれば、第１フイルタ関数ブロツクの通過帯
域、即ち第１フイルタ関数出力端子（132）の応答及び
使用したすべてのフイルタ関数ブロツクのカスケード組
合せの通過帯域、即ち第７フイルタ関数出力端子（15
6）からのカスケード応答間の通過帯域を有するロー・
パス・フイルタが達成できる。特に、所望通過帯域に応
じて、ろ波が過乗の出力応答の対応するフイルタ関数ブ
ロツク及びろ波が不足の出力応答の隣接したフイルタ関
数ブロツクを選択し、混合器（90）の各入力に結合す
る。そして、所望通過帯域に応じて、混合比信号を混合
比入力端子（96）に供給する。これらのことは図示した
実施例より容易に理解できよう。なお、ここで所望のロ
ー・パス・フイルタは、0.5の正規化特性において、周
波数応答が−10dB減衰される。第10図において、応答曲
線（590）は、第１フイルタ関数ブロツク出力端子（13
2）からみた第１フイルタ関数ブロツクのロー・パス・
フイルタ特性を示す。なお上述した如く、応答曲線（59
0）は、約0.62の正規化周波数において、応答が−10dB
減少したロー・パス・フイルタである。同様に、応答曲
線（592）は、第２フイルタ関数出力端子（136）からみ
た第１及び第２フイルタ関数ブロツク（110）及び（11
2）のカスケード組合せのロー・パス・フイルタ特性を
示す。なお上述の如く、応答曲線（592）は、約0.45の
正規化周波数において、応答が−10dB減少するロー・パ
ス・フイルタである。本発明によれば、上述した信号、
即ち、第２遅延回路（160）で遅延された第１フイルタ
関数ブロツク出力端子（132）からの信号及び第３遅延
回路（162）で遅延された第２フイルタ関数ブロツク出
力端子（136）からの信号を、混合器（90）の混合比入
力端子（96）に供給された所定の混合比により混合器
（90）により混合する。第10図に示した例では、混合器
（90）の混合比入力端子（96）に供給した0.67の混合比
により、この混合器（90）の混合器出力端子（98）から
のフイルタ出力信号（100）は、第10図の応答曲線（59
4）に示した如く、0.5の正規化周波数において−10dB減
少するロー・パス応答になる。上述より理解できる如
く、混合器（90）の混合比入力端子（96）に供給される
混合比を変化することにより、応答曲線（590）及び（5
92）間の他のロー・パス周波数応答特性を同様に達成で
きる。よつて、ろ波過多及びろ波不足の隣接するフイル
タ関数ブロツクの出力端子を混合器（90）に結合し、混
合器（90）の混合比入力端子（96）に供給する混合比の
数値を選択して、第１フイルタ関数ブロツク（110）及
び第７フイルタ関数ブロツク（122）の通過帯域間の任
意所望の通過帯域のロー・パス・フイルタを同様に達成
できることが理解できよう。選択したフイルタ特性に必
要な数値は、当業者に周知の経験法又は計算法により決
定する。

〔発明の効果〕

上述の如く本発明によれば、複数のフイルタ関数ブロツ
クを順次接続し、これらフイルタ関数ブロツクの入力端
子の夫々に遅延回路を接続して各フイルタ関数でロツク
の伝搬遅延時間を補償している。更に、これら遅延回路
と最終段のフイルタ関数ブロツクの出力信号を選択的に
混合器に供給して、所望の混合比で混合している。よつ
て、この混合比及び混合器に供給する信号を任意に選択
することにより、通過帯域を可変できる。また、構成が
簡単かつ安価である。

【図面の簡単な説明】 第１図は本発明の好適な一実施例のブロツク図、第２図
は本発明をロー・パス・フイルタに適用した場合の好適
な実施例のブロツク図、第３〜第９図は第２図の各フイ
ルタ関数ブロツクの詳細なブロツク図、第10図は第２図
のフイルタ装置の特性図である。 図において、（12），（18），（24），（30），（3
6），（110）〜（22）はフイルタ関数ブロツク、（4
2），（48），（54），（60），（66），（160），（16
2），（164），（166），（168），（170）及び（172）
は遅延回路、（76）〜（87）及び（180）〜（194）はス
イツチ、（90）は混合器である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】順次接続された複数のフイルタ関数ブロツ
   クと、該複数のフイルタ関数ブロツクの入力端子に夫々
   接続され上記複数のフイルタ関数ブロツクの各々の伝搬
   遅延時間を補償する複数の遅延回路と、第１及び第２入
   力端子に供給された信号を混合比入力端子に供給された
   信号に応じて混合する混合器と、上記複数の遅延回路の
   各出力信号及び上記複数のフイルタ関数ブロツクの最終
   段の出力信号を上記混合器の第１及び第２入力端子に選
   択的に供給するスイツチとを具えた可変通過帯域フイル
   タ装置。