JPH03209912A - デシメータ回路 - Google Patents
デシメータ回路Info
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- JPH03209912A JPH03209912A JP2005086A JP508690A JPH03209912A JP H03209912 A JPH03209912 A JP H03209912A JP 2005086 A JP2005086 A JP 2005086A JP 508690 A JP508690 A JP 508690A JP H03209912 A JPH03209912 A JP H03209912A
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- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03H2218/00—Indexing scheme relating to details of digital filters
- H03H2218/10—Multiplier and or accumulator units
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダウンザンプリンダを伴うＦＩＲフィルタ回
路から構成されるデシメータ回路に関する。
路から構成されるデシメータ回路に関する。
ΔΣ形ＡＤコンバータのようにアナログ入力信号を高速
サンプリングしてデジタルデータに変換するＡＤコンバ
ータでは、高速サンプリングして得られたデジタルデー
タを所望のサンプリング周波数のデジタルデータに変換
するためデシメータ回路を用いている。
サンプリングしてデジタルデータに変換するＡＤコンバ
ータでは、高速サンプリングして得られたデジタルデー
タを所望のサンプリング周波数のデジタルデータに変換
するためデシメータ回路を用いている。
第３図は従来のデシメータ回路の一例のブロック図を示
す。このデシメータ回路は、サンプリング周波数ｆでサ
ンプリングされたデジタルデータを４回に１回間引きし
てサンプリング周波数ｆ／４のデジタル信号に変換する
機能を持ち、間引きに伴う折り返し雑音の発生を防止す
るための１６タツプＦＩＲフィルタ回路と、周波数ｒ／
４でＦｌ、Ｒフィルタ出力をラッチするラッチ回路より
構成されている。図で、１は周波数ｆでサンプリングさ
れた入力データＸの入力信号線、３１は入力信号線１よ
りデータを入力しサンプリング周波数ｆの速度でシフト
動作させる１５段のシフトレジスタ、３２はシフトレジ
スタ３１の各レジスタの出力データのフィルタ係数メモ
リ３３から出力されるフィルタ係数を乗算する乗算器、
９ａは乗算器３３の出力データの総和を計算する加算器
、１２ａは加算器９ａの出力を４回に１回取り出すラッ
チ回路、１３はラッチ回路の出力データＹの出力信号線
、３３は乗算器９ａへ入力する１６ワードのフィルタ係
数を記憶する係数メモリを示す。
す。このデシメータ回路は、サンプリング周波数ｆでサ
ンプリングされたデジタルデータを４回に１回間引きし
てサンプリング周波数ｆ／４のデジタル信号に変換する
機能を持ち、間引きに伴う折り返し雑音の発生を防止す
るための１６タツプＦＩＲフィルタ回路と、周波数ｒ／
４でＦｌ、Ｒフィルタ出力をラッチするラッチ回路より
構成されている。図で、１は周波数ｆでサンプリングさ
れた入力データＸの入力信号線、３１は入力信号線１よ
りデータを入力しサンプリング周波数ｆの速度でシフト
動作させる１５段のシフトレジスタ、３２はシフトレジ
スタ３１の各レジスタの出力データのフィルタ係数メモ
リ３３から出力されるフィルタ係数を乗算する乗算器、
９ａは乗算器３３の出力データの総和を計算する加算器
、１２ａは加算器９ａの出力を４回に１回取り出すラッ
チ回路、１３はラッチ回路の出力データＹの出力信号線
、３３は乗算器９ａへ入力する１６ワードのフィルタ係
数を記憶する係数メモリを示す。
次の第１表は入力信号線１の入力データＸ、加算器９ａ
の出力データ及び出力信号線１３の出力データＹのデー
タ遷移を示した表である。
の出力データ及び出力信号線１３の出力データＹのデー
タ遷移を示した表である。
第
表
次に、従来技術によるデシメータ回路の処理を説明する
。入力信号線１の時刻ｔにおけるデータなＸ （ｔ）と
すると、シフトレジスタ３１は、入力信号線ｌから入力
したデータを１５クロック分保持し、入力データ及び各
レジスタの出力はＸ（ｔ）、Ｘ（ｔ−１）、・・・・・
・、Ｘ（ｔ−１５）となる。乗算器３２により入力デー
タ及びシフトレジスタ３１の各レジスタの出力データに
係数メモリ３３の出力する係数データｃ （１５）、ｃ
（１４）、・・・、Ｃ（０）を掛は合わせ、その結果
を加算器９＆により加算する。従っ５− て、第１表に示すように加算器９ａの出力データは、ｃ
（１５） ・Ｘ（ｔ）＋ ｃ （１４） ・Ｘ（ｔ−
１）・・ｃ（０）・Ｘ（ｔ−１５）となる。さらに、加
算器９ａの出力データは、周波数ｆ／４のクロックでラ
ッチ回路１２ａによりラッチされて出力される。
。入力信号線１の時刻ｔにおけるデータなＸ （ｔ）と
すると、シフトレジスタ３１は、入力信号線ｌから入力
したデータを１５クロック分保持し、入力データ及び各
レジスタの出力はＸ（ｔ）、Ｘ（ｔ−１）、・・・・・
・、Ｘ（ｔ−１５）となる。乗算器３２により入力デー
タ及びシフトレジスタ３１の各レジスタの出力データに
係数メモリ３３の出力する係数データｃ （１５）、ｃ
（１４）、・・・、Ｃ（０）を掛は合わせ、その結果
を加算器９＆により加算する。従っ５− て、第１表に示すように加算器９ａの出力データは、ｃ
（１５） ・Ｘ（ｔ）＋ ｃ （１４） ・Ｘ（ｔ−
１）・・ｃ（０）・Ｘ（ｔ−１５）となる。さらに、加
算器９ａの出力データは、周波数ｆ／４のクロックでラ
ッチ回路１２ａによりラッチされて出力される。
上述した従来のデシメータ回路を実現する場合は、１６
個の乗算器と１６個のデータを１度に加算する加算器を
用いるか、もしくは入力データのサンプリング周波数ｆ
の１６倍の速度で演算可能な高速な乗算器及び加算器と
周波数ｆの１６倍の速度でアクセス可能な係数メモリを
用いる必要があり、また１５段のシフトレジスタも必要
となる。
個の乗算器と１６個のデータを１度に加算する加算器を
用いるか、もしくは入力データのサンプリング周波数ｆ
の１６倍の速度で演算可能な高速な乗算器及び加算器と
周波数ｆの１６倍の速度でアクセス可能な係数メモリを
用いる必要があり、また１５段のシフトレジスタも必要
となる。
従って、大規模な回路構成となり、高速動作が必要とな
るという問題点を持つ。
るという問題点を持つ。
本発明の目的は、このような問題を解決し、係数メモリ
のアドレス発生回路を２つのカウンタを用いることによ
って構成し、間引きにより出力されないデータ演算処理
の部分を削除して簡単な構成で高速動作を軽減したデシ
メータ回路を提供す６− ることにある。
のアドレス発生回路を２つのカウンタを用いることによ
って構成し、間引きにより出力されないデータ演算処理
の部分を削除して簡単な構成で高速動作を軽減したデシ
メータ回路を提供す６− ることにある。
本発明の構成は、サンプリング周波数ｆで→ノ゛ンプリ
ングされた入力データをｎタップのＦＩＲフィルタで処
理し、このＦＩＲフィルタの出力データをｆ ／ ｍ周
波数で再サンプリングするデシメータ回路において、前
記サンプリング周波数ｆのｎ／ｍ進の周波数で動作する
クロックにより順次１カウントづつインクリメントする
状態と２カウントづつインクリメントする状態とを切換
えられるｎ ／ ｍ進カウンタと、前記クロックにより
順次１カウントづつインクリメントするｎ進カウンタと
、とのｎ進カウンタの出力値をデコードして前記ｎ／ｍ
進カウンタのインクリメント状態を切換える制御信号を
つくる第１のデコーダと、前記ｎ進カウンタの出力値を
ｍ／ｎ倍した値に前記ｎ ／ ｍ進カウンタの出力値を
ｍ倍した値を加えた値をアドレスとするアドレス回路と
、このアドレス回路のアドレスに従って所定のｎワード
のフィルタ係数を出力する係数メモリと、この係数メモ
リから出力される係数を前記入力データに乗算する乗算
器と、前記係数メモリのアドレス値をデコードする第２
のデコーダと、この第２のデコーダ２の出力信号により
加算出力データとクリアデータ「０」とを切換えて出力
するクリア回路と、このクリア回路の出力データを入力
し前記クロックでシフト動作して出力するｎ ／ ｍ段
のシフトレジスタと、このシフトレジスタの出力データ
とこの加算器の出力を前記第２のデコーダの出力信号で
ラッチするラッチ回路とを有することを特徴とする。
ングされた入力データをｎタップのＦＩＲフィルタで処
理し、このＦＩＲフィルタの出力データをｆ ／ ｍ周
波数で再サンプリングするデシメータ回路において、前
記サンプリング周波数ｆのｎ／ｍ進の周波数で動作する
クロックにより順次１カウントづつインクリメントする
状態と２カウントづつインクリメントする状態とを切換
えられるｎ ／ ｍ進カウンタと、前記クロックにより
順次１カウントづつインクリメントするｎ進カウンタと
、とのｎ進カウンタの出力値をデコードして前記ｎ／ｍ
進カウンタのインクリメント状態を切換える制御信号を
つくる第１のデコーダと、前記ｎ進カウンタの出力値を
ｍ／ｎ倍した値に前記ｎ ／ ｍ進カウンタの出力値を
ｍ倍した値を加えた値をアドレスとするアドレス回路と
、このアドレス回路のアドレスに従って所定のｎワード
のフィルタ係数を出力する係数メモリと、この係数メモ
リから出力される係数を前記入力データに乗算する乗算
器と、前記係数メモリのアドレス値をデコードする第２
のデコーダと、この第２のデコーダ２の出力信号により
加算出力データとクリアデータ「０」とを切換えて出力
するクリア回路と、このクリア回路の出力データを入力
し前記クロックでシフト動作して出力するｎ ／ ｍ段
のシフトレジスタと、このシフトレジスタの出力データ
とこの加算器の出力を前記第２のデコーダの出力信号で
ラッチするラッチ回路とを有することを特徴とする。
次に、図面を用いて本発明を説明する。
第１図は本発明の一実施例のブ四ツク図で、サンプリン
グ周波数ｆでサンプリングされた入力データを１６（＝
ｎ）タップのＦＩＲフィルタに通し、その出力を４ （
＝ｍ）回に１回間弓いて出力するデシメータ回路を示し
ている。図において、１は周波数ｆでサンプリングされ
た入力データＸの入力信号線、２はサンプリング周波数
ｆの４（＝ｎ／ｍ）倍で動作するクロックのクロック信
号線、３はデコーダ回路５の出力信号により、クロック
２で下位ビットよりインクリメントする状態と上位ビッ
トよりインクリメントする状態を切り換える機能を持つ
２ビツトの４（＝ｎ／ｍ）進カウンタ、４はクロック信
号線２のクロックで順次１カウンタづつインクリメント
する４ビツトの１６（＝ｎ）進カウンタ、５はカウンタ
４の出力をデ′コードしカウンタ４の出力デ′−夕が“
１５”の時カウンタ３を上位ビットよりインクリメント
しカウンタ４の出力が０〜１４０時、カウンタ３を下位
ビットよりインクリメントするように制御する制御信号
を生成するデコーダ、６はカウンタ４の出力値を１／４
（＝ｍ／ｎ）倍した値にカウンタ３の出力値を４ （
＝ｍ）倍した値を加えた値、つまり、カウンタ４の出力
の上位２ビツトを下位２ビツト、カウンタ３の出力の２
ビツトを上位２ビツトに割り付けた４ビツトデータをア
ドレスとし１６（＝ｎ）ワードのフィルタ係数Ｃ（０）
〜Ｃ（１５）を出力する係数メモリ、７は係数メモリ６
のアドレス値をデコードし係数メモリ６のアドレス−’
：’ｊｙ 値が「１５」の時クリア回路１０の出力を「０」として
ラッチ回路１２に加算器９の出力をラッチするように制
御する制御信号を生成するデコーダ、８は入力信号線１
の入力データと係数メモリ６から出力される係数を乗算
する乗算器、９は乗算器８の出力とシフトレジスタ１１
の出力を加算する加算器、１０はデコーダ７の制御信号
により加算器９の出力データと「０」とを切り換えてシ
フトレジスタ１１に入力するクリア回路、１１はクリア
回路１０の出力データを入力し、クロック信号線２のク
ロックでシフト動作し加算器９へ出力する４ （＝ｎ／
ｍ）段のシフトレジスタ、１２はデコーダ７の制御信号
により加算器９の出力をラッチするラッチ回路、１３は
出力データＹの出力信号線である。
グ周波数ｆでサンプリングされた入力データを１６（＝
ｎ）タップのＦＩＲフィルタに通し、その出力を４ （
＝ｍ）回に１回間弓いて出力するデシメータ回路を示し
ている。図において、１は周波数ｆでサンプリングされ
た入力データＸの入力信号線、２はサンプリング周波数
ｆの４（＝ｎ／ｍ）倍で動作するクロックのクロック信
号線、３はデコーダ回路５の出力信号により、クロック
２で下位ビットよりインクリメントする状態と上位ビッ
トよりインクリメントする状態を切り換える機能を持つ
２ビツトの４（＝ｎ／ｍ）進カウンタ、４はクロック信
号線２のクロックで順次１カウンタづつインクリメント
する４ビツトの１６（＝ｎ）進カウンタ、５はカウンタ
４の出力をデ′コードしカウンタ４の出力デ′−夕が“
１５”の時カウンタ３を上位ビットよりインクリメント
しカウンタ４の出力が０〜１４０時、カウンタ３を下位
ビットよりインクリメントするように制御する制御信号
を生成するデコーダ、６はカウンタ４の出力値を１／４
（＝ｍ／ｎ）倍した値にカウンタ３の出力値を４ （
＝ｍ）倍した値を加えた値、つまり、カウンタ４の出力
の上位２ビツトを下位２ビツト、カウンタ３の出力の２
ビツトを上位２ビツトに割り付けた４ビツトデータをア
ドレスとし１６（＝ｎ）ワードのフィルタ係数Ｃ（０）
〜Ｃ（１５）を出力する係数メモリ、７は係数メモリ６
のアドレス値をデコードし係数メモリ６のアドレス−’
：’ｊｙ 値が「１５」の時クリア回路１０の出力を「０」として
ラッチ回路１２に加算器９の出力をラッチするように制
御する制御信号を生成するデコーダ、８は入力信号線１
の入力データと係数メモリ６から出力される係数を乗算
する乗算器、９は乗算器８の出力とシフトレジスタ１１
の出力を加算する加算器、１０はデコーダ７の制御信号
により加算器９の出力データと「０」とを切り換えてシ
フトレジスタ１１に入力するクリア回路、１１はクリア
回路１０の出力データを入力し、クロック信号線２のク
ロックでシフト動作し加算器９へ出力する４ （＝ｎ／
ｍ）段のシフトレジスタ、１２はデコーダ７の制御信号
により加算器９の出力をラッチするラッチ回路、１３は
出力データＹの出力信号線である。
第２表は、入力信号線１のデータＸとカウンタ３の出力
、カウンタ４の出力、カウンタ３とカウンタ４の２つの
カウンタ出力から生成される係数メモリ６のアドレス、
加算器９の出力、出力信号線１３の出力データＹのデー
タ遷移を示した表である。
、カウンタ４の出力、カウンタ３とカウンタ４の２つの
カウンタ出力から生成される係数メモリ６のアドレス、
加算器９の出力、出力信号線１３の出力データＹのデー
タ遷移を示した表である。
−’１０−
第
２
表
カウンタ４
引続き第１図を用いて動作を説明する。カウンタ３及び
カウンタ４は、サンプリング周波数ｆの４倍の周波数で
動作するりｐツク信号線２のクロックで順次１カウンタ
づつインクリメントする。
カウンタ４は、サンプリング周波数ｆの４倍の周波数で
動作するりｐツク信号線２のクロックで順次１カウンタ
づつインクリメントする。
但し、カウンタ３はデコーダ回路５の制御によりカウン
タ４の出力が「１５」となった時は上位ビットよりイン
クリメントするため１カウンタ分ずれる。また、係数メ
モリ６はカウンタ４の４ビツト出力の上位２ビツトを下
位２ビツトに、カウンタ３の２ビツト出力を上位２ビツ
トに割当てた４ビツトデータをアドレスとする。従って
、カウンタ３，４の出力データ及び係数メモリ６のアド
レスデータが第１表に示すように遷移し、一方、入力信
号線１の入力データＸはサンプリング周波数ｆで遷移す
るため、入力信号線１の１サンプルのデータに対して４
飛びの４個のメモリアドレスが指定され、またこの４個
のメモリアドレスは各々入力データのサンプリング周期
ではＯ〜１５まで順次１カウントづつインクリメントさ
れることになる。このようにアドレスが指定される係数
１２− メモリ６から係数データを乗算器８で入力信号線１の入
力データと乗算し、乗算器８の出力データを加算器９に
おいてシフトレジスタ１１の出力データと加算し、再度
シフトレジスタ１１へ入力する。
タ４の出力が「１５」となった時は上位ビットよりイン
クリメントするため１カウンタ分ずれる。また、係数メ
モリ６はカウンタ４の４ビツト出力の上位２ビツトを下
位２ビツトに、カウンタ３の２ビツト出力を上位２ビツ
トに割当てた４ビツトデータをアドレスとする。従って
、カウンタ３，４の出力データ及び係数メモリ６のアド
レスデータが第１表に示すように遷移し、一方、入力信
号線１の入力データＸはサンプリング周波数ｆで遷移す
るため、入力信号線１の１サンプルのデータに対して４
飛びの４個のメモリアドレスが指定され、またこの４個
のメモリアドレスは各々入力データのサンプリング周期
ではＯ〜１５まで順次１カウントづつインクリメントさ
れることになる。このようにアドレスが指定される係数
１２− メモリ６から係数データを乗算器８で入力信号線１の入
力データと乗算し、乗算器８の出力データを加算器９に
おいてシフトレジスタ１１の出力データと加算し、再度
シフトレジスタ１１へ入力する。
ここで、シフトレジスタ１１はクロック信号線２のクロ
ックによってシフト動作する４段のシフトレジスタであ
るから、シフトレジスタ１１の各レジスタでは係数メモ
リアドレスとしてＯ〜１５まで順次読出したフィルタ係
数データｃ（０）〜Ｃ（１５）と入力信号線１の入力デ
ータＸとの積和が保持さる。また、この積和結果はデコ
ーダ７の制御により係数メモリ６のアドレスが「１５」
となり係数ｃ （１５）と入力信号線１の入力データ
Ｘとの乗算結果を加算した時にラッチ回路１２でラッチ
出力される。同時にシフトレジスタ１１にはクリア回路
１０によって「０」が入力され、再びフィルタ係数ｃ（
０）〜ｃ （１５）と入力信号線１の入力データＸとの
積和計算の結果が保持される。このようにして、出力信
号線１３には入力信号線１−１３、＝ の入力データの４サンプルデータに１回、１６タツプＦ
ＩＲフイルタの演算結果が出力される。
ックによってシフト動作する４段のシフトレジスタであ
るから、シフトレジスタ１１の各レジスタでは係数メモ
リアドレスとしてＯ〜１５まで順次読出したフィルタ係
数データｃ（０）〜Ｃ（１５）と入力信号線１の入力デ
ータＸとの積和が保持さる。また、この積和結果はデコ
ーダ７の制御により係数メモリ６のアドレスが「１５」
となり係数ｃ （１５）と入力信号線１の入力データ
Ｘとの乗算結果を加算した時にラッチ回路１２でラッチ
出力される。同時にシフトレジスタ１１にはクリア回路
１０によって「０」が入力され、再びフィルタ係数ｃ（
０）〜ｃ （１５）と入力信号線１の入力データＸとの
積和計算の結果が保持される。このようにして、出力信
号線１３には入力信号線１−１３、＝ の入力データの４サンプルデータに１回、１６タツプＦ
ＩＲフイルタの演算結果が出力される。
第２図は本発明の第２の実施例のブロック図で、サンプ
リング周波数ｆでサンプリングされた入力データを１５
（＝ｎ）タップのＦＩＲフィルタに通し、その出力を５
回（二ｍ）に１回間引いて出力するデシメータ回路を示
している。本実施例は、クロック信号線２のクロックが
サンプリング周波Ｂｆの３（＝ｎ／ｍ）倍で動作する。
リング周波数ｆでサンプリングされた入力データを１５
（＝ｎ）タップのＦＩＲフィルタに通し、その出力を５
回（二ｍ）に１回間引いて出力するデシメータ回路を示
している。本実施例は、クロック信号線２のクロックが
サンプリング周波Ｂｆの３（＝ｎ／ｍ）倍で動作する。
２１はデコーダ回路２３の出力信号により、クロック信
号線２のクロックで１カウントづつインクリメントする
状態と２カウントづつインクリメントする状態を切り換
える機能を持つ３（＝ｎ／ｍ）進カウンタ、２２はクロ
ックで順次１カウントづつインクリメントする１５（＝
ｎ）進カウンタ、デコーダ回路２３はカウンタ２２の出
力データをデコードしてその出力データが１１４」の時
カウンタ２］を２カウントづつインクリメントし、その
出力データが「０〜１３Ｊの時カウンタ２１を１カウン
トづつインクリメントするように制御する制御−１１ｒ
４．、〒 信号を生成する。２４はカウンタ２１の出力値を５ （
＝ｍ）倍する乗算器、２５はカウンタ２２の出力値を１
／３（＝ｍ／ｎ）倍する乗算器、２６は乗算器２４の出
力値に乗算器２５の出力値を加算し係数メモリ６ａのア
ドレスを生成する加算器、係数メモリ６ａは加算器２６
の出力データをアドレスとして１５ワードのフィルタ係
数ｃ（０）〜Ｃ（１４）を出力し、デコーダ７は係数メ
モリ６ａのアドレス値をデコードしそのアドレス値が「
１４」の時クリア回路１０の出力を「０」としラッチ回
路１２に加算器９の出力をラッチするように制御する制
御信号を生成する。３段シフトレジスタ１１ａはクリア
回路１０の出力データを入力しクロック信号線２のクロ
ックでシフト動作し加算器９へ出力する。
号線２のクロックで１カウントづつインクリメントする
状態と２カウントづつインクリメントする状態を切り換
える機能を持つ３（＝ｎ／ｍ）進カウンタ、２２はクロ
ックで順次１カウントづつインクリメントする１５（＝
ｎ）進カウンタ、デコーダ回路２３はカウンタ２２の出
力データをデコードしてその出力データが１１４」の時
カウンタ２］を２カウントづつインクリメントし、その
出力データが「０〜１３Ｊの時カウンタ２１を１カウン
トづつインクリメントするように制御する制御−１１ｒ
４．、〒 信号を生成する。２４はカウンタ２１の出力値を５ （
＝ｍ）倍する乗算器、２５はカウンタ２２の出力値を１
／３（＝ｍ／ｎ）倍する乗算器、２６は乗算器２４の出
力値に乗算器２５の出力値を加算し係数メモリ６ａのア
ドレスを生成する加算器、係数メモリ６ａは加算器２６
の出力データをアドレスとして１５ワードのフィルタ係
数ｃ（０）〜Ｃ（１４）を出力し、デコーダ７は係数メ
モリ６ａのアドレス値をデコードしそのアドレス値が「
１４」の時クリア回路１０の出力を「０」としラッチ回
路１２に加算器９の出力をラッチするように制御する制
御信号を生成する。３段シフトレジスタ１１ａはクリア
回路１０の出力データを入力しクロック信号線２のクロ
ックでシフト動作し加算器９へ出力する。
第３表は第２図の入力信号線１のデータＸとカウンタ２
１，２２の出力、係数メモリ６ａのアドレス、加算器９
の出力および出力データＹのデータ遷移を示したもので
ある。
１，２２の出力、係数メモリ６ａのアドレス、加算器９
の出力および出力データＹのデータ遷移を示したもので
ある。
第
表
本実施例は、１５タツプのＦＩＲフィルタ処理と５回に
１回の間引きを行うデシメータ回路であす、係数メモリ
のアドレス生成に二つの乗算器と一つの加算器を用いて
いる。
１回の間引きを行うデシメータ回路であす、係数メモリ
のアドレス生成に二つの乗算器と一つの加算器を用いて
いる。
カウンタ２１，２２は、サンプリング周波数ｆの３倍の
周波数で動作するクロック信号線２のクロックで順次１
カウントづつインクリメントする。
周波数で動作するクロック信号線２のクロックで順次１
カウントづつインクリメントする。
但し、カウンタ２１はデコーダ２３の制御によりカウン
タ２２の出力が「１４」となった時は２カウントインク
リメントするため１カウント分ずれる。また、係数メモ
リ６ａのアドレスは、カウンタ２１の出力値を乗算器２
４により５倍した値と、カウンタ２２の出力値を乗算器
２５により１／３倍した値とを加算器２６で加算し生成
される。
タ２２の出力が「１４」となった時は２カウントインク
リメントするため１カウント分ずれる。また、係数メモ
リ６ａのアドレスは、カウンタ２１の出力値を乗算器２
４により５倍した値と、カウンタ２２の出力値を乗算器
２５により１／３倍した値とを加算器２６で加算し生成
される。
従って、カウンタ２１，２２の各出力データ及び加算器
２６の出力データ、つまり係数メモリ６ａのアドレスデ
ータが第２表に示すように遷移し、一方、入力信号線１
の入力データＸはサンプリング周波数ｆで遷移するため
、■サンプルの入力データ１に対して５飛びの３個のメ
モリアドレス７− が指定され、また３個のメモリアドレスは各々入力デー
タのサンプリング周期では「０〜１４」まで順次１カウ
ントづつインクリメントされることになる。
２６の出力データ、つまり係数メモリ６ａのアドレスデ
ータが第２表に示すように遷移し、一方、入力信号線１
の入力データＸはサンプリング周波数ｆで遷移するため
、■サンプルの入力データ１に対して５飛びの３個のメ
モリアドレス７− が指定され、また３個のメモリアドレスは各々入力デー
タのサンプリング周期では「０〜１４」まで順次１カウ
ントづつインクリメントされることになる。
このようにアドレスが指定される係数メモリ６ａから係
数データを乗算器８で入力信号線１の入力データと乗算
し、乗算器８の出力データを加算器９においてシフトレ
ジスタｌｌａの出力デ゛−夕と加算し、再度シフトレジ
スタｌｌａへ入力する。
数データを乗算器８で入力信号線１の入力データと乗算
し、乗算器８の出力データを加算器９においてシフトレ
ジスタｌｌａの出力デ゛−夕と加算し、再度シフトレジ
スタｌｌａへ入力する。
ここでシフトレジスタｌｌａはクロック信号線２のクロ
ックによってシフト動作する３段のシフトレジスタであ
るから、その各レジスタでは係数メモリアドレスとして
「０〜１４」まで順次読出したフィルタ係数データｃ（
０）〜ｃ （１４）と入力信号線１０入力データＸとの
積和が保持さる。また、この積和結果はデコーダ７の制
御により係数メモリ６ａのアドレスが「１４」となり係
数ｃ （１４）と入力信号線１の入力データＸとの乗算
結果を加算した時にラッチ回路１２でラッチ出力される
。同時にシフトレジスタ１１ａにはクリア回路１０に８ よって「０」が入力され、再びフィルタ係数Ｃ（０）〜
ｃ （１４）と入力信号線ｌの入力データＸとの積和計
算の結果が保持される。このようにして、出力信号線１
３には入力信号線１の入力データの５ザンプリングデー
タに１回、１５タツプＦＩＲフイルタの演算結果が出力
される。
ックによってシフト動作する３段のシフトレジスタであ
るから、その各レジスタでは係数メモリアドレスとして
「０〜１４」まで順次読出したフィルタ係数データｃ（
０）〜ｃ （１４）と入力信号線１０入力データＸとの
積和が保持さる。また、この積和結果はデコーダ７の制
御により係数メモリ６ａのアドレスが「１４」となり係
数ｃ （１４）と入力信号線１の入力データＸとの乗算
結果を加算した時にラッチ回路１２でラッチ出力される
。同時にシフトレジスタ１１ａにはクリア回路１０に８ よって「０」が入力され、再びフィルタ係数Ｃ（０）〜
ｃ （１４）と入力信号線ｌの入力データＸとの積和計
算の結果が保持される。このようにして、出力信号線１
３には入力信号線１の入力データの５ザンプリングデー
タに１回、１５タツプＦＩＲフイルタの演算結果が出力
される。
以上説明したように本発明は、シフトレジスタ、加算回
路、乗算回路の規模を縮小し、簡単な構成であるため高
速動作の軽減が出来、半導体集積回路化に効果がある。
路、乗算回路の規模を縮小し、簡単な構成であるため高
速動作の軽減が出来、半導体集積回路化に効果がある。
第１図は、本発明の第１の実施例の１６（＝ｎ）タップ
ＦＩＲフィルタと４ （＝ｍ）回に１回の間引きを実現
するデシメータ回路のブロック図、第２図は本発明の第
２の実施例のブロック図、第３図は従来のデシメータ回
路の一例を示すブロック図である。 １・・・・・・周波数ｆでサンプリングされた入力デー
タＸの入力信号線、２・・・・・・周波数（ｎ７ｍ）ｘ
ｆのり四ツク信号線、３・・・・・・１カウントづつイ
ンクリメントする状態と２カウントづつインクリメント
する状態を切り換える４（−ｎ７ｍ）進カウンタ、４・
・・・・・１６（＝ｎ）進カウンタ、５，２３・・・カ
ウンタ出力をデコードするデ゛コーダ、６，６ａ・・・
・・・１６．１５ワードのフィルタ係数を記憶する係数
メモリ、γ・・・・・・係数メモリのアドレス値をデコ
ードするデコーダ、訃・・・・・入力データＸと係数メ
モリ６の係数値を乗算する乗算器、９・・・・・・シフ
トレジスタ１１の出力値と乗算器８の出力値を加算する
加算器、９ａ・・・・・・乗算器３２の各出力値の加算
器、１０・・・・・・クリア回路、１１．ｌｌａ、４・
・・・・３段シフトレジスタ、１２．１２ａ・・・・・
・出力ラッチ回路、１３・・・・・・出力データＹの出
力信号線、２１・・・・・・１カウントづつまたは２カ
ウントづつインクリメントする状態を切り換えられる３
進カウンタ、２２・・・・・・１５進カウンタ、２４・
・・・・・カウンタ２１の出力値を５ （＝ｍ）倍する
乗算器、２５・・・・・・カウンタ２２の出力値を１／
３Ｃ＝ｍ／ｎ）倍する乗算器、２６・・・・・・乗算器
２１．２２の各出力値を加算し係数メモリのアドレスを
生成する加算器、３１・・・・・・１５（＝ｎ−１）段
のシフトレジスタ、３２・・・・・・乗算器、３３・・
・・・・１６（＝ｎ）ワードのフィルタ係数を記憶する
係数メモリ。
ＦＩＲフィルタと４ （＝ｍ）回に１回の間引きを実現
するデシメータ回路のブロック図、第２図は本発明の第
２の実施例のブロック図、第３図は従来のデシメータ回
路の一例を示すブロック図である。 １・・・・・・周波数ｆでサンプリングされた入力デー
タＸの入力信号線、２・・・・・・周波数（ｎ７ｍ）ｘ
ｆのり四ツク信号線、３・・・・・・１カウントづつイ
ンクリメントする状態と２カウントづつインクリメント
する状態を切り換える４（−ｎ７ｍ）進カウンタ、４・
・・・・・１６（＝ｎ）進カウンタ、５，２３・・・カ
ウンタ出力をデコードするデ゛コーダ、６，６ａ・・・
・・・１６．１５ワードのフィルタ係数を記憶する係数
メモリ、γ・・・・・・係数メモリのアドレス値をデコ
ードするデコーダ、訃・・・・・入力データＸと係数メ
モリ６の係数値を乗算する乗算器、９・・・・・・シフ
トレジスタ１１の出力値と乗算器８の出力値を加算する
加算器、９ａ・・・・・・乗算器３２の各出力値の加算
器、１０・・・・・・クリア回路、１１．ｌｌａ、４・
・・・・３段シフトレジスタ、１２．１２ａ・・・・・
・出力ラッチ回路、１３・・・・・・出力データＹの出
力信号線、２１・・・・・・１カウントづつまたは２カ
ウントづつインクリメントする状態を切り換えられる３
進カウンタ、２２・・・・・・１５進カウンタ、２４・
・・・・・カウンタ２１の出力値を５ （＝ｍ）倍する
乗算器、２５・・・・・・カウンタ２２の出力値を１／
３Ｃ＝ｍ／ｎ）倍する乗算器、２６・・・・・・乗算器
２１．２２の各出力値を加算し係数メモリのアドレスを
生成する加算器、３１・・・・・・１５（＝ｎ−１）段
のシフトレジスタ、３２・・・・・・乗算器、３３・・
・・・・１６（＝ｎ）ワードのフィルタ係数を記憶する
係数メモリ。
Claims (2)
- （１）サンプリング周波数ｆでサンプリングされた入力
データをｎタップのＦＩＲフィルタで処理し、このＦＩ
Ｒフィルタの出力データをｆ／ｍ周波数で再サンプリン
グするデシメータ回路において、前記サンプリング周波
数ｆのｎ／ｍ進の周波数で動作するクロックにより順次
１カウントづつインクリメントする状態と２カウントづ
つインクリメントする状態とを切換えられるｎ／ｍ進カ
ウンタと、前記クロックにより順次１カウントづつイン
クリメントするｎ進カウンタと、このｎ進カウンタの出
力値をデコードして前記ｎ／ｍ進カウンタのインクリメ
ント状態を切換える制御信号をつくる第１のデコーダと
、前記ｎ進カウンタの出力値をｍ／ｎ倍した値に前記ｎ
／ｍ進カウンタの出力値をｍ倍した値を加えた値をアド
レスとするアドレス回路と、このアドレス回路のアドレ
スに従って所定のｎワードのフィルタ係数を出力する係
数メモリと、この係数メモリから出力される係数を前記
入力データに乗算する乗算器と、前記係数メモリのアド
レス値をデコードする第２のデコーダと、この第２のデ
コーダ２の出力信号により加算出力データとクリアデー
タ「０」とを切換えて出力するクリア回路と、このクリ
ア回路の出力データを入力し前記クロックでシフト動作
して出力するｎ／ｍ段のシフトレジスタと、このシフト
レジスタの出力データとこの加算器の出力を前記第２の
デコーダの出力信号でラッチするラッチ回路とを有する
ことを特徴とするデシメータ回路。 - （２）アドレス回路が、ｎ進カウンタの出力をｍ／ｎ倍
する第２の乗算器と、ｎ／ｍ進カウンタの出力をｍ倍す
る第３の乗算器と、これら第２、第３の乗算器の出力を
加算する第２の加算器とからなるものである請求項（１
）記載のデシメータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005086A JP2570874B2 (ja) | 1990-01-12 | 1990-01-12 | デシメータ回路 |
| US07/641,153 US5109395A (en) | 1990-01-12 | 1991-01-14 | Decimetor circuit of simple construction and high speed operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005086A JP2570874B2 (ja) | 1990-01-12 | 1990-01-12 | デシメータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209912A true JPH03209912A (ja) | 1991-09-12 |
| JP2570874B2 JP2570874B2 (ja) | 1997-01-16 |
Family
ID=11601583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005086A Expired - Lifetime JP2570874B2 (ja) | 1990-01-12 | 1990-01-12 | デシメータ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5109395A (ja) |
| JP (1) | JP2570874B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218801A (ja) * | 1992-01-13 | 1993-08-27 | Nec Corp | 間引きフィルタ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635984A (en) * | 1991-12-11 | 1997-06-03 | Samsung Electronics Co., Ltd. | Multi-picture control circuit and method for electronic still camera |
| WO1995010883A1 (en) * | 1993-10-08 | 1995-04-20 | Genesis Microchip Inc. | Image filtering with an efficient implementation of high order decimation digital filters |
| AU3360401A (en) * | 1999-12-29 | 2001-07-16 | Systemonic Ag | Device and method for control of the data stream |
| KR100359823B1 (ko) * | 2000-06-22 | 2002-11-07 | 엘지전자 주식회사 | 필터 계수 생성 장치 |
| US6906571B1 (en) | 2003-07-11 | 2005-06-14 | Xilinx, Inc. | Counter-based phased clock generator circuits and methods |
| US7236557B1 (en) | 2003-07-11 | 2007-06-26 | Xilinx, Inc. | Counter-based clock multiplier circuits and methods |
| US7005900B1 (en) * | 2003-07-11 | 2006-02-28 | Xilinx, Inc. | Counter-based clock doubler circuits and methods with optional duty cycle correction and offset |
| US7367016B2 (en) * | 2003-07-14 | 2008-04-29 | Sun Microsystems, Inc. | Method and system for expressing the algorithms for the manipulation of hardware state using an abstract language |
| FR2978592B1 (fr) * | 2011-07-29 | 2014-05-02 | Proton World Int Nv | Compteur en memoire non volatile |
| JP7306003B2 (ja) * | 2019-03-20 | 2023-07-11 | 株式会社リコー | 磁場計測装置および磁場計測方法 |
| FR3120759B1 (fr) | 2021-03-15 | 2023-02-17 | Proton World Int Nv | Compteur monotone |
| FR3120760B1 (fr) | 2021-03-15 | 2023-03-03 | Proton World Int Nv | Compteur Monotone |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4199719A (en) * | 1977-06-22 | 1980-04-22 | Caterpillar Tractor Co. | Instrument for measuring the speed in RPM of a rotating gear |
| US4741002A (en) * | 1985-06-10 | 1988-04-26 | General Electric Company | RMS calculation circuit |
| US4809221A (en) * | 1987-01-28 | 1989-02-28 | Megatest Corporation | Timing signal generator |
-
1990
- 1990-01-12 JP JP2005086A patent/JP2570874B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-14 US US07/641,153 patent/US5109395A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218801A (ja) * | 1992-01-13 | 1993-08-27 | Nec Corp | 間引きフィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5109395A (en) | 1992-04-28 |
| JP2570874B2 (ja) | 1997-01-16 |
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