JPH0435417A - オーバーサンプルアナログ／ディジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号を量子化するオーバーサンプルアナ
ログ／ディジタル変換器（以下、オーバーサンプルＡ／
Ｄ変換器と記す）に関する。

〔従来の技術〕

この種のオーバーサンプルＡ／Ｄ変換器には、第２図に
示すような回路がある。第２図において、入力信号を前
置フィルタ２０に入力し、帯域制限を行う。帯域制限さ
れた出力信号はオーバーサンプル符号器２１に入力され
、量子化が行われる。この符号器２１はノイズシェイピ
ング方式で構成されており、その出力信号は１ビツトで
、さらに量子化に伴う量子化雑音のスペクトルが高周波
側に集中する特徴を持つ。エビットに量子化された符号
器２１の出力信号はディジタルフィルタ２２に入力され
、高周波成分が除去される。

このディジタルフィルタ２２の詳細を第３図に示す。こ
のディジタルフィルタ２２は、ＲＯＭ（ＲｅａｄＯｎｌ
ｙ　Ｍｅｍｏｒｙ）３０と、遅延器３１と、インバータ
３２と、セレクタ３３．３５と、加算器３４．３６とを
備えている。

このようなディジタルフィルタ２２は、非再帰型フィル
タといい、入力信号とＲＯＭ３０に書き込んであるフィ
ルタの係数（重み）をセレクタ３３に読み込み乗算し、
遅延器３１を経で、異なる係数を次々と乗算、その平均
を加算器で加算する。つまり、入力信号の加重平均を求
めるのがこのディジタルフィルタである。

また、フィルタ内の演算は２の補数表示で行われ、ＲＯ
Ｍ３０には、フィルタの係数が２の補数表示で書き込ん
である。

入力信号とフィルタ係数の２の補数演算はセレクタ３５
で行われる。オーバーサンプル符号器より出力される信
号はＩビットのため２（Ｉ！、すなわち＋１の値を持つ
。よって、入力信号とフィルタ係数との積は、符号器の
出力信号が＋１のとき、フィルタ係数の値そのものとな
り、符号器の出力信号が−１のとき、フィルタ係数の値
は符号が反転したちのになる。ここで、負の数を２の補
数表示するＬこは、すべてのビットを反転し、１を加え
るという操作を行わなければならない。第３図において
、セレクタ３３に入力される符号器の出力信号は制御信
号として扱われ、＋１が入力された場合、ＲＯＭ３０の
値がそのままセレクタ３３の出力信号となる。さらに、
セレクタ３５においても同様に＋１が入力されるので、
セレクタ出力信号として０を出力し、加算器３６でセレ
クタ３３の出力信号と加算される。したがって、セレク
タ３３の出力信号がそのまま２の補数表示された値とな
る。また、−１がセレクタ３３に入力したとき、ＲＯＭ
３０の値はインバータ３２によって全ビット反転された
ものがセレクタ３３の出力信号となる。さらにセレクタ
３５では、−１の信号が入力されるので１を出力し、セ
レクタ３３の出力信号と加算されることにより、２の補
数表示の出力信号となる。

〔発明が解決しようとする課題〕

この従来のオーバーサンプルＡ／Ｄ変換器のディジタル
フィルタでは、２の補数表示による演算を行っているた
め、１係数に対して２個のセレクタと加算器が必要であ
る。よって、フィルタの次数が多くなる程、ディジタル
フィルタの回路は複雑となり、演算回数が多くなるとい
う問題がある。

本発明の目的は、このような欠点を除去し、回路を間車
化できるオーバーサンプルＡ／Ｄ変換器を提供すること
にある。

［課題を解決するための手段〕 本発明は、入力信号を量子化して正値と負値上から成る
２値の出力信号を送出するオーバーサンプル符号器を備
えるオーバーサンプルアナログ／ディジタル変換器にお
いて、 オーバーサンプル符号器から送出される出力信号の負値
の数をカウントするカウンタ部と、ｎｌのフィルタ係数
を記憶している記憶部と、この記憶部の記憶しているフ
ィルタ係数をオーバーサンプル符号器からの出力信号に
順次に乗算し、乗算結果を加算する第１の演算部と、こ
の第１の演算部の演算結果にカウンタ部のカウントした
数を加算する第２の演算部とを有することを特徴として
いる。

また、前述した発明において、第１の演算部は、オーバ
ーサンプル符号器からの出力信号を順次に遅延する（ｎ
−１）段の遅延器と、 オーバーサンプル符号器からの出力信号と、記憶部の記
憶しているフィルタ係数との乗数をする１番目の乗算部
と、 遅延器からの出力信号と、記憶部の記憶しているフィル
タ係数との乗算をする２番目からｎ番目の乗算部と、 １番目からｎ番目の乗算部の乗算結果を順次に加算して
第２の演算部に送出する（ｎ−１）段の加算器とを有す
るのが好適である。

さらに、前述した発明において、それぞれの乗算部は、 記憶部の記憶しているフィルタ係数をそれぞれ反転する
ｎ個のインバータと、 インバータからの出力信号と、記憶部の記憶しているフ
ィルタ係数と、オーバーサンプル符号器からの出力信号
とに基づいて乗算結果を生成する１番目のセレクタと、 インバータからの出力信号と、記憶部の記憶しているフ
ィルタ係数と、遅延器からの出力信号とに基づいて乗算
結果を生成する２番目からｎ番目のセレクタとを有する
のが好適である。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例を示すブロック図である。

第１図のオーバーサンプルＡ／Ｄ変換器は、オーバーサ
ンプル符号器１と、カウンタ２と、ディジタルフィルタ
係数記憶回路３と、加算器４゜８□〜８．、と、遅延器
５□〜５．．と、インバータ６１〜６．、と、セレクタ
７１〜７．、とを備えている。

このようなオーバーサンプルＡ／Ｄ変換器のオーバーサ
ンプル符号器１は、入力信号の量子化を行い、ノイズシ
ェイピング方式で構成されている。

また、この符号器１の出力は、±１の２値となる。

さらに、この出力は、量子化に伴う量子化雑音のスペク
トルが高周波側に集中する特徴を持つ。

カウンタ２は、オーバーサンプル符号器１の出力信号の
負値、すなわち−１だけをカウントしておく。

ディジタルフィルタ係数記憶回路３は、ｎ個のディジタ
ル係数を記憶する。

インバータ６１は、ディジタルフィルタ係数記憶回路３
から、１段目として１番目のディジタルフィルタ係数を
入力とする。

セレクタ７Ｉは、ディジタルフィルタ係数記憶回路から
、１番目のディジタルフィルタ係数、およびインバータ
６、の出力信号を入力信号とし、さらに、１段目の制御
信号としてオーバーサンプル符号器１の出力信号を入力
信号とする。

遅延器５□は、２段目としてオーバーサンプル符号器１
の出力信号を入力信号とする。その出力信号が次段の遅
延器の入力となる。

インバータ６２は、ディジタルフィルタ係数記憶回路３
から、２番目のディジタルフィルタ係数を入力信号とす
る。

セレクタ７、は、ディジタルフィルタ係数記憶回路３か
ら、２番目のディジタルフィルタ係数とインバータ６□
の出力信号を入力信号とし、さらに２段目の制御信号と
して遅延器５２の出力信号を入力信号とする。

加算器８□は、１段目のセレクタ７１の出力信号と２段
目のセレクタ７□の出力信号とを加算する。

３段目からｎ段目の遅延器５３〜５ゎは２段目の遅延器
５□と同様となっており、３段目からｎ段目のインバー
タ６３〜６．、は２段目のインバータ６２と同様となっ
ており、３段目がらｎ段目のセレクタ７３〜７．、は２
段目のセレクタ７２と同様となっており、３段目からｎ
段目の加算器８３〜８．、は２段目の加算器８□と同様
となっている。

すなわち、３段目以降は、２段目と同様に遅延器５８、
インバータ６３、セレクタ７３、加算器８３とを備え、
遅延器５３、インバータ６３、セレクタ８３は、２段目
と同様に接続し、加算器８．はセレクタ７３と前段の加
算器８□の出力信号を入力信号とすることにより、ｎ段
の回路を構成している。

加算器４は、ｎ段目の回路の出力信号である加算器８ゎ
からの出力信号と、カウンタ２の出力信号とを加算する
。

次に、このオーバーサンプルＡ／Ｄ変換器の動作につい
て説明する。

まず、帯域制限された信号がオーバーサンプル符号器１
に入力され、量子化される。この符号器１はノイズシェ
イピング型の構成であり、その出力信号は＋１の２値と
なる。この符号器１の出力信号の−１だけをカウンタ２
によりカウントしておく。一方、符号器１の出力信号は
ｎ段から構成される回路に入力される。すなわち、符号
器ｌの出力信号はディジタルフィルタ係数記憶回路３の
出力信号とセレクタにより乗算され、遅延器と加算器に
より次々と加重平均されて出力される。セレクタ内、お
よびディジタルフィルタ係数記憶回路３に書き込まれて
いる値は、２の補数による演算と表示が行われている。

オーバーサンプル符号器１の出力信号とディジタルフィ
ルタの係数との乗算は、符号器１の出力信号が＋１のと
きはフィルタ係数の値そのままであり、符号器１の出力
信号が−１のときはフィルタ係数の値が負になったもの
となる。負の数を２の補数表示する場合、すべてのピン
トを反転し、■を加えるという操作を行わなければなら
ない。

ここで、セレクタ７Ｉに符号器１の出力信号＋１が入力
した場合、ディジタルフィルタ係数記憶回路３からのフ
ィルタ係数の値をセレクタ７、の出力信号として加算器
８□に加える。また、セレクタ７、に符号器１の出力信
号−１が入力した場合、フィルタ係数の値を負にしなけ
ればならないので、インバータ６、で符号反転した係数
がセレクタ７１の出力信号となり、加算器８゜に加えら
れる。

２段目基時についてもオーバーサンプル符号器１の出力
信号を入力信号とする遅延器５□を経て、同様の手順が
ｎ回繰り返される。このままでは、２の補数表示をする
場合に符号器１の出力信号が−１の場合に演算結果が異
なってくる。そこで、このｎ段で構成される回路の出力
信号にカウンタ２によりカウントされた数ｍ（ｍ：符号
器出力が−１の回数）を加算器４によって加算する。

これにより、符号器１の出力信号が−１のときに２の補
数表示にするために、従来−＋−１を加えるという操作
をカウンタ２で数えられたｍを加える操作−回に減らす
と共に、セレクタと加算器の数を減少、および加算回数
を減少することができる。

このように、本実施例は、オーバーサンプルＡ／Ｄ変換
器において、オーバーサンプル符号器出力を入力とし、
その出力信号の負値のみをカウントするカウンタ回路と
、ｎ個のディジタルフィルタ係数を記憶する回路と、１
段目として第１番目のディジタルフィルタ係数を入力と
するインバータ１と１番目のディジタルフィルタ係数、
およびインバータ１の出力を入力とし、さらに、１段目
の制御信号としてオーバーサンプル符号器出力を入力と
するセレクタｌを備え、２段目としてオーバーサンプル
符号器の出力を入力とし、その出力が次段の遅延器の入
力となる遅延器２と第２番目のディジタルフィルタ係数
を入力とするインバータ２と２番目のディジタルフィル
タ係数とインバータ２の出力を入力とし、さらに２段目
の制御信号として遅延器２の出力信号を入力するセレク
タ２と、１段目のセレクタ１の出力と２段目のセレクタ
２の出力を加算する加算器２を備え、以下３段目以降は
、２段目と同様に遅延器３、インバータ３、セレクタ３
、加算器３を備え、遅延器３、インバータ３、セレクタ
３は２段目と同様に接続し、加算器３はセレクタ３と前
段の加算器の出力を入力とすることにより、ｎ段の回路
を構成し、このｎ段の回路の出力とカウンタの出力を入
力とする加算器を備えている。

したがって、本実施例は、ディジタルフィルタ内部の加
算の回数をカウンタを設けることにより減少することが
できる。これにより、演算速度が緩和でき、また、セレ
クタと加算器の数を滅らすことによりディジタルフィル
タ回路の構成が簡単化される。

〔発明の効果〕

以上説明したように、本発明によれば、回路を簡単化で
き、また回路における演算回数を減少できる効果がある
。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、従来のオーバーサンプルＡ／Ｄｉｍ器のブロック図
、 第３図は、第２図に示されるディジタルフィルタの回路
図である。 １・・・オーバーサンプル符号器 ２・・・カウンタ ３・・・ディジタルフィルタ係数記憶回路４．８□〜８
イ　・・・加算器 ５□〜５．、・・・・・遅延器 ６、〜６．ｌ　・・・・・インバータ ７Ｉ〜７．ｌ　・・・・・セレクタ 第２図 硼３図

Claims (3)

【特許請求の範囲】
1. （１）入力信号を量子化して正値と負値とから成る２値
   の出力信号を送出するオーバーサンプル符号器を備える
   オーバーサンプルアナログ／ディジタル変換器において
   、 オーバーサンプル符号器から送出される出力信号の負値
   の数をカウントするカウンタ部と、ｎ個のフィルタ係数
   を記憶している記憶部と、この記憶部の記憶しているフ
   ィルタ係数をオーバーサンプル符号器からの出力信号に
   順次に乗算し、乗算結果を加算する第１の演算部と、 この第１の演算部の演算結果にカウンタ部のカウントし
   た数を加算する第２の演算部とを有することを特徴とす
   るオーバーサンプルアナログ／ディジタル変換器。
2. （２）第１の演算部は、 オーバーサンプル符号器からの出力信号を順次に遅延す
   る（ｎ−１）段の遅延器と、 オーバーサンプル符号器からの出力信号と、記憶部の記
   憶しているフィルタ係数との乗数をする１番目の乗算部
   と、 遅延器からの出力信号と、記憶部の記憶しているフィル
   タ係数との乗算をする２番目からｎ番目の乗算部と、 １番目からｎ番目の乗算部の乗算結果を順次に加算して
   第２の演算部に送出する（ｎ−１）段の加算器とを有す
   る請求項１記載のオーバーサンプルアナログ／ディジタ
   ル変換器。
3. （３）それぞれの乗算部は、 記憶部の記憶しているフィルタ係数をそれぞれ反転する
   ｎ個のインバータと、 インバータからの出力信号と、記憶部の記憶しているフ
   ィルタ係数と、オーバーサンプル符号器からの出力信号
   とに基づいて乗算結果を生成する１番目のセレクタと、 インバータからの出力信号と、記憶部の記憶しているフ
   ィルタ係数と、遅延器からの出力信号とに基づいて乗算
   結果を生成する２番目からｎ番目のセレクタとを有する
   請求項２記載のオーバーサンプルアナログ／ディジタル
   変換器。