JPH04245712A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JPH04245712A JPH04245712A JP3029389A JP2938991A JPH04245712A JP H04245712 A JPH04245712 A JP H04245712A JP 3029389 A JP3029389 A JP 3029389A JP 2938991 A JP2938991 A JP 2938991A JP H04245712 A JPH04245712 A JP H04245712A
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- Japan
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- filter
- circuit
- decimation
- decimation filter
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 9
- 238000005070 sampling Methods 0.000 claims description 19
- 230000000295 complement effect Effects 0.000 abstract description 9
- 238000004364 calculation method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000013139 quantization Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2218/00—Indexing scheme relating to details of digital filters
- H03H2218/10—Multiplier and or accumulator units
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】オーバサンプリング方式のＡＤ変
換装置に用いるディジタルフィルタに利用する。特に、
高いサンプリングレートのデータを低いサンプリングレ
ートのデータに変換するデシメーションフィルタに関す
る。 【０００２】 【従来の技術】オーバサンプリング方式のＡＤ変換器の
アナログフロントエンドに用いられる回路（Δ変調、Δ
Σ変調など）の出力するディジタルデータは、低ワード
（例えば１ビット）の高いサンプリングレートのデータ
である。このデータは通常使用する所望のサンプリング
レートのデータに間引かれる。このときに、高いサンプ
リングレートのデータをそのままデータを間引いて所望
のサンプリングレートのデータにしたのでは、高いサン
プリングレートでサンプリングされることにより広い帯
域に分散している量子化雑音のすべてが所望のサンプリ
ングレートのナイキスト周波数内（信号帯域内）に折り
返されてしまい、入力信号の品質を劣化させる。これを
防ぐために、データを間引く前に信号帯域の外に分布し
ている量子化雑音を減衰させる必要がある。減衰させる
手段としてディジタルフィルタを用いるが、このときに
一回のデシメーションで所望のサンプリングレートのデ
ータを得ようとすると、高精度のディジタルフィルタが
必要になる。このときに、ディジタルフィルタに要求さ
れる特性は通過帯域が狭く阻止帯域が非常に広く転移帯
域の非常に狭いものとなってしまい、現在の技術で実現
するのは困難である。そこで、ディジタルフィルタの特
性を簡単なものにするためにデシメーションを一回だけ
でなく複数回行うのが一般的である。複数回行うときに
、中間周波数にデシメーションするためのフィルタの特
性は信号帯域外の全ての量子化雑音が信号帯域内に折り
返すわけでないので、簡単なもので良く一般的に移動平
均フィルタと呼ばれる簡単なフィルタが用いられる。 中間周波数から所望の周波数にデシメーションするため
のフィルタも一回で所望のサンプリングレートのデータ
を得るときのフィルタに比べて通過帯域、阻止帯域極お
よび転移帯域の比率が極端でないので、比較的容易に実
現できる。このときの回路構成の一例を図２に、１回目
のデシメーションフィルタの特性の一例を図３に、２回
目のデシメーションフィルタの特性の一例を図４にそれ
ぞれ示す。 【０００３】 【発明が解決しようとする課題】このようにオーバサン
プリングの回路では、複数回のデシメーションにより高
いサンプリングレートのデータを所望のサンプリングレ
ートのデータに変換するのが一般的である。このときに
、従来の回路では複数回のデシメーションを各々独立し
て行っており、最初のデシメーションフィルタの演算が
終了した後にその出力データを次のデシメーションフィ
ルタの入力として演算しているので演算回路の規模が大
きくなる欠点があった。 【０００４】本発明は、このような欠点を除去するもの
で、小規模の演算回路で実現されたディジタルフィルタ
を提供することを目的とする。 【０００５】 【課題を解決するための手段】本発明は、所定のサンプ
リングレートのディジタルデータに対して２回のデシメ
ーションを行う２個の変換手段を備えたディジタルフィ
ルタにおいて、前段の変換手段は、後段の変換手段のフ
ィルタ係数に対する操作信号を生成してこの次段の変換
手段に与える構成であることを特徴とする。 【０００６】 【作用】最初のデシメーションフィルタの出力としてフ
ィルタ演算後の数値データを出力する代わりに、次のデ
シメーションフィルタのフィルタ計数に対する操作信号
を出力する。これにより、フィルタ演算を１回目と２回
目とそれぞれ独立に行ったのと同等の結果を得る。 【０００７】 【実施例】以下に、本発明の一実施例について図面を参
照して説明する。図１はこの実施例の回路図である。こ
の回路は、入力された任意のサンプリングレートのデー
タをまず１／Ｋにし、次に、１／Ｌにするためのフィル
タである（ＫおよびＬは共に自然数）。 【０００８】すなわち、この実施例は、図１に示すよう
に、所定のサンプリングレートのディジタルデータに対
して２回のデシメーションを行う２個の変換手段を備え
、前段の変換手段は、後段の変換手段のフィルタ係数に
対する操作信号を生成してこの次段の変換手段に与える
構成である。 【０００９】次にこの実施例の動作を説明する。１／Ｋ
＝１／２のときで伝達関数が１／４（１＋Ｚ−１）２
、１／Ｌ＝１／８でタップ数３２のＦＩＲフィルタで係
数がＫ０ 〜Ｋ３２のフィルタとする。入力データとし
ては、１ワード１ビットのデータが入力されたハイレベ
ルのときに「＋１」、ロウレベルのときに「−１」とし
た場合の動作を説明する。この回路の最初のデシメーシ
ョンフィルタの出力値は「±１」、「±０．５ 」また
は「０」のいずれかになる。２回目のデシメーションフ
ィルタはこの出力とフィルタ係数との乗算を行い、その
結果を足しこんで出力を得る。このときに、２回目のデ
シメーションフィルタの演算としては、最初のデシメー
ションフィルタの出力「±１」、「±０．５ 」または
「０」のいずれかとフィルタ係数との乗算を行っている
。この乗算はフィルタ係数に対して補数を取る１ビット
シフト、リセットのいずれかひとつでまたは複数の操作
を行うことで実現できる。そこで、本発明は最初のデシ
メーションフィルタの出力を「±１」、「±０．５ 」
または「０」のコードを出力するのではなく、補数、シ
フトおよびリセットの操作信号を出力させている。この
ときの対応表を次表に示す。
表入力
出力 Ｚ−０ Ｚ−１
Ｚ−２ シフト 補数 リセット
実際の出力値 ０ ０ ０
０ １ ０
−１０ ０ １
１ １ ０
−０．５ ０ １ ０
０ ０ １
００ １ １
１ ０ ０
０．５ １ ０ ０
１ １ ０
−０．５ １ ０ １
０ ０ １
０１ １ １
０ ０ ０
１ 【００１０】すなわち、一回目の
回路の伝達関数は、（１＋Ｚ−１）２ であり、これは、 ０．２５Ｚ０ ＋ ０．５Ｚ−１＋０．２５Ｚ−２
（１）式に書き換えられる。 【００１１】図１のシフトレジスタ１は３ビットのシフ
トレジスタで構成でき、このシフトレジスタ１のデータ
は入力データ毎にシフトする。ラッチ回路２は３ビット
で構成される。１回目のデシメーションは１／２のデシ
メートなので、シフトレジスタ１の出力を入力データ２
回に対して１回ラッチする。また、データは１ビットで
入力され、ハイレベルのときに「１」でローレベルのと
きに「０」とする。 【００１２】表で、入力Ｚ０ 、Ｚ−１およびＺ−２は
、それぞれ現在のデータ、１つ前のデータ２つ前のデー
タを示す。表の出力は図１のデコーダ３の出力に対応す
る。実際のデータは、この３つのデータを（１）式に「
０」を「−１」、「１」を「＋１」として与えて得た演
算値である。 【００１３】図１のシフトレジスタ１、ラッチ回路２お
よびデコーダ３は図２（従来例）の１回目のデシメーシ
ョンフイルタに相当し、図１の係数メモリ４、シフト回
路５、補数回路６、リセット回路７、加算器８およびア
キュームレータ９が図２（従来例）の２回目のデシメー
ションフイルタに相当する。 【００１４】図２で説明した従来例回路では、２回目の
デシメーションフィルタの乗算器は、この２回目のデシ
メーションフイルタのフイルタ係数と１回目のデシメー
ションフィルタから出力された数値データとの乗算を行
っていた。それを本発明では図１に示すように係数メモ
リ４はＦＩＲフィルタの係数（Ｋ０ 〜Ｋ３１）を順次
出力し、加算器８はアキュームレータ９の出力を３２個
分（ＦＩＲフィルタの係数の個数）を積分して出力する
。 この場合に３２回のデータ入力に対して１回の出力が得
られるが、実際には、１／８にサンプリングレートを下
げるために８回に１回の出力が望ましく、このために８
タップ分係数をシフトさせた同一回路を４個設けると回
路規模が過大になるので、乗算と加算の速度を４倍にし
て乗算器１個と加算器１個で同様の動作を実現している
。 【００１５】すなわち、本発明では、この従来例の乗算
器に相当する部分をシフト回路５、補数回路６およびリ
セット回路７で置き換え、１回目のデシメーションフイ
ルタの出力する操作信号を直接に受けて動作する。すな
わち、「＋１」のときはそのまま、「−１」のときは補
数操作、「＋０．５ 」のときは右に１ビットシフト操
作、「−０．５ 」のときは右に１ビットシフト操作と
補数操作、そして「０」のときはリセットの操作を係数
に対して行う。 【００１６】このように、この実施例では、１回目のデ
シメーションフィルタの出力として、その演算結果に代
わり２回目のデシメーションフィルタの係数に対する操
作信号を出力するので、回路規模を縮小することができ
る。 【００１７】 【発明の効果】本発明は、以上説明したように、最初の
デシメーションフィルタの出力を数値コードでなく２回
目のデシメーションフィルタのフィルタ係数に対する操
作信号を出力することにより、最初のデシメーションフ
ィルタの回路が演算回路でなくデコーダ回路で構成でき
、２回目のデシメーションフィルタの乗算回路が簡単化
できるので、回路規模を１／２程度に小さくでき、ＬＳ
Ｉの高集積化に役立ち、チップ面積が小さくなりコスト
ダウンが図れる効果がある。
換装置に用いるディジタルフィルタに利用する。特に、
高いサンプリングレートのデータを低いサンプリングレ
ートのデータに変換するデシメーションフィルタに関す
る。 【０００２】 【従来の技術】オーバサンプリング方式のＡＤ変換器の
アナログフロントエンドに用いられる回路（Δ変調、Δ
Σ変調など）の出力するディジタルデータは、低ワード
（例えば１ビット）の高いサンプリングレートのデータ
である。このデータは通常使用する所望のサンプリング
レートのデータに間引かれる。このときに、高いサンプ
リングレートのデータをそのままデータを間引いて所望
のサンプリングレートのデータにしたのでは、高いサン
プリングレートでサンプリングされることにより広い帯
域に分散している量子化雑音のすべてが所望のサンプリ
ングレートのナイキスト周波数内（信号帯域内）に折り
返されてしまい、入力信号の品質を劣化させる。これを
防ぐために、データを間引く前に信号帯域の外に分布し
ている量子化雑音を減衰させる必要がある。減衰させる
手段としてディジタルフィルタを用いるが、このときに
一回のデシメーションで所望のサンプリングレートのデ
ータを得ようとすると、高精度のディジタルフィルタが
必要になる。このときに、ディジタルフィルタに要求さ
れる特性は通過帯域が狭く阻止帯域が非常に広く転移帯
域の非常に狭いものとなってしまい、現在の技術で実現
するのは困難である。そこで、ディジタルフィルタの特
性を簡単なものにするためにデシメーションを一回だけ
でなく複数回行うのが一般的である。複数回行うときに
、中間周波数にデシメーションするためのフィルタの特
性は信号帯域外の全ての量子化雑音が信号帯域内に折り
返すわけでないので、簡単なもので良く一般的に移動平
均フィルタと呼ばれる簡単なフィルタが用いられる。 中間周波数から所望の周波数にデシメーションするため
のフィルタも一回で所望のサンプリングレートのデータ
を得るときのフィルタに比べて通過帯域、阻止帯域極お
よび転移帯域の比率が極端でないので、比較的容易に実
現できる。このときの回路構成の一例を図２に、１回目
のデシメーションフィルタの特性の一例を図３に、２回
目のデシメーションフィルタの特性の一例を図４にそれ
ぞれ示す。 【０００３】 【発明が解決しようとする課題】このようにオーバサン
プリングの回路では、複数回のデシメーションにより高
いサンプリングレートのデータを所望のサンプリングレ
ートのデータに変換するのが一般的である。このときに
、従来の回路では複数回のデシメーションを各々独立し
て行っており、最初のデシメーションフィルタの演算が
終了した後にその出力データを次のデシメーションフィ
ルタの入力として演算しているので演算回路の規模が大
きくなる欠点があった。 【０００４】本発明は、このような欠点を除去するもの
で、小規模の演算回路で実現されたディジタルフィルタ
を提供することを目的とする。 【０００５】 【課題を解決するための手段】本発明は、所定のサンプ
リングレートのディジタルデータに対して２回のデシメ
ーションを行う２個の変換手段を備えたディジタルフィ
ルタにおいて、前段の変換手段は、後段の変換手段のフ
ィルタ係数に対する操作信号を生成してこの次段の変換
手段に与える構成であることを特徴とする。 【０００６】 【作用】最初のデシメーションフィルタの出力としてフ
ィルタ演算後の数値データを出力する代わりに、次のデ
シメーションフィルタのフィルタ計数に対する操作信号
を出力する。これにより、フィルタ演算を１回目と２回
目とそれぞれ独立に行ったのと同等の結果を得る。 【０００７】 【実施例】以下に、本発明の一実施例について図面を参
照して説明する。図１はこの実施例の回路図である。こ
の回路は、入力された任意のサンプリングレートのデー
タをまず１／Ｋにし、次に、１／Ｌにするためのフィル
タである（ＫおよびＬは共に自然数）。 【０００８】すなわち、この実施例は、図１に示すよう
に、所定のサンプリングレートのディジタルデータに対
して２回のデシメーションを行う２個の変換手段を備え
、前段の変換手段は、後段の変換手段のフィルタ係数に
対する操作信号を生成してこの次段の変換手段に与える
構成である。 【０００９】次にこの実施例の動作を説明する。１／Ｋ
＝１／２のときで伝達関数が１／４（１＋Ｚ−１）２
、１／Ｌ＝１／８でタップ数３２のＦＩＲフィルタで係
数がＫ０ 〜Ｋ３２のフィルタとする。入力データとし
ては、１ワード１ビットのデータが入力されたハイレベ
ルのときに「＋１」、ロウレベルのときに「−１」とし
た場合の動作を説明する。この回路の最初のデシメーシ
ョンフィルタの出力値は「±１」、「±０．５ 」また
は「０」のいずれかになる。２回目のデシメーションフ
ィルタはこの出力とフィルタ係数との乗算を行い、その
結果を足しこんで出力を得る。このときに、２回目のデ
シメーションフィルタの演算としては、最初のデシメー
ションフィルタの出力「±１」、「±０．５ 」または
「０」のいずれかとフィルタ係数との乗算を行っている
。この乗算はフィルタ係数に対して補数を取る１ビット
シフト、リセットのいずれかひとつでまたは複数の操作
を行うことで実現できる。そこで、本発明は最初のデシ
メーションフィルタの出力を「±１」、「±０．５ 」
または「０」のコードを出力するのではなく、補数、シ
フトおよびリセットの操作信号を出力させている。この
ときの対応表を次表に示す。
表入力
出力 Ｚ−０ Ｚ−１
Ｚ−２ シフト 補数 リセット
実際の出力値 ０ ０ ０
０ １ ０
−１０ ０ １
１ １ ０
−０．５ ０ １ ０
０ ０ １
００ １ １
１ ０ ０
０．５ １ ０ ０
１ １ ０
−０．５ １ ０ １
０ ０ １
０１ １ １
０ ０ ０
１ 【００１０】すなわち、一回目の
回路の伝達関数は、（１＋Ｚ−１）２ であり、これは、 ０．２５Ｚ０ ＋ ０．５Ｚ−１＋０．２５Ｚ−２
（１）式に書き換えられる。 【００１１】図１のシフトレジスタ１は３ビットのシフ
トレジスタで構成でき、このシフトレジスタ１のデータ
は入力データ毎にシフトする。ラッチ回路２は３ビット
で構成される。１回目のデシメーションは１／２のデシ
メートなので、シフトレジスタ１の出力を入力データ２
回に対して１回ラッチする。また、データは１ビットで
入力され、ハイレベルのときに「１」でローレベルのと
きに「０」とする。 【００１２】表で、入力Ｚ０ 、Ｚ−１およびＺ−２は
、それぞれ現在のデータ、１つ前のデータ２つ前のデー
タを示す。表の出力は図１のデコーダ３の出力に対応す
る。実際のデータは、この３つのデータを（１）式に「
０」を「−１」、「１」を「＋１」として与えて得た演
算値である。 【００１３】図１のシフトレジスタ１、ラッチ回路２お
よびデコーダ３は図２（従来例）の１回目のデシメーシ
ョンフイルタに相当し、図１の係数メモリ４、シフト回
路５、補数回路６、リセット回路７、加算器８およびア
キュームレータ９が図２（従来例）の２回目のデシメー
ションフイルタに相当する。 【００１４】図２で説明した従来例回路では、２回目の
デシメーションフィルタの乗算器は、この２回目のデシ
メーションフイルタのフイルタ係数と１回目のデシメー
ションフィルタから出力された数値データとの乗算を行
っていた。それを本発明では図１に示すように係数メモ
リ４はＦＩＲフィルタの係数（Ｋ０ 〜Ｋ３１）を順次
出力し、加算器８はアキュームレータ９の出力を３２個
分（ＦＩＲフィルタの係数の個数）を積分して出力する
。 この場合に３２回のデータ入力に対して１回の出力が得
られるが、実際には、１／８にサンプリングレートを下
げるために８回に１回の出力が望ましく、このために８
タップ分係数をシフトさせた同一回路を４個設けると回
路規模が過大になるので、乗算と加算の速度を４倍にし
て乗算器１個と加算器１個で同様の動作を実現している
。 【００１５】すなわち、本発明では、この従来例の乗算
器に相当する部分をシフト回路５、補数回路６およびリ
セット回路７で置き換え、１回目のデシメーションフイ
ルタの出力する操作信号を直接に受けて動作する。すな
わち、「＋１」のときはそのまま、「−１」のときは補
数操作、「＋０．５ 」のときは右に１ビットシフト操
作、「−０．５ 」のときは右に１ビットシフト操作と
補数操作、そして「０」のときはリセットの操作を係数
に対して行う。 【００１６】このように、この実施例では、１回目のデ
シメーションフィルタの出力として、その演算結果に代
わり２回目のデシメーションフィルタの係数に対する操
作信号を出力するので、回路規模を縮小することができ
る。 【００１７】 【発明の効果】本発明は、以上説明したように、最初の
デシメーションフィルタの出力を数値コードでなく２回
目のデシメーションフィルタのフィルタ係数に対する操
作信号を出力することにより、最初のデシメーションフ
ィルタの回路が演算回路でなくデコーダ回路で構成でき
、２回目のデシメーションフィルタの乗算回路が簡単化
できるので、回路規模を１／２程度に小さくでき、ＬＳ
Ｉの高集積化に役立ち、チップ面積が小さくなりコスト
ダウンが図れる効果がある。
【図１】 本発明実施例の構成を示すブロック図。
【図２】 一般例の構成を示すブロック図。
【図３】 １回目のデシメーションフィルタの特性を
示す図。
示す図。
【図４】 ２回目のデシメーションフィルタの特性を
示す図。
示す図。
【符号の説明】
１ シフトレジスタ
２ ラッチ回路
３ デコーダ
４ 係数メモリ
５ シフト回路
６ 補数回路
７ リセット回路
８ 加算器
９ アキュームレータ
Claims (1)
- 【請求項１】 所定のサンプリングレートのディジタ
ルデータに対して２回のデシメーションを行う２個の変
換手段を備えたディジタルフィルタにおいて、前段の変
換手段は、後段の変換手段のフィルタ係数に対する操作
信号を生成してこの次段の変換手段に与える構成である
ことを特徴とするディジタルフィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029389A JP2591864B2 (ja) | 1991-01-30 | 1991-01-30 | ディジタルフィルタ |
| US07/827,795 US5301134A (en) | 1991-01-30 | 1992-01-30 | Digital filter circuit for use in oversampling type analog/digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029389A JP2591864B2 (ja) | 1991-01-30 | 1991-01-30 | ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245712A true JPH04245712A (ja) | 1992-09-02 |
| JP2591864B2 JP2591864B2 (ja) | 1997-03-19 |
Family
ID=12274787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3029389A Expired - Lifetime JP2591864B2 (ja) | 1991-01-30 | 1991-01-30 | ディジタルフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5301134A (ja) |
| JP (1) | JP2591864B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05268095A (ja) * | 1992-03-18 | 1993-10-15 | Fujitsu Ltd | ディジタル加入者線伝送インターフェイス装置用オーバーサンプリング形ａ／ｄ変換器 |
| KR100369337B1 (ko) * | 1995-06-21 | 2003-03-31 | 주식회사 하이닉스반도체 | 하프밴드(halfband)선형위상FIR(FiniteImpulseResponse)필터 |
| US7587440B2 (en) | 2004-04-28 | 2009-09-08 | Nec Electronics Corporation | Digital filter and filtering method |
| JP2020193965A (ja) * | 2019-05-28 | 2020-12-03 | イノワイアレス カンパニー、リミテッド | スペクトラムアナライザ及びその制御方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2541128B2 (ja) * | 1993-11-16 | 1996-10-09 | 日本電気株式会社 | マルチキャリアロ―ルオフフィルタ |
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