JP6451859B2 - Δς変調器、送信機及び積分器 - Google Patents
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Description
特許文献1には、関連する技術として、無線通信を行う際に使用されるΔΣDAC(Digital−to−Analog Converter)に関する技術が記載されている。
しかしながら、ΔΣ変調器の動作周波数は、例えば、ローパスΔΣ変調の場合には最大でキャリア周波数の2倍、エンベロープΔΣ変調の場合にはキャリア周波数と同一であり、一般的にはΔΣ変調の方式によらずキャリア周波数に比例する。
ΔΣ変調器2は、入力信号のビット精度に応じた数のTIアキュムレータ100(100a1、100a2、100a3、・・・)を備える。例えば、16ビット精度の入力信号である場合、TIアキュムレータを用いたΔΣ変調器2は、入力信号のビット精度と同一数の16個のTIアキュムレータ100a1〜100a16を備える。ΔΣ変調器2において、TIアキュムレータ100a16は、入力信号の最上位ビットの処理を行う。TIアキュムレータ100a15は、TIアキュムレータ100a16よりも入力信号の1つ下位のビットの処理を行う。TIアキュムレータは、符号において100aの後に続く数が1つ小さくなる毎に、入力信号の1つ下位のビットの処理を行う。そして、TIアキュムレータ100a1は、入力信号の最下位ビットの処理を行う。TIアキュムレータ100a1〜100a16のそれぞれは、動作周波数Mで動作し、桁分割入力信号のうちのNビット(詳細は後述)と、自TIアキュムレータの下位のTIアキュムレータの処理結果であるNビットとを入力し、N並列の処理を行う。このように、TIアキュムレータ100を用いたΔΣ変調器2は、動作周波数がMでありながら並列処理数をNにする。
TIアキュムレータ100を用いたΔΣ変調器2では、シリアライザが、動作周波数Mの最上位ビット100a16のNビット出力をパラレルシリアル変換し、ビットレートM×Nの1ビット列に束ねて出力する。ΔΣ変調器2は、最終的に、動作周波数がM×NのΔΣ変調器と同等のM×Nのビットレートを実現する。
したがって、ΔΣ変調器2の動作の高速化は、TIアキュムレータ100を用いた場合であっても、最大動作周波数Mと並列処理数Nとの間のトレードオフの関係により制限される。そのため、ΔΣ変調器2の動作の高速化は、一般的に、困難である。
本発明は、送信機において、高速にΔΣ変調を行うことができるΔΣ変調器を提供する。
<第一の実施形態>
本発明の第一の実施形態によるΔΣ変調器を含む送信機について説明する。
本実施形態による送信機1は、図1に示すように、ベースバンド信号生成器10と、ΔΣ変調器20と、D級パワーアンプ30と、バンドパスフィルタ40と、アンテナ50と、を備える。
アンテナ50は、バンドパスフィルタ40から伝送されたキャリア周波数fcのRF信号を送信機1の外部に送信する。
本実施形態によるΔΣ変調器20は、図2に示すように、入力信号のビット精度と同一の数のTIアキュムレータ(積分器)200(200a1、200a2、200a3、・・・)を備える。図2に示すΔΣ変調器20は、入力信号のビット精度が16ビットである場合の例を示している。図2に示すΔΣ変調器20は、図16で示したΔΣ変調器2におけるTIアキュムレータ100a1〜100a16のそれぞれをTIアキュムレータ200a1〜200a16のそれぞれに置き換えたΔΣ変調器である。
本実施形態による桁分割入力信号は、符号なし信号であるオフセットバイナリである。最上位ビットが一番大きな値に対応する信号である。桁分割入力信号のビットレートは、ΔΣ変調器20の動作周波数であるM×Nに合わせる必要がある。
ΔΣ変調器20への入力信号のビットレートがMである場合、例えば、以下に示す2つの方法で桁分割入力信号を生成する。
なお、説明を簡単にするために、図3および図4を参照し、ΔΣ変調器20への入力信号のビット精度が4ビット(図2では16ビット)、ΔΣ変調器20への入力信号のビットレートがM(本発明の実施形態によるΔΣ変調器20の効果により、最終的には図2に示すようにY倍の動作周波数YMにすることができる)、並列処理数Nが3であるものとして桁分割入力信号を説明する。
なお、FIRフィルタを用いて桁分割入力信号を生成する回路は、図5に示すような回路である。
図5における信号補間部は、図4で示したFIRフィルタとオーバーサンプリング回路と同等の処理を行う機能部を備え、当該機能部を用いて、信号生成部で生成したオフセットバイナリ(符号なし)でサンプルレートMの信号をN倍アップサンプルして、サンプルレートM×Nに変換する。信号結合・桁分割部は、変換後の信号を連続するNサンプルごとに結合した後、1ブロックとした上で桁ごとに分割して、最下位ビットLSB0から最上位ビットLSB15まで、動作周波数MのNビット信号として出力する。
信号結合・桁分割部から出力された信号LSB1、LSB2、・・・、LSB15は、桁ごとにTIアキュムレータで生じるレイテンシに相当する遅延を、Dラッチなどの遅延回路D、3D、・・・、29Dにより入力に積算して加える。ある桁のLSBの遅延量は、1つ下位の桁に相当するLSBの遅延に加えて、1つ下位のTIアキュムレータで生じるレイテンシ分を加算して遅延させる。(図5で示されている例は、TIアキュムレータ0のレイテンシが動作周波数Mの1クロック分、それ以外のTIアキュムレータのレイテンシが動作周波数Mの2クロック分の場合の例である。)
これにより、各TIアキュムレータは、各桁において同期の取れた演算を実現し、最終的に最上位ビットの出力において、ΔΣ変調の出力ビット列が得られる。
TIアキュムレータ200は、図6(a)に示すように、第一のアダー列400aと、第二のアダー列400bと、入力演算部500と、複数のDラッチ600(600a1〜600aN、600b、600c1〜600cN)と、を備える。
FA300a1は、前半入力のうちFA300a1に対応する2ビットの信号I1’がDラッチ600c1により遅延した信号I1を入力する。また、FA300a1は、FA300aNの出力した和ビットDNがDラッチ600bにより遅延した信号F1を入力する。
FA300a1は、入力した信号I1と信号F1とを加算し、和ビットD1と繰り上げビットC1とを演算する。FA300a1は、演算した和ビットD1をFA300a2に出力する。また、FA300a1は、演算した繰り上がりビットC1をDラッチ600a1を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。例えば、TIアキュムレータ200a1のFA300a1は、演算した繰り上がりビットC1をDラッチ600a1を介して遅延させて、TIアキュムレータ200a2に出力する。
FA300a2は、入力した信号I2と和ビットD1とを加算し、和ビットD2と繰り上げビットC2とを演算する。FA300a2は、演算した和ビットD2をFA300a3に出力する。また、FA300a2は、演算した繰り上がりビットC2をDラッチ600a2を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300a(K−1)は、入力した信号I(K−1)と和ビットD(K−2)とを加算し、和ビットD(K−1)と繰り上げビットC(K−1)とを演算する。FA300a(K−1)は、演算した和ビットD(K−1)をFA300aKに出力する。また、FA300a(K−1)は、演算した繰り上がりビットC(K−1)をDラッチ600a(K−1)を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300aKは、入力した信号IKと和ビットD(K−1)とを加算し、繰り上げビットCKを演算する。FA300aKは、演算した繰り上がりビットCKをDラッチ600aKを介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
複数XOR501は、Dラッチ600c1〜600cKのそれぞれに入力される前半入力I1’〜IK’と同一の入力信号を同時に入力する。複数XOR501は、入力した前半入力I1’〜IK’に対して排他的論理和E1’を演算する。複数XOR501は、演算結果E1’をDラッチ503に出力する。
XOR502は、入力した信号E1と信号F1とに対して排他的論理和DKを演算する。XOR502は、演算結果DKをFA300a(K+1)に出力する。
FA300a(K+1)は、後半入力のうちFA300a(K+1)に対応する2ビットの信号I(K+1)’がDラッチ600c(K+1)により遅延した信号I(K+1)を入力する。また、FA300a(K+1)は、XOR502から信号DKを入力する。
FA300a(K+1)は、入力した信号I(K+1)と信号DKとを加算し、和ビットD(K+1)と繰り上げビットC(K+1)とを演算する。FA300a(K+1)は、演算した和ビットD(K+1)をFA300a(K+2)に出力する。また、FA300a(K+1)は、演算した繰り上がりビットC(K+1)をDラッチ600a(K+1)を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300a(K+2)は、入力した信号I(K+2)と和ビットD(K+1)とを加算し、和ビットD(K+2)と繰り上げビットC(K+2)とを演算する。FA300a(K+2)は、演算した和ビットD(K+2)をFA300a(K+3)に出力する。また、FA300a(K+2)は、演算した繰り上がりビットC(K+2)をDラッチ600a(K+2)を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300aNは、入力した信号INと和ビットD(N−1)とを加算し、和ビットDNと繰り上げビットCNとを演算する。FA300aNは、演算した和ビットDNをDラッチ600bを介して遅延させて、FA300a1とXOR502に出力する。また、FA300aNは、演算した繰り上がりビットCNをDラッチ600aNを介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
TIアキュムレータ200において、第一のアダー列400aが備えるFAの数Kと第二のアダー列400bが備えるFAの数(N−K)とが等しい、すなわち、K=N÷2である場合、第一のアダー列400aの演算時間と第二のアダー列400bの演算時間とがほぼ同一となる。また、第一のアダー列400aと第二のアダー列400bのそれぞれにおける並列処理数はN÷2であるため、TIアキュムレータ200における最大動作周波数をTIアキュムレータ100における最大周波数の約2倍、すなわち、2Mにすることができる。その一方で、第一のアダー列400aと第二のアダー列400bは、並列処理を行っているため、最大動作周波数2Mの逆数により示される時間内にN並列の処理を終えることができる。
前半のFA300a1〜300aKが行う処理は、図7に示すように、図17で示したTIアキュムレータ100が備えるN個のFA300a1〜300aNを前半のFA300a1〜300aKと後半のFA300a(K+1)〜300aNに分割した場合、フィードバック信号F1についての演算を先に行っても後に行っても結果が変わらないというFAの演算の特徴を用いて、前半入力の排他的論理和を演算し、その演算結果とフィードバック信号との排他的論理和を演算する処理に置き換えることができる。
ただし、入力演算部500では、Dラッチ503やDラッチ600を用いて、演算タイミングや演算結果の出力タイミングを正しくしている。
このようにすれば、送信機1が備えるΔΣ変調器20は、動作周波数が2M×NのΔΣ変調器と同等の2M×Nのビットレートを実現し、高速にΔΣ変調を行うことができる。
本発明の第二の実施形態によるΔΣ変調器を含む送信機について説明する。
本実施形態による送信機1は、図1で示した本発明の第一の実施形態による送信機1と同様に、ベースバンド信号生成器10と、ΔΣ変調器20と、D級パワーアンプ30と、バンドパスフィルタ40と、アンテナ50と、を備える。
ただし、本実施形態によるTIアキュムレータ200は、第一の実施形態によるTIアキュムレータ200とDラッチ503、600bの接続が異なる。
複数XOR501は、Dラッチ600c1〜600cKのそれぞれに入力される前半入力I1’〜IK’と同一の入力信号を同時に入力する。複数XOR501は、入力した前半入力I1’〜IK’に対して排他的論理和E1’を演算する。複数XOR501は、演算結果E1’をXOR502に出力する。
XOR502は、入力した信号E1’と信号DNとに対して排他的論理和DK’を演算する。XOR502は、演算結果DK’をDラッチ503に出力する。
FA300a(K+1)は、入力した信号I(K+1)と信号DKとを加算し、和ビットD(K+1)と繰り上げビットC(K+1)とを演算する。FA300a(K+1)は、演算した和ビットD(K+1)をFA300a(K+2)に出力する。また、FA300a(K+1)は、演算した繰り上がりビットC(K+1)をDラッチ600a(K+1)を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300aNは、入力した信号INと和ビットD(N−1)とを加算し、和ビットDNと繰り上げビットCNとを演算する。FA300aNは、演算した和ビットDNをXOR502とDラッチ600bに出力する。また、FA300aNは、演算した繰り上がりビットCNをDラッチ600aNを介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300a1は、入力した信号I1と信号F1とを加算し、和ビットD1と繰り上げビットC1とを演算する。FA300a1は、演算した和ビットD1をFA300a2に出力する。また、FA300a1は、演算した繰り上がりビットC1をDラッチ600a1を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。例えば、TIアキュムレータ200a1のFA300a1は、演算した繰り上がりビットC1をDラッチ600a1を介して遅延させて、TIアキュムレータ200a2に出力する。
このようにすれば、送信機1が備えるΔΣ変調器20は、高速にΔΣ変調を行うことができる。
本発明の第三の実施形態によるΔΣ変調器を含む送信機について説明する。
本実施形態による送信機1は、図1で示した本発明の第一の実施形態による送信機1と同様に、ベースバンド信号生成器10と、ΔΣ変調器20と、D級パワーアンプ30と、バンドパスフィルタ40と、アンテナ50と、を備える。
ただし、本実施形態によるTIアキュムレータ200は、第一の実施形態によるTIアキュムレータ200と異なる。
FA300a1は、前半入力のうちFA300a1に対応する2ビットの信号I1’’がDラッチ600d1により遅延し(信号I1’)、更に、Dラッチ600c1により遅延した信号I1を入力する。また、FA300a1は、FA300aNの出力した和ビットDNがDラッチ600bにより遅延した信号F1を入力する。
FA300a1は、入力した信号I1と信号F1とを加算し、和ビットD1と繰り上げビットC1とを演算する。FA300a1は、演算した和ビットD1をFA300a2に出力する。また、FA300a1は、演算した繰り上がりビットC1をDラッチ600a1を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300a2は、入力した信号I2と和ビットD1とを加算し、和ビットD2と繰り上げビットC2とを演算する。FA300a2は、演算した和ビットD2をFA300a3に出力する。また、FA300a2は、演算した繰り上がりビットC2をDラッチ600a2を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300a(K−1)は、入力した信号I(K−1)と和ビットD(K−2)とを加算し、和ビットD(K−1)と繰り上げビットC(K−1)とを演算する。FA300a(K−1)は、演算した和ビットD(K−1)をFA300aKに出力する。また、FA300a(K−1)は、演算した繰り上がりビットC(K−1)をDラッチ600a(K−1)を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300aKは、入力した信号IKと和ビットD(K−1)とを加算し、繰り上げビットCKを演算する。FA300aKは、演算した繰り上がりビットCKをDラッチ600aKを介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
複数XOR501aは、Dラッチ600d1〜600dKのそれぞれに入力される前半入力I1’’〜IK’’と同一の入力信号を同時に入力する。複数XOR501aは、入力した前半入力I1’’〜IK’’に対して排他的論理和G1’’を演算する。複数XOR501aは、演算結果G1’’をDラッチ503a1に出力する。
XOR502aは、入力した信号G1と信号F1とに対して排他的論理和DKを演算する。XOR502aは、演算結果DKをFA300a(K+1)に出力する。
FA300a(K+1)は、中盤入力のうちFA300a(K+1)に対応する2ビットの信号I(K+1)’’がDラッチ600d(K+1)により遅延し(信号I(K+1)’)、更に、Dラッチ600c(K+1)により遅延した信号I(K+1)を入力する。また、FA300a(K+1)は、XOR502aから信号DKを入力する。
FA300a(K+1)は、入力した信号I(K+1)と信号DKとを加算し、和ビットD(K+1)と繰り上げビットC(K+1)とを演算する。FA300a(K+1)は、演算した和ビットD(K+1)をFA300a(K+2)に出力する。また、FA300a(K+1)は、演算した繰り上がりビットC(K+1)をDラッチ600a(K+1)を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300a(L−1)は、入力した信号I(L−1)と和ビットD(L−2)とを加算し、和ビットD(L−1)と繰り上げビットC(L−1)とを演算する。FA300a(L−1)は、演算した和ビットD(L−1)をFA300aLに出力する。また、FA300a(L−1)は、演算した繰り上がりビットC(L−1)をDラッチ600a(L−1)を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300aLは、入力した信号ILと和ビットD(L−1)とを加算し、繰り上げビットCLを演算する。FA300aLは、演算した繰り上がりビットCLをDラッチ600aLを介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
複数XOR501bは、Dラッチ600c1〜600cLのそれぞれに入力される中盤入力I(K+1)’〜IL’と同一の入力信号を同時に入力する。複数XOR501bは、入力した中盤入力I(K+1)’〜IL’に対して排他的論理和G2’を演算する。複数XOR501bは、演算結果G2’をDラッチ503bに出力する。
XOR502bは、入力した信号G2と信号F1とに対して排他的論理和DLを演算する。XOR502bは、演算結果DLをFA300a(L+1)に出力する。
FA300a(L+1)は、後半入力のうちFA300a(L+1)に対応する2ビットの信号I(L+1)’’がDラッチ600d(L+1)により遅延し(信号I(L+1)’)、更に、Dラッチ600c(L+1)により遅延した信号I(L+1)を入力する。また、FA300a(L+1)は、XOR502bから信号DLを入力する。
FA300a(L+1)は、入力した信号I(L+1)と信号DLとを加算し、和ビットD(L+1)と繰り上げビットC(L+1)とを演算する。FA300a(L+1)は、演算した和ビットD(L+1)をFA300a(L+2)に出力する。また、FA300a(L+1)は、演算した繰り上がりビットC(L+1)をDラッチ600a(L+1)を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300a(N−1)は、入力した信号I(N−1)と和ビットD(N−2)とを加算し、和ビットD(N−1)と繰り上げビットC(N−1)とを演算する。FA300a(N−1)は、演算した和ビットD(N−1)をFA300aNに出力する。また、FA300a(N−1)は、演算した繰り上がりビットC(N−1)をDラッチ600a(N−1)を介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
FA300aNは、入力した信号INと和ビットD(N−1)とを加算し、和ビットDNと繰り上げビットCNとを演算する。FA300aNは、演算した和ビットDNをDラッチ600bを介して遅延させて、FA300a1、XOR502a、XOR502bのそれぞれに出力する。また、FA300aNは、演算した繰り上がりビットCNをDラッチ600aNを介して遅延させて、自TIアキュムレータ200よりも入力信号の1つ上位ビットの信号を処理するTIアキュムレータ200に出力する。
また、第二の入力演算部500bは、第三のアダー列400cが中盤入力に対して行う演算と同等の演算を行う。
TIアキュムレータ200において、第一のアダー列400aが備えるFAの数K、第二のアダー列400bが備えるFAの数(N−L)、第三のアダー列400cが備えるFAの数(L−K)、のそれぞれが等しい場合、第一のアダー列400aの演算時間、第二のアダー列400bの演算時間、第三のアダー列400cの演算時間のそれぞれがほぼ同一となる。また、第一のアダー列400a、第二のアダー列400b、第三のアダー列400cのそれぞれにおける並列処理数はN÷3であるため、TIアキュムレータ200における最大動作周波数をTIアキュムレータ100における最大周波数の約3倍、すなわち、3Mにすることができる。その一方で、第一のアダー列400a、第二のアダー列400b、及び、第三のアダー列400cは、並列処理を行っているため、最大動作周波数3Mの逆数により示される時間内にN並列の処理を終えることができる。
前半のFA300a1〜300aKが行う処理は、図12に示すように、図17で示したTIアキュムレータ100が備えるN個のFA300a1〜300aNを前半のFA300a1〜300aK、中盤のFA300a(K+1)〜300aL、後半のFA300a(L+1)〜300aNに分割した場合、フィードバック信号F1についての演算を先に行っても後に行っても結果が変わらないというFAの演算の特徴を用いて、前半入力の排他的論理和を演算し、その演算結果とフィードバック信号との排他的論理和を演算する処理に置き換えることができる。
ただし、第一の入力演算部500a、及び、第二の入力演算部500bでは、Dラッチ503a1、503a2、503bやDラッチ600を用いて、演算タイミングや演算結果の出力タイミングを正しくしている。
このようにすれば、送信機1が備えるΔΣ変調器20は、高速にΔΣ変調を行うことができる。
本発明の最小構成のΔΣ変調器20は、図15に示すように、少なくとも複数の積分器200を備える。積分器200は、少なくとも第一のアダー列201と、第二のアダー列202と、を備える。
第二のアダー列202は、それぞれ直列に接続された複数のアダーを有する。
第二のアダー列202は、第二のアダー列202の論理演算の結果を第一のアダー列201の入力としてフィードバックするアダー列である。
積分器200は、第一のアダー列201の複数のアダーへ並列に供給される入力を処理して第二のアダー列202に供給する。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
(付記1)複数の積分器を用いたΔΣ変調器であって、前記積分器は、
それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、
前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、
前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給するΔΣ変調器。
(付記2)前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給するパリティ演算部とXOR演算部を有しており、
前記パリティ演算部は、前記第一のアダー列の入力の一部を入力として用いて論理演算し、
前記XOR演算部は、前記パリティ演算部の出力値と、前記第二のアダー列からのフィードバック値を入力として論理演算し、当該論理演算の結果を前記第二のアダー列に入力することにより、アダー列の演算を並列化する付記1に記載のΔΣ変調器。
(付記3)前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーの総和はN個であり、2N個の1ビット信号を入力するとN個の1ビット出力信号を出力する、
付記2に記載のΔΣ変調器。
(付記4)前記第一のアダー列の複数のアダー及び前記第二のアダー列の複数のアダーは、前記2N個の1ビット信号が2個ずつNセットの信号に分けられ、当該2個ずつNセットの信号を予め決められた順序で入力する、付記3に記載のΔΣ変調器。
(付記5)前記パリティ演算部は、
前記2個ずつNセットの信号のうち1番目〜K番目(K<N)のセットの信号を入力する、付記4に記載のΔΣ変調器。
(付記6)前記XOR演算部は、
前記パリティ演算部の出力を1クロック分遅延させた信号と、前記総和がN個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのN番目のアダーの和ビットとの論理演算を行う、付記3から付記5の何れか一に記載のΔΣ変調器。
(付記7)前記総和がN個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちの1番目のアダーは、
前記2個ずつNセットの信号のうち1番目のセットの信号を1クロック分遅延させた信号と、前記総和がN個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのN番目のアダーの和ビットを1クロック分遅延させた信号との論理演算を行う、付記3から付記6の何れか一に記載のΔΣ変調器。
(付記8)前記総和がN個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちの(K+1)番目のアダーは、
前記2個ずつNセットの信号のうち(K+1)番目のセットの信号を1クロック分遅延させた信号と、前記XOR演算部の出力信号との論理演算を行う、付記5から付記7の何れか一項に記載のΔΣ変調器。
(付記9)前記総和がN個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちのP番目(Pは2〜N、K+1を除く)のアダーは、
前記2個ずつNセットの信号のうちP番目のセットの信号を1クロック分遅延させた信号と、前記総和がN個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちの(P−1)番目のアダーの和ビットを1クロック分遅延させた信号との論理演算を行う、付記3から付記8の何れか一に記載のΔΣ変調器。
(付記10)前記総和がN個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのそれぞれに対応するN個の遅延回路を備え、
前記総和がN個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのそれぞれは、自身が論理演算した繰り上がりビットを生成し、
前記遅延回路は、対応する前記総和がN個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーが生成した繰り上がりビットを1クロック分遅延させ信号を生成する、付記3から付記9の何れか一に記載のΔΣ変調器。
(付記11)前記XOR演算部は、
前記パリティ演算部の出力と、前記総和がN個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのN番目のアダーの和ビットとの論理演算を行い、当該論理演算の結果を1クロック分遅延させた信号を生成する、付記3から付記10の何れか一に記載のΔΣ変調器。
(付記12)付記1から付記11の何れか一に記載のΔΣ変調器を備えた送信機。
(付記13)それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、
前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、
前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給する積分器。
10 ベースバンド信号生成器
20 ΔΣ変調器
30 D級パワーアンプ
40 バンドパスフィルタ
50 アンテナ
100(100a1〜100a16)、200(200a1〜200a16) TIアキュムレータ
300(300a1〜300aN) 全加算器
500、500a、500b 入力演算部
501、501a、501b 複数XOR
502、502a、502b XOR
503、503a1、503a2、503b、600(600a1〜600aN、600b、600c1〜600cN) Dラッチ
201、400a 第一のアダー列
202、400b 第二のアダー列
Claims (10)
- 並列に接続された複数の積分器を備え、
複数の前記積分器のそれぞれは、
それぞれ直列に接続された複数のアダーからなる複数段のアダー列、
を備え、
複数の前記アダーのそれぞれは、
入力信号を受け、受けた入力信号についての演算結果を出力し、
複数段の前記アダー列は、
複数段の初段である第一のアダー列と複数段の最終段である第二のアダー列を備え、
前記第一のアダー列は、
前記入力信号についての演算結果を前記第二のアダー列に供給し、
前記第二のアダー列は、
前記第一のアダー列から供給された演算結果についての演算結果を前記第一のアダー列へフィードバックし、
複数の前記積分器のうち最下位の積分器は、
入力信号生成回路が生成した入力信号を入力し、
複数の前記積分器のうち最下位以外の積分器のそれぞれは、
1つ下位の積分器の演算結果を入力信号として入力し、
複数の前記積分器のうち最上位は、
演算結果を最終出力として外部に出力する、
ΔΣ変調器。 - 前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給するパリティ演算部とXOR演算部を有しており、
前記パリティ演算部は、
前記第一のアダー列の入力の一部を入力として用いて論理演算し、
前記XOR演算部は、
前記パリティ演算部の出力値と、前記第二のアダー列からのフィードバック値を入力として論理演算し、当該論理演算の結果を前記第二のアダー列に入力することにより、アダー列の演算を並列化する、
請求項1に記載のΔΣ変調器。 - 複数段の前記アダー列が備える複数のアダーの総和はN個であり、
N個の前記アダーは、
2N個の1ビット信号を入力するとN個の1ビット出力信号を出力する、
請求項2に記載のΔΣ変調器。 - N個の前記アダーは、
前記2N個の1ビット信号が2個ずつNセットの信号に分けられ、当該2個ずつNセットの信号を予め決められた順序で入力する、
請求項3に記載のΔΣ変調器。 - 前記パリティ演算部は、
前記2個ずつNセットの信号のうち1番目〜K番目(K<N)のセットの信号を入力する、請求項4に記載のΔΣ変調器。 - 前記XOR演算部は、
前記パリティ演算部の出力を1クロック分遅延させた信号と、N個の前記アダーのうちのN番目のアダーの出力を1クロック分遅延させた信号との論理演算を行う、請求項3から請求項5の何れか一項に記載のΔΣ変調器。 - 前記XOR演算部は、
前記パリティ演算部の出力と、N個の前記アダーのうちのN番目のアダーの出力との論理演算を行い、当該論理演算の結果を1クロック分遅延させた信号を生成する、
請求項3から請求項5の何れか一項に記載のΔΣ変調器。 - N個の前記アダーのうちの1番目のアダーは、
2個ずつNセットの信号のうち1番目のセットの信号を1クロック分遅延させた信号と、N個の前記アダーのうちのN番目のアダーの出力を1クロック分遅延させた信号との全加算の論理演算を行う、
請求項3から請求項7の何れか一項に記載のΔΣ変調器。 - 請求項1から請求項8の何れか一項に記載のΔΣ変調器を備えた送信機。
- それぞれ直列に接続された複数のアダーからなる複数段のアダー列、
を備え、
複数の前記アダーのそれぞれは、
入力信号を受け、受けた入力信号についての演算結果を出力し、
複数段の前記アダー列は、
複数段の初段である第一のアダー列と複数段の最終段である第二のアダー列を備え、
前記第一のアダー列は、
前記入力信号についての演算結果を前記第二のアダー列に供給し、
前記第二のアダー列は、
前記第一のアダー列から供給された演算結果についての演算結果を前記第一のアダー列へフィードバックする、
積分器。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/074893 WO2017037880A1 (ja) | 2015-09-01 | 2015-09-01 | Δς変調器、送信機及び積分器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2017037880A1 JPWO2017037880A1 (ja) | 2018-07-12 |
JP6451859B2 true JP6451859B2 (ja) | 2019-01-16 |
Family
ID=58188706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017537128A Active JP6451859B2 (ja) | 2015-09-01 | 2015-09-01 | Δς変調器、送信機及び積分器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10284400B2 (ja) |
JP (1) | JP6451859B2 (ja) |
WO (1) | WO2017037880A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018101467A1 (ja) * | 2016-12-02 | 2018-06-07 | 日本電気株式会社 | 2次デルタシグマ変調器と送信装置 |
JP6954371B2 (ja) * | 2017-12-04 | 2021-10-27 | 日本電気株式会社 | 2次δς変調器、無線機、及び、2次δς変調器が行う信号処理方法 |
CN108900205B (zh) * | 2018-07-03 | 2021-08-06 | 华南理工大学 | 一种基于数控衰减器幅度控制的数字发射机 |
TWI658700B (zh) * | 2018-07-16 | 2019-05-01 | 創意電子股份有限公司 | 積體電路、多通道傳輸裝置及其信號傳輸方法 |
US11469876B1 (en) * | 2020-09-25 | 2022-10-11 | Raytheon Company | Trigger to data synchronization of gigahertz digital-to-analog converters |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP6333390B2 (ja) * | 2014-08-04 | 2018-05-30 | アズビル株式会社 | デジタルフィルタ |
-
2015
- 2015-09-01 WO PCT/JP2015/074893 patent/WO2017037880A1/ja active Application Filing
- 2015-09-01 JP JP2017537128A patent/JP6451859B2/ja active Active
- 2015-09-01 US US15/755,191 patent/US10284400B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20180248724A1 (en) | 2018-08-30 |
US10284400B2 (en) | 2019-05-07 |
JPWO2017037880A1 (ja) | 2018-07-12 |
WO2017037880A1 (ja) | 2017-03-09 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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