KR101933596B1 - 잡음 성형을 이용하여 신호를 데이터 변환하는 시스템 및 방법 - Google Patents

Abstract

장치 및 방법의 지침은 잡음 성형(Noise Shaping, NS) 루프에 의해 처리된 신호를 작은 섹션으로 분하는 것과 이러한 작은 섹션의 적어도 부분집합에 NS를 적용하는 것이다. 그런 다음 처리된 신호는 재결합된다. 작은 섹션에 대해 잡음 성형이 수행되므로, 각각의 잡음 성형 루프의 동작 속도는 일반적으로 시스템에 있어서, 출력 신호가 하나의 상위 비트 NS 루프에 의해 생성되는 것보다 고속이다. 실시예는 장치를 구성하는 구성 블록을 더 포함한다. 예를 들어, 섹션의 수, 섹션 계산 방법, 및 각 섹션에 대한 NS는 각각 구성될 수 있으며, 일부의 실시예에 있어서는 프로그램 가능하다.

Description

잡음 성형을 이용하여 신호를 데이터 변환하는 시스템 및 방법

본 발명은 데이터 변환 기술(예를 들어, 잡음 성형, 예를 들어 시그마-델타 변조(델타-시그마 변조로도 알려져 있다)를 이용하는 디지털/아날로그(DAC) 변환기 및 아날로그/디지털(ADC) 변환기)에 관한 것이다.

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용어 시그마 델타 변조(Delta Sigma Modulation)는 델타 시그마 변조라고도 하며 피드백 루프를 사용하여 신호를 잡음 형태로 만드는 시스템을 지칭하는 데 사용된다. (적어도 ADC의 예에서) 시그마 델타 변조기는 일반적으로 오버샘플링, 양자화, 잡음 성형 및 데시메이션을 포함한다. 시그마 델타 변조는 ADC 및 DAC의 일부로서뿐만 아니라, 오디오 및 비디오 처리, 의료 기기, 광 및 무선 통신 시스템, 센서 등을 포함한 다른 애플리케이션으로도 종종 사용된다.

그렇지만, 처리될 신호의 대역폭이 증가함에 따라 이러한 장치에 대한 처리 요건이 증가하였다. 이러한 장치에 대한 하드웨어 요구 사항을 줄이거나 이러한 장치에 대한 하드웨어 요구 사항을 증가시키지 않으면서 증가된 신호 대역폭을 처리할 수 있는 아키텍처가 필요하다.

본 발명의 관점들은 신호 처리 동안 신호대잡음비를 유지하면서 해상도를 감소시키는 신호의 고 해상도 데이터 변환에 사용되는 시스템 및 방법을 제공한다.

발명의 한 관점은 잡음 성형 루프에 의해 처리될 신호를 작은 섹션으로 분할하는 단계 및 이러한 작은 섹션의 적어도 부분집합에 잡음 성형을 적용하는 단계를 포함한다. 처리된 신호는 그런 다음 재결합된다. 잡음 성형은 작은 섹션에 대해 수행되고, 각각의 잡음 성형 루프의 동작 속도 및 그에 따라 일반적으로 그 시스템에 있어서 출력 신호가 단일의 고 비트 잡음 성형 루프에 의해 생성된 것보다 더 빠르다. 잡음 성형이 작은 섹션에 대해 수행될 때, 시스템은 증가된 동작 속도를 허용하며, 그에 따라 증가된 입력 신호 대역폭을 수용할 수 있다.

본 발명의 제1 관점은 입력 신호를 변환하는 장치를 제공하며, 상기 장치는 상기 입력 신호를 복수의 섹션 신호로 분할하는 섹션 계산 블록을 포함한다. 상기 장치는 상기 복수의 섹션 신호의 적어도 부분집합에 적어도 하나의 잡음 성형(Noise Shaping, NS) 필터 기능을 적용하여 대응하는 잡음 성형 섹션 신호를 생성하는 적어도 하나의 NS 필터를 포함하는 섹션 잡음 성형(NS) 블록을 더 포함한다. 일부의 실시예에서, NS를 겪는 섹션의 부분집합은 모든 섹션보다 작을 수 있는데, 이는 NS 섹션을 우회하는 하나의 (또는 가능하면 더 많은) 섹션을 가지는 것이 이로울 수 있기 때문이다. 이러한 장치는 상기 대응하는 잡음 성형 신호와 상기 복수의 섹션 신호 중 임의의 나머지 신호를 출력 신호로 결합하는 섹션 재구성 블록을 더 포함한다.

본 발명의 다른 관점은 구성될 수 있는 장치를 제공하며 구성 가능한 양태에 따라 상기 장치를 구성하는 구성 블록 더 포함한다. 예를 들어, 이러한 장치는 섹션의 수, 섹션 계산 방법, 섹션 NS 및 섹션 스케일링 인자가 각각 구성될 수 있고, 일부의 실시예에서는 프로그램 가능하게 구성될 수 있다.

본 발명의 다른 관점은 입력 신호를 변환하는 방법을 제공하며, 상기 방법은: 상기 입력 신호를 복수의 섹션 신호로 분할하는 단계; 상기 복수의 섹션 신호의 적어도 부분집합에 적어도 하나의 NS 필터 기능을 적용하여 대응하는 잡음 성형 섹션 신호를 생성하는 단계; 및 상기 잡음 성형 신호의 부분집합과 상기 복수의 섹션 신호 중 NS를 겪지 않은 임의의 나머지 신호를 출력 신호로 결합하는 단계를 포함한다.

본 발명의 전술한 그리고 다른 목적, 특징, 관점 및 이점은 예를 들어서만 설명하는 첨부 도면과 결합하여 취해진, 이하의 상세한 설명으로부터 더 분명하게 될 것이다.

도 1은 실시예에서 이용될 수 있는 일반적인 잡음 성형 피드백 루프를 도시하는 블록도이다.
도 2는 실시예를 개략적으로 도시하는 블록도이다.
도 3은 입력 섹션 스케일링 블록을 도 1에 부가하는 다른 실시예를 개략적으로 도시하는 블록도이다.
도 4는 병렬 구조를 가지는 실시예를 개략적으로 도시하는 블록도이다.
도 5는 캐스케이딩 구조를 가지는 실시예를 개략적으로 도시하는 블록도이다.
도 6은 일 실시예에 따라 부호 없는 입력 신호를 복수의 섹션으로 분할하는 한 방법을 도시한다.
도 7은 일 실시예에 따라 양의 부호 입력 신호를 복수의 섹션으로 분할하는 한 방법을 도시한다.
도 8은 일 실시예에 따라 부의 부호 입력 신호를 복수의 섹션으로 분할하는 한 방법을 도시한다.
도 9a, 도 9b, 도 9c 및 도 9d는 4개의 다른 실시예에 따라 4개의 다른 구조를 개략적으로 도시하는 블록도이다.
도 10은 캐스케이딩 구조를 가지는 다른 실시예를 개략적으로 도시하는 블록도이다.
도 11은 실시예에 따라 출력 섹션 스케일링 블록을 이용하는 예시적 신호 재구성 블록을 개략적으로 도시하는 블록도이다.
도 12는 실시예에 따라 예시적 구성 가능한 장치를 개략적으로 도시하는 블록도이다.

입력 신호에 대해 시그마 변조라고도 하는 시그마 델타 변조(Delta Sigma Modulation, SDM)를 수행하는 시스템은 전체 신호에 대해 하나의 NS 필터를 포함하는, 하나의 시그마 델타 변조기를 사용한다. SDM은 신호 처리 중에 해상도를 줄이면서 신호대잡음비를 유지하는 신호의 고해상도 데이터 변환에 사용할 수 있다. (적어도 ADC의 예에서) SDM은 일반적으로 오버샘플링, 양자화, 잡음 성형 및 데시메이션을 포함한다는 것을 이해해야 한다.

그렇지만, 시그마 델타 변조(Sigma Delta Modulation)라는 용어는 피드백 루프를 사용하여 신호를 잡음 형태로 만드는 시스템을 가리키는 데 종종 사용되는데, 장치가 "변조"가 발생하지 않는 디지털 영역에서만 순수하게 작동하는 경우에도 그러하다. 또한, 당업자는 SDM과 잡음 성형기를 구별한다. 예를 들어, E. Janssen, A. van Roermund, Look-Ahead 기반 시그마-델타 변조, 아날로그 회로 및 신호 처리, DOI 10.1007/978-94-007-1387-1_2, ⓒ Springer Science+Business Media BV 2011, 특히 2장, 시그마-델타 변조 기본 사항을 참조한다. 혼란을 피하기 위해, 본 명세서에서 논의되는 원리들은 많은 사람이 시그마 델타 변조(Sigma Delta Modulation)라고 언급하는 것을 포함하도록 확장될 수 있음을 이해해야 하지만, 잡음 성형(Noise Shaping, NS) 루프의 관점에서 본 명세서 내의 예시적인 실시예들을 논의할 것이다.

도 1은 일반적인 NS 루프(100)를 나타내는 블록도이다. 이 예에서, 잡음 성형 루프(100)는 X-비트 신호(S_in)를 Y-비트 신호(S_out)로 변환하고, 여기서 X>Y이다. X-비트 신호는 양자화기(120)에 의해 양자화되는 결합기(110)에 의해 정형 필터(shping filter)(140)의 출력과 결합한다. 결합기(130)는 입력 신호로부터 양자화된 신호를 효과적으로 감산하여, 성형 필터(140)가 관심 대역으로부터 멀리 떨어진 양자화기에 의해 도입된 양자화 잡음을 성형하도록 한다. 어떤 경우에도, 정형 필터(140) 및 결합기(110)는 X 비트의 신호에 작용한다는 것을 알수 있다.

본 발명의 일 실시예에 따른, 입력 신호를 변환하는 시스템이 도 2에 도시되어 있다. 도 2는 섹션 계산 블록, 섹션 NS 블록 및 신호 재구성 블록을 포함하는 장치를 도시한다. 간단히 말해서, 본 발명의 양태는 NS 루프에 의해 처리될 신호를 더 작은 섹션들로 분할하고 이들 작은 섹션들의 적어도 부분집합에 NS를 적용하는 것을 포함한다. 그런 다음 처리된 신호는 재결합되어 출력 신호를 생성한다. NS는 더 작은 섹션에서 수행되기 때문에 이러한 시스템은 동작 속도를 향상시킨다. 실시예는 단일 상위 비트 NS 루프가 이용된 경우(출력이 동일한 애플리케이션에 사용될 수 있다는 의미에서), 출력 신호와 동등한 출력 신호를 생성하도록 구성될 수 있는데. 이것은 상기 단일 상위 비트 NS 루프가 이용된 경우보다 통상적으로 높은 동작 속도를 가질 것이다. 많은 애플리케이션에서, 증가된 동작 속도는 전형적으로 높은 대역폭의 입력 신호를 지원하게 된다는 것을 이해해야 한다.

예를 들어, NS 필터 내의 간단한 칩세트 로직이 예를 들어 가산기 및 곱셈기의 크기를 감소시킴으로써 더 작은 대역폭에 사용될 수 있기 때문에, NS를 겪는 비트 수를 감소시켜 동작 속도를 증가시킬 수 있는 실시예가 구성될 수 있다. 일부 실시 예에서, 가산 및 곱셈은 이진 시프트 및 가산으로서 구현될 수 있으며, 속도는 더욱 증가한다. 실시예는 신호를 섹션들로 분할한 다음 재결합하여 순 이득을 제공하는 데 요구되는 추가적인 처리를 이러한 더 빠른 NS 처리가 보상하도록 구성될 수 있다. 따라서, 이러한 접근법은 더 높은 대역폭 신호 및/또는 더 높은 해상도를 처리할 수 있는 시스템 또는 시스템들을 더 빠르거나 더 저렴하게(또는 양자를 모두 가능하게) 할 수 있다.

이러한 아키텍처는 상이한 잡음 가중 알고리즘 및 양자화가 신호의 상이한 부분에 적용될 수 있는 실시예를 허용한다. 또한, 각 섹션이 기여하는 양자화 잡음은 다를 수 있어서, 각 섹션의 양자화기에 의해 도입된 총 양자화 잡음이 단일의 양자화기를 가진 단일의 NS 루프가 활용되어 도입된 양자화 잡음보다 작도록 시스템이 구성될 수 있는 실시 예를 허용한다.

도 2에 도시된 예시적인 실시예는 상기 입력 신호를 복수의 섹션 신호로 분할하는 섹션 계산 블록(100)을 포함한다. 복수의 섹션 신호는 NS를 복수의 섹션 신호의 (적어도 부분집합)에 적용하는 섹션 NS 블록(200)으로 전달된다. 종종 각각의 섹션 신호는 NS 블록 내의 NS 필터를 통과하게 될 것이다. 그렇지만, NS 블록 섹션은 반드시 모든 섹션에 NS 변환을 적용할 필요는 없다. 환언하면, 일부 실시예에서 상기 섹션 중 하나 이상은 NS 루프에 의해 처리되지 않을 것이고, 이를 이하에서는 NS를 우회하기(by-passing)라고 한다. 이는 하나 이상의 섹션이 더 높은 해상도를 요구하거나 다른 섹션보다 중요하다고 여겨지는 응용 프로그램/신호를 허용하며(예를 들어, 상기 하나 이상의 섹션이 최상위 비트(Most Significant Bit, MSB)를 포함하기 때문에), 이러한 하나 이상의 섹션은 NS를 우회할 수 있다. 이러한 우회 신호가 NS 블록 전체를 우회하는 것은 동일하다는 것을 이해해야 한다. 따라서, NS 블록은 상기 복수의 섹션 신호의 적어도 하나의 부분집합에 적어도 하나의 NS 필터 기능을 적용하여 대응하는 잡음 형상 섹션 신호를 생성하는 적어도 하나의 NS 필터를 포함한다. 일례로, 신호가 4개의 섹션으로 분할된다고 가정한다. 제1 섹션은 MSB와 우회 NS를 포함한다(전체 블록을 우회하거나, 그 블록에 전달된 경우에는 블록 내의 NS 필터를 우회한다). 섹션의 부분집합(즉, 이 예에서는 3)은 NS 블록 내의 NS를 거쳐 3개의 대응하는 잡음 형상 섹션 신호를 생성한다.

그런 다음 섹션 재구성 블록은 상기 잡음 성형 신호의 부분집합 및 상기 복수의 섹션 신호 중 나머지(우회 섹션)를 출력 신호로 결합한다.

도 3은 입력 섹션 스케일링 블록을 도 2에 부가하는 다른 실시예를 개략적으로 도시하는 블록도이다. 입력 신호의 특성, 적용되는 응용 프로그램 및 섹션 계산 방법에 따라, NS 이전 또는 이후에 하나 이상의 섹션에 스케일링 기능을 적용할 수도 있다. 도 3은 상기 복수의 섹션 신호 중 하나 이상에 스케일링 인자를 적용하는 입력 섹션 스케일링 블록을 포함하는 예시적인 실시예를 도시한다. 그렇지만, 스케일링 기능은 NS 블록 이전 또는 이후에, 또는 이전 이후 모두에 적용될 수 있음을 이해해야 한다. 실제로, 개별 블록으로 도시되었지만, 스케일링 기능, NS 기능 및 재구성 기능이 결합되어 적절한 섹션 경로들에 다르게 적용될 수 있음을 이해해야 한다.

본 발명의 양상들은 상이한 기능적 구조들을 갖도록 구성될 수 있는 구성 가능한 장치를 허용한다. 예를 들어 섹션을 병렬로 또는 캐스케이딩 방식으로 처리할 수 있다. 도 4는 병렬 구조로 구성된 실시예를 개략적으로 도시하는 블록도이다.

도 4에 도시된 실시 예에서, S_in 신호는 섹션 계산 블록(420)에 의해 N개의 섹션 S₁, ..., S_{N -1}, 및 S_N으로 분할된다. 장치(400)는 병렬 구조를 가지므로 상기 복수의 섹션 신호가 병렬로 처리된다. 장치는 복수의 섹션 신호 각각에 대한 섹션 NS 루프를 포함하고, 상기 섹션 NS 루프 각각은 NS 필터를 포함한다. 복수의 NS 필터 각각은 각각의 섹션 신호에 다른 잡음 가중 기능(Noise Weighting Function, NWF)이 적용될 수 있도록 다른 NWF로 구성될 수 있다. 따라서, 제1 섹션은 잡음 성형기(451)에 의해 처리되고, 섹션 S_{N -1}은 노이즈 성형기(455)에 의해 처리되고 S_N은 노이즈 성형기(458)에 의해 처리된다. 일부 실시예에서, 예를 들어 S₁에 MSB가 포함되어 있는 경우 노이즈 성형기(451)는 생략될 수 있다.

신호의 특성, 적용되는 응용 프로그램에 따라, 장치(400)는 섹션 신호에 스케일링 기능을 적용하기 위한 스케일 블록(421, 425, 431 및 435)을 포함할 수 있다. 이것은 신호의 유형과 적용되는 구획화에 좌우될 것이다. 스케일링의 예에 대해서는 이하에서 논의하겠지만, 일반적으로 섹션 계산 방법이 진폭에 기초하여 신호를 분할하는 단계를 포함하는 경우에는 필요하겠지만, 섹션 계산 방법이 신호를 비트-폭 섹션으로 분할하는 단계를 포함하는 경우에는 필요하지 않다.

도 5는 캐스케이딩 구조를 가지는 실시예를 개략적으로 도시하는 블록도이다. 이 실시예에서, NS 블록과 재구성 블록 간의 구별은 불명확하며, 이러한 기능들은 캐스케이딩 구조에서 구현된다. 환언하면, 도 5에 도시된 실시예는 캐스케이딩 구조를 가지도록 구성되므로, 상기 섹션 NS 블록과 상기 섹션 재구성 블록은 일련의 캐스케이딩 섹션 NS 루프, 결합기 및 지연 소자를 포함하는 일련의 캐스케이딩 신호 경로로 결합된다.

도 5에 도시된 실시예에서, S_in 신호는 섹션 계산 블록(520)에 의해 3개의 섹션 S₁, S2, 및 S₃으로 분할된다. 장치(500)는 캐스케이딩 구조를 가지고 있어서 상기 제3 섹션이 NS 필터 루프(558)에 의해 처리된 다음 결합기(540)에 의해 지연된 섹션 2와 결합하며, 이러한 결합은 지연된 섹션 1과 결합되기 전에 잡음 성형기(555)에 의해 처리된다. 지연 소자(530)는 간단한 지연 라인이 될 수 있는데, 잡음 성형 섹션 3이 섹션 2와 동기 상태를 유지하도록 포함된다. 마찬가지로, 지연 소자(510)는 섹션 3 및 2를 처리하는 동안 유도된 임의의 처리 지연을 보상하기 위해 포함된다. 도시된 바와 같이, S1은 NS를 겪지 않으나, NS 루프는 필요한 경우 결합기(560) 뒤에 부가될 수 있는 것으로 이해되어야 한다. 따라서, 장치는 복수의 섹션 신호 각각에 대한 섹션 NS 루프를 포함할 수 있다. 어떠한 경우에도, 상기 섹션 NS 루프 각각은 NS 필터를 포함한다. 복수의 NS 필터 각각은 다른 NWF가 각각의 섹션 신호에 적용될 수 있도록 다른 NWF로 구성될 수 있다.

신호의 특성, 적용되는 응용 프로그램에 따라, 장치(500)는 섹션 신호에 스케일링 기능을 적용하기 위한 스케일 블록(521, 525, 531 및 535)을 포함할 수 있다. 이것은 신호의 유형과 적용되는 구획화에 좌우될 것이다. 이 예는 단지 3개의 섹션을 도시하고 있으나, 추가의 섹션이 수용될 수 있다는 것을 이해해야 한다.

섹션 계산에 대해 논의한다. 실시예에서 섹션 계산 블록은 신호 값(예를 들어 진폭)에 기초하여 인입 신호를 복수의 섹션 신호로 분할하는 진폭 스플리터를 포함한다. 예를 들어, 입력 신호의 동적 범위는 수 개의 섹션으로 분할된다. 이 경우, N개의 섹션에 대해:

S_in = S_out1+S_out2 + ...+ S_outN ( 식1)

다른 실시예는 비트-폭에 기초해서 신호를 복수의 섹션으로 분할한다. 따라서 섹션 계산 블록은 상기 인입 신호를 수개의 하위 비트 섹션으로 분할하는 비트-폭 스플리터를 포함하고, 섹션의 비트-폭 합은 상기 입력 신호의 비트-폭과 같다. 실시에서, 세분화(segmentation)는 입력 신호가 분수 값 또는 정수를 나타내는지에 따라 약간 다르다:

S_in = S_out1 + 2^{- shift1}S_out2 + 2^{- shiftN _ 1}S_outN (S_in은 분수값이다) (식2)

S_in = 2^{shiftN _ 1}S_out1+2^{shiftN _2} S_out2 + ...+S_outN (S_in은 정수이다) (식3)

이러한 2가지 방법 중 어느 것도 전술한 캐스케이딩 구조 및 병렬 구조에 모두에 사용될 수 있다. 선택된 섹션 계산 방법은 입력 신호 및/또는 애플리케이션의 특성에 좌우된다. 예를 들어, 입력 신호 또는 애플리케이션의 특성은 부호 데이터 형식(sign data format)을 요구하면, 진폭에 기초한 섹션 계산이 바람직하다. 섹션 계산이 신호 진폭에 기초로 하는 실시예에 있어서, 섹션 스케일링을 사용하여 잡음 성형을 겪어야 하는 비트 수를 감소할 수 있다. 예를 들어, 병렬 구조에 있어서는 도 4에 그리고 캐스케이드 구조에 있어서는 도 5에 점선으로 도시된 '스케일' 블록은 진폭에 기초한 섹션 계산에 바람직하게 사용된다. 부호 없는 신호에 있어서는 신호 값 또는 비트-폭에 기초한 구획화가 어떠한 추가의 스케일링 없이 사용될 수 있다.

도 6은 실시예에 따라 부호 없는 입력 신호를 복수의 섹션으로 분할하는 한 방법을 도시한다. 이 예에서, 입력 신호가 부호가 없으므로, 섹션 계산 블록은 비트-폭에 기초하여 신호를 복수의 섹션으로 분할할 수 있다. 하나의 특정한 예가 부호 없는 신호 600의 12-비트 부분에 대해 도시되어 있다. 이 예에서, 입력 신호의 12-비트는 011011111011이고 시스템은 신호를 3개의 섹션으로 분할하도록 구성된다. 도시된 바와 같이, 섹션 폭은 같을 필요가 없다는 것에 유의하라. 섹션 계산 블록은 이 12-비트 입력을 비트-폭에 기초하여 분할하는데, 상부 섹션(610)은 상부 4 비트(다시 말해, 처음 4 비트, 즉 0110)를 포함하고 중간 섹션(620)은 중간 3 비트(111)를 포함하며 하부 섹션(630)은 하부 5 비트(11011)를 포함한다.

3개의 섹션을 함께 연결하여 원래의 입력 신호를 성형한다는 의미에서, 비트-폭에 의한 구획화는 역 연결의 한 형태로 생각할 수 있다. 신호를 여러 섹션으로 분할하는 방법에는 여러 가지가 있다는 것에 유의해야 한다. 예를 들어, 도 6의 12-비트 입력 신호는 3개의 4-비트 섹션 또는 4개의 3-비트 섹션으로 분할될 수 있다. 섹션 계산은 응용 프로그램의 요구 사항과 입력 신호의 특성을 고려할 수 있다. 예를 들어, 인입 신호에 리딩(leading) 제로 또는 트레일링(trailing) 제로가 많이 있는 경우, 구획화 방법은 신호를 MSB가 있는 섹션과 중요도가 낮은 비트가 있는 섹션으로 분할할 수 있다. 예를 들어 트레일링 제로가 있는 15-비트 신호는 상부 섹션은 논-제로의 5-비트 섹션이고 하부 섹션은 제로의 10-비트 섹션인 두 섹션으로 분할될 수 있다. 리딩 제로 및 트레일링 제로 모두가 있는 경우, 하나의 가능한 섹션 계산은 상부 5-비트 제로가 있는 상부 섹션, 중간 5-비트 논-제로가 있는 중간 섹션, 및 하부 5-비트 제로가 있는 하부 섹션을 생성할 것이다. 마찬가지로, 많은 리딩 제로가 있는 15-비트 신호는 상부 10-비트 제로가 있는 상부 섹션 및 하부 5-비트 논-제로가 있는 하부 섹션의 두 섹션으로 분할될 수 있다.

도 7은 실시예에 따라 양의 부호 입력 신호(positive-signed input signal)를 섹션으로 분할하는 한 방법을 도시한다. 이 예에서, 양의 신호는 2의 보수 형식의 분수 신호이지만 정수 신호에 대해서도 유사한 접근법이 사용될 수 있음을 이해해야 한다. 이 예에서, 2가지 접근법을 비교하고 대조하기 위해, 이것은 도 6의 입력 신호와 동일한 값인 011011111011의 부호 있는 12-비트 값으로 표현되므로 0.87255859375의 입력 신호 값이 선택된다. 이 예에서, 입력 신호 700은 3개의 섹션으로 분할된다. 입력 신호의 절댓값은 3 부분으로 나누어지며: 상부 섹션은 부분 0.0625 ≤ | S_in| ≤ 1을 나타내고, 중간 섹션은 부분 0.00390625 ≤ | S_in| ≤ 0.0625를 나타내며, 하부 섹션은 부분 0 ≤ | S_in| ≤ 0.00390625를 나타낸다. 도면은 그 결과적인 섹션 값들을 도시하고 있으며, 그 대응하는 이진수는 상부 블록(705), 중간 블록(706) 및 하부 블록(707)을 나타낸다. 값의 합 0.8125 + 0.0546875 + 0.00537109375는 입력 신호 값 0.87255859375와 같다는 것을 이해해야 한다. 5-비트(부호 비트 포함) 섹션(710)을 생성하기 위해 어떠한 스케일링 인자도 상부 섹션에 적용되지 않는다. 중간 값(706)에 스케일링 인자 2⁴가 적용되어 최초 4개의 리딩 제로 비트(및 트레일링 제로 비트)를 제거하여 4-비트(부호 비트 포함) 중간 섹션(720)을 생성한다. 하부 값(707)에 스케일링 인자 2⁷이 적용되어 최초 7개의 리딩 제로 비트를 제거하여 5-비트(부호 비트 포함) 하부 섹션(730)을 생성한다. 섹션 수가 입력 신호 및 애플리케이션에 따라 구성 가능한 것과 같이, 섹션 당 비트 수 및 중간 블록(705, 706 및 707)을 결정하는 데 사용되는 값이 이해되어야 한다. 이것은 단지 예에 불과하다는 것을 이해해야 한다. 신호를 분할하기 위한 임계값은 사용될 섹션의 수 또는 섹션마다 유지될 비트 수에 따라 서로 다른 애플리케이션에 대해 변할 수 있다.

도 8은 실시예에 따라 부의 부호 입력 신호를 복수의 섹션으로 분할하는 한 방법을 도시한다. 이 예는 도 7의 입력 신호의 음의 값을 사용하는데, 즉: -0.87255859375(다시 2의 보수 형식)를 사용한다. 이것은 도 7의 입력 신호와는 다른 부호 있는 12-비트 입력 신호 800으로 된다는 것을 이해해야 한다. 그렇지만, 본 실시예에서 알 수 있는 바와 같이, 복수의 섹션이 입력 신호의 절댓값에 기초해서 양의 값으로 먼저 계산된다. 따라서 그 과정은 도 7에 도시된 바를 따르고, 그런 다음 추가의 변환 단계가 진행되어 상부 섹션(710), 중간 섹션(720) 및 하부 섹션(730)을 음의 값으로 변환시켜, 상부 섹션(810), 중간 섹션(820) 및 하부 섹션(830)으로 된다.

도 9a 내지 도 9d는 4개의 다른 실시예에 따라 4개의 다른 구조를 개략적으로 도시하는 블록도이다.

도 9a-도 9c의 각각에 대해, 장치는 X-비트 입력 신호를 Y-비트 출력 신호로 감소시킨다. 그런 다음 Y-비트 신호는 통상적으로 상기 Y-비트 응용 장치에 의해 동작한다. 종래 기술의 시스템은 상기 Y-비트 신호를 생성하기 위해 모든 X-비트들에 대해 동작하는 NS 루프를 포함할 것이다. 전술한 바와 같이, 실시예는 X-비트 신호를 N개의 섹션으로 분할하고, 더 작은 비트 수로 각각 동작하는 NS 루프를 사용함으로써 동작 속도를 증가시킨 다음, 잡음 형상 섹션을 결합하여 Y-비트 출력 신호를 생성한다. 더 작은 NS 루프를 사용하여 누적되는 비용 절감은 신호를 복수의 섹션으로 분할한 다음 재조합하는 (필요한 경우 스케일링도 하는) 추가 처리 요구 사항을 초과한다. 일부 애플리케이션에 대해 달성될 수 있는 추가적인 하나의 이점은 Y-비트 애플리케이션 장치에 의해 요구되는 프로세싱 요건을 감소시킴으로써 하드웨어 프로세싱을 추가로 감소시키는 것이다. 이것은 일부의 구조에 있어서 개별적인 섹션에 대해 동작하되 스케일링 및 결합 후에 Y-비트 응용 장치에 의해 생성된 것에 비견될 수 있는 출력을 생성하는 저-비트 애플리케이션 장치를 사용하여 수행될 수 있다. 일부 애플리케이션의 경우, 이것은 Y-비트 애플리케이션 장치를 이용하는 구조에 필요한 것보다 전체적으로 적은 수의 하드웨어 프로세싱을 요구할 수 있기 때문에 유리할 수 있다.

이 예에서, 캐스케이딩 NS 구조(905), 예를 들어, 도 5의 구조를 갖는 시스템은 도 9a에 도시된 실시예에 따라 Y-비트 장치(910)에 직접 공급할 것이다. 그렇지만, 도 9b 및 9c는 병렬 구조의 가능한 두 가지 예를 도시한다. 예를 들어, 도 9c에서, 병렬 섹션 잡음 성형 블록(965)은 (필요하다면) N개의 잡음 형상 섹션을 스케일 블록(968)에 송신할 것인데, 이것은 블록(978)에서의 결합 이전에 진폭에 의해 분할된 섹션을 스케일링하여 Y-비트 출력 신호를 생성하여 Y-비트 장치(980)를 구동한다. 도 9b에 도시된 바와 같은 일부 애플리케이션에 대해 대안적인 구조가 사용될 수 있다. 이 경우에, NS 섹션들이 결합되어 Y-비트 애플리케이션 장치에 공급되는 대신에, 각각의 섹션은 우선 저-비트 애플리케이션 장치(예를 들어, DAC, 커넥터 또는 기타)에 의해 처리된다. 예를 들어, 섹션 1은 저-비트 장치(1)에 의해 처리되고, 섹션 2는 저-비트 장치(2) 등에 의해 처리되고, 블록(920, 930 및 940)에 도시된 바와 같이 저-비트 장치 N 처리 섹션 N으로 끝난다. 이들 저-비트 장치 각각은 더 적은 수의 비트로 동작하고 전체 Y-비트에서 동작할 필요가 있는 애플리케이션 장치보다 적은 자원을 사용한다. 그런 다음, 처리된 섹션은 (필요한 경우) 스케일러에 의해 스케일링되고(950) 및 결합되며(960), 이 지점에서 출력 신호는 Y-비트 장치(980)의 출력과 등가이다.

게다가, 스케일링이 필요할 때, 저-비트 장치는 결합된 신호 상에서 동작하는 Y-비트 장치와 비교하여, 결합 이전에 더 적은 비트로 동작함으로써 자원을 절약할 수 있는데, 이것은 스케일링 블록에 의해 부가적인 비트가 추가되기 때문이다. 이것은 도 9d에 개략적으로 도시되어 있다. 설명을 용이하게 하기 위해, 도 9d는 2개의 섹션만을 도시한다. 따라서, 이 예에서, 섹션 계산 블록(990)은 X 비트 신호(이 예에서는 9 비트라고 가정)를 2개의 섹션(상부 4-비트 섹션 및 하부 5-비트 섹션)으로 분할한다. 병렬 구조를 갖는 섹션 NS 블록(992)은 각각 2-비트 및 1-비트에서 잡음 형상 섹션을 생성한다. 저 비트 장치가 결합 전에 사용되는 경우 3 비트(각각 2 비트 섹션 및 1 비트 섹션)로 동작할 수 있다. 그렇지만, 결합기 블록(998) 이후에 동작하는 Y-비트 장치는 5-비트로 동작할 것이다. 신호 재구성 이전에 스케일 블록(995)에 의해 적용된 스케일 인자로부터 추가의 2 비트가 생긴다. 따라서, 저 비트 장치가 결합기 이전에 잡음이 있는 섹션으로 동작할 수 있게 하는 구조는 신호 재구성 후에 Y-비트 애플리케이션 장치를 이용하는 시스템에 비해 하드웨어 자원을 절약할 수 있다. 또한, 이러한 저 비트 장치를 사용하면 NS 루프가 NS 루프에 대한 해상도 요구를 완화할 수 있는데, NS 루프는 스케일링 동안 부가될 추가의 2 비트를 보상하기 위해 (이러한 저-비트 장치를 사용하지 않는 유사한 시스템에 비해) 2 비트 적은 출력을 생성할 필요가 없기 때문이다.

일반적으로, 일부 실시예는 NS 블록과 섹션 재구성 블록 사이에 위치하는 N 개의 하위 비트 애플리케이션 장치(각각 A₁, A₂ , ... A_N 비트로 동작한다)를 사용하여 상기 재구성된 출력 신호가 마치 Y-비트 애플리케이션 장치에 의해 생성되지만 A₁ + A₂ + ...+ A_N < Y인 Y-비트 신호처러 사용될 수 있다.

도 10은 캐스케이딩 구조를 갖는 다른 실시예를 개략적으로 도시하는 블록도이다. 도 10은 8-비트 출력 신호를 생성하는 15-비트 입력 신호에 대한 특정 예를 도시한다. 장치(1000)는 신호를 3개의 섹션, 즉 하부 NS 루프 (1100), 중간 섹션 루프(1200) 및 NS 루프를 사용하지 않는 상부 섹션 경로로 분할하기 위한 섹션 계산 블록(1010)을 포함한다. 이 예에서, 섹션 계산 블록(1010)은 신호를 동일한 비트 폭, 즉 각각 5-비트의 3개의 섹션으로 분할한다. 상부 섹션(1005)은 NS를 겪지 않으며, 중간 섹션(1007)은 5-비트 폭이지만 3-비트 NS(즉, NS(1200)의 출력은 3-비트 폭이 될 것이다)를 겪을 것이고, 하부 섹션(1009)은 5-비트 폭이지만 2-비트 NS(즉, NS(1100)의 출력은 2 비트 폭이 될 것이다)를 겪을 것이다.

하부 NS 루프(1100)는 5 비트 섹션을 2-비트 출력으로 감소시키는 양자화기(1120)를 포함한다. 그렇지만, 잡음 성형 필터(1140)는 여전히 5 비트에서 동작하지만, 이것은 여전히 15-비트 입력 신호로부터 크게 감소된 것이다.

한편, 중간 섹션은 지연 소자(1020)를 통과한 후, 결합기(1030)에 의해 NS 루프(1000)로부터의 출력과 결합되어 (5 + 2 =) 7 비트를 생성하여 NS 루프(1200)에 입력한다. NS 루프(1200)는 양자화기(1220)를 포함하는데 이 양자화기(1220)는 7 비트 신호를 감소시켜 NS 필터(1240)에 의해 잡음 성형되는 3 비트 출력 신호를 생성한다. 그런 다음 3 비트 출력은 지연 소자(1040)에 의해 지연된 5-비트 상부 섹션과 결합되어 8-비트 출력 신호를 생성한다.

도 1을 간단히 참조하면, 종래 시스템이 15-비트 입력 신호를 8-비트 출력 신호로 변환하기 위해서는, 잡음 성형 필터(140), 결합기(110 및 130) 및 양자화기(120)는 모두 15-비트 신호로 동작해야 할 것이다. 바람직하게는, 이 예에서, 장치(1000)에 대한 하드웨어 요구 조건은 비교적 감소하는데, 이것은 비록 2개의 NS 루프가 존재하더라도, NS 루프(1100) 및 NS 루프(1200) 모두를 포함하는 장치(1000)를 실행하는 데 필요하게 될 그 결합된 하드웨어 자원은 전체 15-비트에서 동작하는 단일 루프를 동작시키는데 필요한 자원보다 적다는 것을 이해해야 하는 것과 같다.

도 11은 실시예에 따라 출력 섹션 스케일링 블록을 이용하는 예시적인 신호 재구성 블록을 개략적으로 도시하는 블록도이다. 이 도면은 도 3의 신호 재구성 블록(380)을 더 상세하게 도시하며, 입력 섹션 스케일링(즉, 구획화 후)이 이용되면, 대응하는 오프셋 출력 스케일 인자(1160)가 전형적으로 신호 재구성의 일부로서 적용되는 것을 도시하고 있다. 추가의 예시적인 세부 사항은 상술한 바와 같이, 도 4 및 도 5에 도시되어 있다.

별도의 실시예로서 위에서 도면을 설명하였지만, 각각의 장치는 개별적으로 제조될 필요는 없다는 것을 알아야 한다. 이러한 방법 및 다른 방법으로 구성될 수 있는 단일 구성 가능 장치가 구축될 수 있다. 실제로, 실시예는 단일 FPGA, ASIC, CMOS, DSP 또는 다른 칩에 통합될 수 있다. 다른 실시예는 범용 프로세서 및 상기 프로세서로 여기에 기술된 기능성 구현하기 위한 루틴을 실행하는 머신 판독 가능형 코드를 저장하는 적절한 머신 판독 가능형 매체를 사용하여 구현될 수 있다. 일부의 실시예는 초기에 특정 신호 유형 및/또는 애플리케이션에 대한 적절한 구획화, NS 및 스케일링으로 구성될 것이다. 그렇지만, 장치(하나 이상의 칩으로 구현되는지 여부)는 다양한 애플리케이션에 대한 다양한 신호 유형을 처리할 수 있도록 재구성될 수 있다.

따라서, 도 12는 실시예에 따른 예시적인 구성 가능한 장치를 개략적으로 도시하는 블록도이다. 이러한 시스템은 섹션의 수, 섹션 계산 방법, 섹션 NS 및 섹션 스케일링 요소가 프로그램 가능하다는 점에서 매우 구성 가능하다.

따라서, 도 12는 장치를 구성하기 위한 구성 블록(1205)을 포함하는 실시예를 도시한다. 일부 실시예에서, 장치는 프로그램 가능한 데, 입력을 수신하기 위한 인터페이스를 포함하여, 사용될 예상 신호 및 애플리케이션에 따라 장치가 구성되고 선택적으로 재구성될 수 있다는 점에서 제조 비용 및 재고 비용을 감소시킨다.

구성 블록(1205)은 섹션 계산 블록을 구성하기 위한 섹션 계산 구성 블록(1210), 및 섹션 NS 블록 및 신호 재구성 블록들이 어떻게 구성되는지와 임의의 스케일링이 필요한지의 여부뿐만 아니라 NS 블록 자체 및 잡음 성형을 위한 파라미터를 구성하는 것을 포함하는 장치 구조를 구성하기 위한 섹션 구성 블록(1230)을 포함한다.

섹션 계산 구성 블록(1210)은 입력 신호 및/또는 애플리케이션의 특성에 따라 적절한 섹션 계산 방법을 이용하는 장치를 구성한다. 예를 들어, 입력 신호 또는 애플리케이션의 특성이 부호 데이터 형식을 요구하는 경우, 진폭에 기초한 섹션 계산이 바람직하다. 부호 없는 신호에 있어서는 신호 값 또는 비트-폭에 기초한 구획화가 어떠한 추가의 변환 없이 사용될 수 있다.

이해하는 바와 같이, 섹션 계산 구성 블록(1210) 및 섹션 구성 블록(1230)은 도해 목적상 별도의 블록으로 도시되어 있다. 이것들은 결합될 수 있으며, 결합되지 않은 경우에는 섹션 계산이 장치의 나머지가 어떻게 구성되어야 하는지에 영향을 줄 수 있는 선택으로서 통신 경로를 통상적으로 포함할 것이다.

예를 들어 구성 블록(1230)이 할 수 있는 이하의 각각의 구성은 섹션 계산 구성 블록(1210)에 의해 선택된 섹션 계산 방법에 좌우될 수 있다:

- 구성 블록(1230)은 비트-폭에 의해 구성되는 신호 형식을 위한 비트 연결자로서 그리고 진폭에 의해 구성되는 신호 형식을 위한 가산기로서 결합기를 구성하며;

- 구성 블록(1230)은 NS 필터 섹션을 우회하기 위해, 장치가 상기 섹션 중 다른 섹션보다 상위의 비트를 포함하거나, 어떠한 왜곡도 부가되는 것을 피하기 위한 섹션을 가지도록 구성하며;

- 구성 블록(1230)은 상기 복수의 섹션 중 하나 이상에 스케일링 인자를 적용하는 장치를 구성한다.

섹션 구성 블록(1230)은 예를 들어 입력 신호의 특성, 신호 대역폭 및 샘플링 레이트에 기초하여 섹션 NS 루프를 구성할 수 있다. 전술한 바와 같이, 실시예는 각각의 NS 필터가 서로 다른 잡음 가중 기능을 가지도록 구성할 수 있다. 각각의 NS 필터에 대한 필터 계수 및 탭의 수에 대한 선택은 입력 신호 대역폭, 성능 요건 및 샘플링 주파수와 같은 기준에 좌우된다. 일반적으로, 섹션이 넓을수록 계수 및 탭이 더 많이 사용된다. 이해하는 바와 같이, MP3 플레이어 또는 협대역 무선 신호는 광대역 신호보다 더 적은 수의 계수 및 탭을 필요로 할 것이다.

예를 들어, 원래의 전환 특성을 유지할 필요가 있는 섹션에 있어서, 구성 블록은 NS 루프가 고 정지 대역 거부(high stop band rejection)를 가지는 고 비트-폭 잡음 성형 필터를 이용하도록 구성할 수 있다. 더 높은 대역 내 잡음을 완화할 수 있는 섹션에 있어서, 저 정지 대역 거부 필터가 구성될 수 있다. 신호가 넓은 대역을 점유하는 섹션에 있어서, NS 필터는 넓은 거부 대역폭으로 구성될 수 있다.

다른 예에서, 하부 섹션이 넓은 대역폭을 가지는 신호에 있어서, 장치는 원래 신호의 특성을 유지하기 위해 다음과 같이 구성될 수 있다: 넓은 거부 대역폭 NS 필터가 하부 섹션에 사용될 수 있는 반면, 좁은 거부 대역폭 NS 필터는 상부 섹션 및 중간 섹션에 사용될 수 있다.

구성 블록(1230) 역시 성능 요건, 신호 대역폭 및 선택된 NS 필터에 따라 각각의 NS 블록에 대해 해상도 비트-폭을 구성할 수 있다. 일반적으로, 성능이 높고 대역폭이 넓은수록 더 큰 비트-폭을 요구한다.

구성 블록은 장치가 병렬 구조 또는 캐스케이딩 구조 중 어느 하나를 가지도록 구성할 수 있다. 각각의 구조는 장치를 구성하는 방법을 결정할 때 고려될 수 있는 장점과 단점을 가진다. 특히, 장치는 이하의 기준에 기초하여 구성될 수 있다:

병렬 구조는 단일 재구성 블록만 필요로 하는 장점을 가지며 구조를 단순화시켜 하드웨어 비용을 낮출 수 있고 지연 시간은 짧아지는 경향이 있다. 또한, 멀티브랜치 출력을 허용하는 유연성을 제공하며, 이는 도 9c를 참조하여 위에서 설명한 바와 같이 복수의 저-비트 애플리케이션 장치가 블록을 결합하기 전에 이용되도록 할 수 있다. 그렇지만, 설계자로 하여금 특정한 애플리케이션을 위한 캐스케이딩 구조를 선호하게 하는 이하의 인자들이 고려되어야 한다. 첫째, 장치는 섹션들이 결합하기 전에 적절한 비트 얼라인먼트를 유지하도록 구성되어야 한다. 캐스케이딩 구조는 이러한 비트 얼라인먼트를 보장하기 위해 지연 소자를 포함한다. 마찬가지로 병렬 구조가 필요하되 구조의 복합도 및 비용을 증가시키는 경우에 더 부가될 수 있다. 둘째, 결합 이전에 복수의 저-비트 장치가 사용될 수 없으면, 병렬 구조의 스케일링은 비트 폭을 증가시킬 수 있다(도 9d에 도시된 예에서의 설명을 참조한다). 이를 보상하기 위해, NS 루프 내에서의 잡음 필터링 및 양자화는 동일한 출력 신호 비트-폭을 유지하기 위해 이러한 비트-폭에서의 증가를 보상하도록 더 낮은 해상도를 가지도록 구성될 수 있다.

캐스케이딩 구조는 스케일링에 의해 부가된 비트-폭 증가를 회피하도록 구성될 수 있는 장점을 가지는 경향이 있으므로 부호 있는 신호를 처리해야 하는 병렬 구조보다 이로울 수 있으며, 그 애플리케이션은 도 9c에 도시된 예와 관련해서 설명된 바와 같이, 복수의 저-비트 장치가 병렬 구조에서 이용될 수 없도록 되어 있다. 전술한 바와 같이, 이러한 비트-폭의 증가는 NS 루프에 대한 해상도의 적절한 구성에 의해 보상될 수 있다는 것을 고려해야 한다. 애플리케이션이 이러한 해상도의 변화를 감지하면 캐스케이딩 구조가 바람직할 수 있다. 그렇지만, 캐스케이딩 구조가 지연을 증가시킬 수 있으므로 지연이 문제가 되면 병렬 구조가 바람직할 수 있다. 또한, 캐스케이딩 구조는 예를 들어 복수의 결합기 및 지연 소자로 인해 하드웨어 비용이 높을 수 있다. 또한, 캐스케이딩 구조는 복수의 저-비트 애플리케이션 장치를 쉽게 수용할 수 없다.

구성 블록(1205)은 또한 위에서와 한결같이 할 필요에 따라, 신호 재구성 블록을 구성할 수 있다.

여기서 논의된 예들이 모두 피드백 루프를 도시하고 있으나, 그 원리는 대응하는 피드-포워드 실시를 위해 확장될 수 있다는 것을 이해해야 한다.

여기서 논의된 방법 및 장치는 일반적으로 DAC 및 ADC에 적용 가능하고 그 외 디지털 프로세싱 시스템은 입력 신호를 하나의 형태에서 다른 형태로 변환시키는데, 신호 처리 동안 신호대잡음비를 유지하면서 해상도를 낮추는 신호의 고 해상도 데이터 변환에 있어서 특히 그러하다. 따라서, 여기서 논의된 방법 및 장치는 디지털 증폭기, 무선 기지국 및 단말, 오디오 및 비디오 기기, 광 시스템, 의료 기기, 센서 등에 사용될 수 있다.

전술한 실시예들의 설명을 통해, 본 발명은 하드웨어만을 사용함으로써 또는 소프트웨어 및 필요한 범용 하드웨어 플랫폼을 사용함으로써 구현될 수 있다. 이러한 이해에 기초하여, 본 발명의 기술적 해결책은 소프트웨어 제품의 형태로 구현될 수 있다. 소프트웨어 제품은 콤팩트디스크 리드-온리 메모리(CD-ROM), USB 플래시 디스크 또는 이동식 하드디스크일 수 있는 비휘발성 또는 비 일시적인 저장 매체에 저장할 수 있다. 소프트웨어 제품은 프로세서가 본 발명의 실시예들에서 제공되는 방법들을 실행할 수 있게 하는 많은 명령어를 포함한다.

본 발명을 특정한 특성 및 실시예를 참조하여 설명하였으나, 발명을 벗어남이 없이 다양한 변형 및 조합이 이루어질 수 있다는 것은 자명하다. 명세서 및 도면은 따라서 첨부된 특허청구범위에 정의된 바와 같이 단순히 발명의 도해로서 간주되어야 하고 본 발명의 범위 내에 있는 모든 수정, 변형, 조합 또는 등가를 포함하는 것으로 고려되어야 한다.

Claims (25)

1. 입력 신호를 변환하는 장치로서,
   상기 입력 신호를 복수의 섹션 신호로 분할하는 섹션 계산 블록;
   상기 복수의 섹션 신호의 부분집합에 대응하는 잡음 성형 섹션 신호를 생성하는 섹션 잡음 성형(Noise Shaping, NS) 블록 - 상기 섹션 NS 블록은 적어도 하나의 NS 필터를 포함하고, 하나의 NS 필터는 상기 복수의 섹션 신호 중 적어도 하나의 섹션 신호에 하나의 NS 필터 기능을 적용함 - ; 및
   상기 복수의 섹션 신호의 부분집합을 제외한 상기 복수의 섹션 신호의 나머지 섹션 신호와 상기 잡음 성형 섹션 신호를 출력 신호로 결합하는 섹션 재구성 블록
   을 포함하는 입력 신호를 변환하는 장치.
2. 제1항에 있어서,
   상기 복수의 섹션 신호 중 하나 이상에 스케일링 인자를 적용하는 섹션 스케일링 블록을 더 포함하는 입력 신호를 변환하는 장치.
3. 제2항에 있어서,
   상기 섹션 NS 블록은 복수의 NS 필터를 포함하며, 각각의 NS 필터는 서로 상이한 잡음 가중 기능(Noise Weighting Function, NWF)으로 구성될 수 있는, 입력 신호를 변환하는 장치.
4. 제3항에 있어서,
   상기 섹션 계산 블록은 상기 입력 신호를 진폭에 기초하여 상기 복수의 섹션 신호로 분할하는 진폭 스플리터를 포함하는, 입력 신호를 변환하는 장치.
5. 제3항에 있어서,
   상기 섹션 계산 블록은 상기 입력 신호를 수 개의 하위-비트 섹션으로 분할하는 비트 스플리터를 포함하며, 상기 수 개의 하위-비트 섹션의 비트의 개수의 합은 상기 입력 신호의 비트의 개수와 같은, 입력 신호를 변환하는 장치.
6. 제3항에 있어서,
   상기 섹션 계산 블록은 하나의 섹션이 최상위 비트(Most Significant Bits, MSB)를 포함하도록 상기 입력 신호를 분할하며, 상기 하나의 섹션은 NS를 겪는 상기 부분집합의 일부가 아니고, 상기 섹션 재구성 블록은 상기 하나의 섹션과 상기 잡음 성형 섹션 신호를 결합하여 상기 출력 신호를 생성하는, 입력 신호를 변환하는 장치.
7. 제3항에 있어서,
   상기 입력 신호를 변환하는 장치는 상기 복수의 섹션 신호가 병렬로 처리되도록 병렬 구조를 가지며, 상기 섹션 NS 블록은 복수의 섹션 NS 루프를 포함하며, 상기 복수의 섹션 NS 루프의 각각은 상기 복수의 NS 필터 중 하나의 NS 필터를 포함하는, 입력 신호를 변환하는 장치.
8. 제7항에 있어서,
   상기 입력 신호를 변환하는 장치는 X-비트 입력 신호를 Y-비트 출력 신호로 감소시키고, Y<X이며, 상기 입력 신호를 변환하는 장치는 상기 입력 신호를 N개의 섹션으로 분할하고, 상기 섹션 NS 블록과 상기 섹션 재구성 블록 간에 위치하는 N개의 하위-비트 애플리케이션 장치를 더 포함하고, 상기 N개의 하위-비트 애플리케이션 장치는 A₁, A₂ , ... A_N 비트에서 각각 동작하며, A₁ + A₂ + ...+ A_N < Y인, 입력 신호를 변환하는 장치.
9. 제3항에 있어서,
   상기 입력 신호를 변환하는 장치는 상기 섹션 NS 블록과 상기 섹션 재구성 블록이 일련의 캐스케이딩 섹션 NS 루프, 결합기 및 지연 소자를 포함하는 일련의 캐스케이딩 신호 경로로 결합되는 캐스케이딩 구조를 가지는, 입력 신호를 변환하는 장치.
10. 제9항에 있어서,
    상기 섹션 계산 블록은 상기 입력 신호를 3개의 섹션으로 분할하고, 상기 일련의 캐스케이딩 신호 경로는,
    제1 NS 기능을 제1 섹션에 적용하는 제1 섹션 NS 루프를 포함하는 제1 캐스케이딩 신호 경로;
    제1 지연 소자, 제1 결합기 및 제2 섹션 NS 루프를 포함하는 제2 캐스케이딩 신호 경로 - 상기 제1 결합기는 지연된 제2 섹션 신호와 상기 제1 섹션 NS 루프로부터의 출력을 결합하고, 상기 제2 섹션 NS 루프는 상기 제1 결합기의 출력에 제2 NS 기능을 적용함 - ; 및
    제2 지연 소자 및 제2 결합기를 포함하는 제3 캐스케이딩 신호 경로 - 상기 제2 결합기는 지연된 제3 섹션 신호와 상기 제2 섹션 NS 루프로부터의 출력을 결합하여 상기 출력 신호를 생성함 -
    를 포함하는, 입력 신호를 변환하는 장치.
11. 제10항에 있어서,
    상기 제3 캐스케이딩 신호 경로는 상기 제2 결합기 뒤로 제3 NS 루프를 더 포함하고, 상기 제3 NS 루프는 상기 제2 결합기의 출력에 제3 NS 기능을 적용하여 상기 출력 신호를 생성하는, 입력 신호를 변환하는 장치.
12. 제1항에 있어서,
    구성 가능한 양태에 따라 상기 입력 신호를 변환하는 장치를 구성하는 구성 블록을 더 포함하는 입력 신호를 변환하는 장치.
13. 제12항에 있어서,
    상기 섹션 계산 블록은 진폭에 기초하거나 비트의 개수에 의해 상기 입력 신호를 복수의 섹션 신호로 분할하도록 상기 구성 블록에 의해 구성 가능한, 입력 신호를 변환하는 장치.
14. 입력 신호를 변환하는 방법으로서,
    상기 입력 신호를 복수의 섹션 신호로 분할하는 단계;
    적어도 하나의 잡음 성형(Noise Shaping, NS) 필터를 사용하여 상기 복수의 섹션 신호의 부분집합에 대응하는 잡음 성형 섹션 신호를 생성하는 단계 - 하나의 NS 필터는 상기 복수의 섹션 신호 중 적어도 하나의 섹션 신호에 하나의 NS 필터 기능을 적용함 - ; 및
    상기 복수의 섹션 신호의 부분집합을 제외한 상기 복수의 섹션 신호의 나머지 섹션 신호와 상기 잡음 성형 섹션 신호를 출력 신호로 결합하는 단계
    를 포함하는 입력 신호를 변환하는 방법.
15. 제14항에 있어서,
    상기 복수의 섹션 신호 중 하나 이상에 스케일링 인자를 적용하는 단계
    를 더 포함하는 입력 신호를 변환하는 방법.
16. 제14항에 있어서,
    상기 적어도 하나의 NS 필터는 복수의 NS 필터를 포함하며, 각각의 NS 필터는 서로 상이한 잡음 가중 기능(Noise Weighting Function, NWF)으로 구성될 수 있는, 입력 신호를 변환하는 방법.
17. 제16항에 있어서,
    상기 복수의 NS 필터의 각각의 NS 필터에 대한 탭의 수 및 필터 계수는 조정되는, 입력 신호를 변환하는 방법.
18. 제17항에 있어서,
    상기 복수의 섹션 신호 중 하나의 섹션 신호가 최상위 비트(Most Significant Bits, MSB)를 포함하고, 상기 하나의 섹션 신호는 NS 필터 기능이 적용되는 상기 부분집합의 일부가 아닌, 입력 신호를 변환하는 방법.
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