JPH1131976A - パラレル−シリアル変換回路及びデジタル信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 下位のビットを保存して、誤差の無い演算処
理を行う。 【解決手段】 例えばＭビットの入力パラレル値１を下
位のＫビットと上位のＬビット（Ｋ＋Ｌ＝Ｍ）に分割す
る。そしてその分割された下位のＫビットをパラレル−
シリアル変換回路２に供給し、この変換されたシリアル
信号を上位のＬビットに加算してＬビットの出力パラレ
ル値３を形成する。なおこの場合に、パラレル−シリア
ル変換回路２の動作クロックは、Ｍビットの入力パラレ
ル値１の信号の動作速度より速く、２^K 倍以上が必要で
ある。そしてこの回路において、このパラレル−シリア
ル変換回路２で変換されたシリアル信号を上位のＬビッ
トに加算して処理を行うことによって、Ｌビットの処理
でありながらＭビットの精度を持つことができるように
なるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばデジタル演
算を利用した偏向技術においてＳ／Ｎを向上させようと
する場合などに使用して好適なパラレル−シリアル変換
回路及びデジタル信号処理回路に関するものである。

【０００２】

【従来の技術】例えばデジタル信号処理においては、一
般的に、決められたビット数のパラレルデータを用いて
演算等の処理が行われている。その場合に、例えば２つ
のパラレルデータに比を付けて加算を行うような演算で
は、例えば比の小さな方のパラレルデータで下位に拡張
されたビットが、いわゆる丸め等の処理によって削除さ
れてしまい、これによって誤差が生じてしまうことがあ
る。

【０００３】すなわち図１２に示すように、それぞれ例
えば８ビットの２つのパラレルデータに対して、その一
方に１／４（２ビット下位へシフト）の比を付けて加算
を行うような場合に、従来の方法では、例えば下位に拡
張された２ビットは除去、或いは丸め等の処理によって
削除されて演算が行われている。そのため、この削除さ
れたビット分の誤差が生じてしまうものであった。

【０００４】また、このような拡張された下位ビットを
削除せずに演算を行う場合には、演算過程の所々で信号
のビット数が変化することになり、システムが複雑なも
のになってしまう。そして一般的にこのような場合に
は、信号のビット数は多くなるものであって、このよう
なビット数の増大によって全体の回路規模が極めて大き
くなってしまうものである。

【０００５】或いは、例えばデジタル信号をΔΣ変調器
に通す場合において、このΔΣ変調器は、例えばノイズ
シェーピングの次数によって回路規模が大幅に変わるも
のである。

【０００６】すなわちこのような回路では、次数が１次
の場合には回路規模は比較的小さいものであるが、２
次、３次になって来ると回路規模が大幅に増大する。ま
たこの回路規模の増大は、特にアダーの数の増加による
ものであり、この場合に信号は系の基本クロックに対し
１クロックの間に数多くのアダーを通過しなければなら
ず、デジタル回路の動作速度が問題になる場合も生じる
ものである。

【０００７】例えば図１３は、３次ノイズシェーピング
のＭＡＳＨ回路と呼ばれる回路の構成図である。この図
１３において、パラレル入力部９０１に供給される任意
のデジタルのパラレル値は、アダー９０２、リミッタ９
０３、アダー９０４を通じてパラレル出力部９０５に取
り出される。

【０００８】またリミッタ９０３の入出力の信号がアダ
ー９０６に供給されて入力信号から出力信号が減算され
る。この減算出力が１クロック分の遅延手段９０７を通
じてアダー９０２に供給されて入力部９０１の出力に加
算される。またアダー９０６からの減算出力が、アダー
９０８、リミッタ９０９、アダー９１０、９１１を通じ
てアダー９０４に供給されてリミッタ９０３の出力に加
算される。

【０００９】さらにリミッタ９０９の入出力の信号がア
ダー９１２に供給されて入力信号から出力信号が減算さ
れる。この減算出力が１クロック分の遅延手段９１３を
通じてアダー９０８に供給されて、アダー９０６の出力
に加算される。またリミッタ９０９の出力が１クロック
分の遅延手段９１４を通じてアダー９１０に供給され
て、リミッタ９０９の出力から減算される。

【００１０】さらにアダー９１２からの減算出力が、ア
ダー９１５、リミッタ９１６、アダー９１７、９１８を
通じてアダー９１１に供給され、アダー９１０の出力に
加算される。またリミッタ９１６の入出力の信号がアダ
ー９１９に供給されて入力信号から出力信号が減算され
る。そしてこの減算出力が１クロック分の遅延手段９２
０を通じてアダー９１５に供給されてアダー９１２の出
力に加算される。

【００１１】さらにリミッタ９１６の出力が１クロック
分の遅延手段９２１を通じてアダー９１７に供給され
て、リミッタ９１６の出力信号から減算される。またア
ダー９１７の出力が１クロック分の遅延手段９２２を通
じてアダー９１８に供給されて、アダー９１７の出力か
ら減算される。

【００１２】ところがこの回路において、パラレル入力
部９０１に供給される任意のデジタルのパラレル値は、
アダー９０２、９０６、９０８、９１２、９１５、９１
７、９１８、９１１、９０４を通じてパラレル出力部９
０５に取り出されるものであり、これらの９個のアダー
を基本クロックの１クロックの間に通過しなければなら
ないことになる。このため、これらのアダーでの動作速
度との関係で、基本クロックの速度を落とさなければな
らない場合があり、このような基本クロック速度の低下
はＳ／Ｎの悪化につながるものである。

【００１３】これに対して、パラレル値のビット数を小
さくすることによってアダーの動作速度を上げることが
できる。これによって基本クロックの速度を落とさずに
演算を行うことを可能にすることができる。しかしなが
らこのような信号のビット数の縮小は、例えば下位ビッ
トの除去、或いは丸め等によるビットの削除によって行
われるものであり、そのためこの削除されたビット分の
誤差が生じてしまうものであった。

【００１４】

【発明が解決しようとする課題】この出願はこのような
点に鑑みて成されたものであって、解決しようとする問
題点は、従来の回路では、例えばパラレルデータ処理に
おいて下位のビットが丸め等の処理によって削除されて
しまい、これによって誤差を生じるなどの問題点がある
というものである。

【００１５】

【課題を解決するための手段】このため本発明において
は、任意のビット数のデジタルのパラレル値に対してそ
の下位の所定のビット数のパラレル値をパラレル−シリ
アル変換し、この変換された信号を上位のビットに加算
して処理を行うようにしたものであって、これによれ
ば、従来は削除された下位のビットが保存され、誤差の
無い演算処理を行うことができる。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明を説
明するに、まず最初に本願において提案する新規なパラ
レル−シリアル変換回路について説明する。すなわち図
１は本願の請求項１において提案する新規なパラレル−
シリアル変換回路を説明するための図である。この新規
なパラレル−シリアル変換回路においては、任意のデジ
タルのパラレル値に対してそのパラレル値と同じビット
数のカウント手段を設け、カウント手段のＬＳＢ側から
の最初に“１”になる桁を検出し、カウント手段のＭＳ
Ｂ側からの同じ桁のビットの値を出力信号とするもので
ある。

【００１７】そこでこの図１において、Ａの欄には、変
換されるパラレル値のビット数と等しいビット数のカウ
ント手段のカウント値が示されている。ここでこのカウ
ント手段の初期値は任意であって変換されるパラレル値
が設定される。なお、図示の例では、カウント手段のビ
ット数は４桁であり、初期値として“０１１０”（＝
７）が設定されているものとする。

【００１８】この１回目の処理において、このカウント
値（Ａ欄）のＬＳＢ側からの最初に“１”になる桁（ｎ
＝２）が検出される。そして同じカウント値のＭＳＢ側
からｎ＝２桁目の値“１”（Ｂ欄）が出力される。さら
にこのカウント手段が“１”カウントアップされる。な
おこのカウントアップは、パラレル値のビット数がＮの
場合には２^N 倍のオーバーサンプリングクロックで行わ
れる。

【００１９】また２回目の処理において、このカウント
値のＬＳＢ側からの最初に“１”になる桁（ｎ＝１）が
検出される。そして同じカウント値のＭＳＢ側からｎ＝
１桁目の値“０”（Ｂ欄）が出力される。さらにこのカ
ウント手段が“１”カウントアップされる。

【００２０】このようにして１〜１６回目の処理が行わ
れる。これによって出力には、図１のＢの欄に示すよう
に１６回の処理において７回の“１”が出力され、設定
された初期値“０１１０”（＝７）に等しい数の“１”
が出力される。これは同様に初期値を“１１１１”（＝
１６）に設定すると１６回の“１”が出力され、初期値
を“００００”（＝０）に設定すると“１”の出力回数
は０回になる。

【００２１】すなわちこの新規なパラレル−シリアル変
換回路において、任意のパラレル値に等しい数の“１”
が出力される。そしてこのシリアル出力値は設定された
パラレル値に１対１に対応しているものであって、任意
のパラレル値をシリアル値に変換することができるもの
である。

【００２２】なおこの変換方式は、上述の４ビットに限
らず他のビット数においても実施できる。またこの変換
方式によれば、シリアル出力値をそのままローパスフィ
ルタにかけて平均値をアナログ的に求めると、１ビット
Ｄ／Ａ変換と同様のアナログ出力信号としてそのまま利
用することができるものである。

【００２３】次に図２は本願の請求項２において提案す
る新規なパラレル−シリアル変換回路を説明するための
図である。この新規なパラレル−シリアル変換回路にお
いては、任意のデジタルのパラレル値に対してそのパラ
レル値と同じビット数のカウント手段を設け、カウント
手段のＬＳＢ側からの最初に“１”になる桁を検出し、
カウント手段のＭＳＢ側からの同じ桁のビットの値を出
力信号とすると共に、デジタルの２の補数表示のパラレ
ル値に対してそのパラレル値のＭＳＢを反転した値を変
換するものである。

【００２４】すなわち例えば２の補数表示による“１１
０１”（−３）を変換する場合においては、まずＭＳＢ
を反転した“０１０１”が求められる。そして変換され
るパラレル値のビット数と等しいビット数（４ビット）
のカウント手段のカウント値には、例えば図２のＡの欄
に示すように、初期値として“０１００”（＝−３）が
設定されているものとする。

【００２５】この場合に１回目の処理においては、この
カウント値（Ａ欄）のＬＳＢ側からの最初に“１”にな
る桁（ｎ＝３）が検出される。そして同じカウント値の
ＭＳＢ側からｎ＝３桁目の値“０”（Ｂ欄）が出力され
る。さらにこのカウント手段が“１”カウントアップさ
れる。なおこのカウントアップは、パラレル値のビット
数がＮの場合には２^N 倍のオーバーサンプリングクロッ
クで行われる。

【００２６】また２回目の処理においては、このカウン
ト値のＬＳＢ側からの最初に“１”になる桁（ｎ＝１）
が検出される。そして同じカウント値のＭＳＢ側からｎ
＝１桁目の値“０”（Ｂ欄）が出力される。さらにこの
カウント手段が“１”カウントアップされる。

【００２７】このようにして１〜１６回目の処理が行わ
れる。これによって出力には、図２のＢの欄に示すよう
に１６回の処理において５回の“１”が出力される。そ
してこの場合に、出力結果は例えば次の表１に示すよう
に、２の補数表示の値（−８〜７）に対して、“１”ま
たは“０”の出力される回数が１対１に定まるものであ
り、任意のパラレル値をシリアル値に変換することがで
きるものである。

【００２８】

【表１】

【００２９】なおこの変換方式は、上述の４ビットに限
らず他のビット数においても実施できる。またこの変換
方式によれば、シリアル出力値をそのままローパスフィ
ルタにかけて平均値をアナログ的に求めると、１ビット
Ｄ／Ａ変換と同様のアナログ出力信号としてそのまま利
用することができるものである。

【００３０】従って上述の図１、図２によれば、本願の
請求項１、２において提案する新規なパラレル−シリア
ル変換回路を実現することができるものである。

【００３１】そこでこのような新規なパラレル−シリア
ル変換回路、或いはその他のパラレル−シリアル変換手
段を利用して、上述した課題を解決するための本発明の
デジタル信号処理回路が実現される。

【００３２】すなわち図３は本願の請求項３において提
案する新規なデジタル信号処理回路を説明するための図
である。なおこの新規なデジタル信号処理回路において
は、任意のビット数のデジタルのパラレル値に対して、
その下位の所定のビット数のパラレル値をパラレル−シ
リアル変換し、この変換された信号を上位のビットに加
算して処理を行うものである。

【００３３】この図３において、例えばＭビットの入力
パラレル値１を下位のＫビットと上位のＬビット（Ｋ＋
Ｌ＝Ｍ）に分割する。そしてその分割された下位のＫビ
ットをパラレル−シリアル変換回路２に供給し、この変
換されたシリアル信号を上位のＬビットに加算してＬビ
ットの出力パラレル値３を形成する。なおこの場合に、
パラレル−シリアル変換回路２の動作クロックは、Ｍビ
ットの入力パラレル値１の信号の動作速度より速く、２
^K 倍以上が必要である。

【００３４】そしてこの回路において、このパラレル−
シリアル変換回路２で変換されたシリアル信号を上位の
Ｌビットに加算して処理を行うことによって、Ｌビット
の処理でありながらＭビットの精度を持つことができる
ようになるものである。

【００３５】従ってこの回路において、任意のビット数
のデジタルのパラレル値に対してその下位の所定のビッ
ト数のパラレル値をパラレル−シリアル変換し、この変
換された信号を上位のビットに加算して処理を行うこと
によって、従来は削除された下位のビットが保存され、
誤差の無い演算処理を行うことができる。

【００３６】これによって、従来の回路では、例えばパ
ラレルデータ処理において下位のビットが丸め等の処理
によって削除されてしまい、これによって誤差を生じる
などの問題点があったものを、本発明によればこれらの
問題点を容易に解消することができるものである。

【００３７】また上述の図３の回路において、パラレル
−シリアル変換回路１には、上述の図１で説明した回路
を用いることができる。これによって、本願の請求項４
において提案するデジタル信号処理回路を実現すること
ができるものである。

【００３８】さらに図４は本願の請求項５において提案
する新規なデジタル信号処理回路で行われる比を付けた
加算の演算を説明するための図である。すなわちこの図
４においては、例えばそれぞれＭビットのパラレル信号
Ａとパラレル信号Ｂに対して、パラレル信号Ｂを下位に
Ｋビット分シフト（１／２^K 倍）してパラレル信号Ａと
の加算を行う場合である。

【００３９】そこでこの図４においては、下位にシフト
（拡張）されたＫビットの信号が上述のパラレル−シリ
アル変換回路２に供給される。そしてこの変換されたシ
リアル信号をパラレル信号Ｂの上位ビットに加算する。
さらにこのシリアル信号の加算されたパラレル信号Ｂの
上位ビットの信号Ｂ′に、上述のパラレル信号Ａを加算
して演算を行うものである。

【００４０】従ってこの回路において、下位にシフト
（拡張）されたビットを削除することなく演算が行われ
ると共に、下位にシフト（拡張）されたビットの分の回
路を増加させる必要もなく、簡単な構成で精度を保った
演算を行うことができる。

【００４１】なおこの回路は、例えばモニター受像機に
おける垂直偏向波形の作成に用いることができる。すな
わち、例えばモニター受像機に使用される高精度の垂直
偏向波形の作成を行う場合には、例えば図４のＡに示す
ように鋸歯状波形に補正波形成分を加算することが行わ
れる。その場合に、この補正波形成分の作成の際の演算
は、例えば図４のＢに示すように最大のダイナミックレ
ンジで行い、その後に下位にシフトして所望の振幅にす
ることで、高精度の補正波形成分を作成することができ
る。

【００４２】そしてこのような演算において、上述の図
４の回路を用いることによって、この鋸歯状波形と補正
波形成分の加算演算における誤差の発生などの問題点を
容易に解消することができるものである。

【００４３】さらに上述の図３または図４の回路におい
て、図６に示すように上述の加算結果の信号をいわゆる
ΔΣ変調回路４に入力することによって、ＰＷＭ信号を
形成することができる。この場合に、このＰＷＭ信号は
最初のＭビットの精度を保っているが、ΔΣ変調回路４
にはＬビットの構成を用いることができる。これによっ
て、本願の請求項６において提案するデジタル信号処理
回路を実現することができるものである。

【００４４】また図７は本願の請求項７において提案す
る新規なデジタル信号処理回路を説明するための図であ
る。この図７において、例えばＭビットの入力パラレル
値１が下位のＫビットと上位のＬビット（Ｋ＋Ｌ＝Ｍ）
に分割される。そしてこの分割された下位のＫビットが
ΔΣ変調回路５からなるパラレル−シリアル変換回路に
供給される。

【００４５】さらにこの変換されたシリアル信号が上位
のＬビットに加算されてＬビットの出力パラレル値３が
形成される。またこのリミッタ回路１３の入出力の信号
がアダー１５に供給されて入力信号から出力信号が減算
される。さらにこのアダー１５からの減算出力が１クロ
ック分の遅延手段１６を通じてアダー１２に供給され
て、入力部１１からの信号に加算される。

【００４６】なおこの場合に、パラレル−シリアル変換
回路として用いられるΔΣ変調回路５は例えば図８のよ
うに構成される。すなわち図８において、上述の下位の
Ｋビットのパラレル値がパラレル入力部１１に供給さ
れ、このＫビットのパラレル値がアダー１２を通じてリ
ミッタ回路１３に供給される。

【００４７】ここでリミッタ回路１３の出力は、上述の
図６のΔΣ変調回路４と同様にＰＷＭ信号としてシリア
ル出力部１４に取り出されるものであるが、この場合に
は、その“Ｈ”と“Ｌ”とが回路の最大のダイナミック
レンジのＭＡＸ値とＭＩＮ値とされる。なお、上述のパ
ラレル入力部１１に供給されるパラレル値が、２の補数
表示の正負を表す信号の場合には、リミッタ回路１３の
出力の“Ｈ”と“Ｌ”とはそれぞれ正及び負の最大値を
表す。従って例えば８ビットの場合には“Ｈ”＝１２
８、“Ｌ”＝−１２８がアダー１５に帰還されるもので
ある。

【００４８】しかしながら上述の図７の回路では、例え
ば下位のＫビットの信号は正であるので、リミッタ回路
１３の出力の“Ｈ”と“Ｌ”とはそれぞれ最大値と０を
表している。従って、例えばＫ＝８ビットの場合には
“Ｈ”＝２５６、“Ｌ”＝０をアダー１５に帰還するこ
とになる。

【００４９】このようにして、１次のノイズシェーピン
グによるΔΣ変調回路５が形成される。これは２次以上
のΔΣ変調回路についても同様である。なお、ΔΣ変調
回路５の動作クロックは、Ｍビットの入力パラレル値１
の信号の動作速度より速く、２^K 倍以上が必要である。

【００５０】そしてこの回路において、このΔΣ変調回
路５で変換されたシリアル信号（ＰＷＭ信号）を上位の
Ｌビットに加算して処理を行うことによって、Ｌビット
の処理でありながらＭビットの精度を持つことができる
ようになるものである。

【００５１】従ってこの回路において、任意のビット数
のデジタルのパラレル値に対してその下位の所定のビッ
ト数のパラレル値をΔΣ変調によってパラレル−シリア
ル変換し、この変換された信号を上位のビットに加算し
て処理を行うことによって、従来は削除された下位のビ
ットが保存され、誤差の無い演算処理を行うことができ
る。

【００５２】これによって、従来の回路では、例えばパ
ラレルデータ処理において下位のビットが丸め等の処理
によって削除されてしまい、これによって誤差を生じる
などの問題点があったものを、本発明によればこれらの
問題点を容易に解消することができるものである。

【００５３】さらに図９は本願の請求項８において提案
する新規なデジタル信号処理回路で行われる比を付けた
加算の演算を説明するための図である。すなわちこの図
９においては、例えばそれぞれＭビットのパラレル信号
Ａとパラレル信号Ｂに対して、パラレル信号Ｂを下位に
Ｋビット分シフト（１／２^K 倍）してパラレル信号Ａと
の加算を行う場合である。

【００５４】そこでこの図９においては、下位にシフト
（拡張）されたＫビットの信号が上述のΔΣ変調回路５
に供給される。そしてこの変換されたシリアル信号をパ
ラレル信号Ｂの上位ビットに加算する。さらにこのシリ
アル信号の加算されたパラレル信号Ｂの上位ビットの信
号Ｂ′に、上述のパラレル信号Ａを加算して演算を行う
ものである。

【００５５】従ってこの回路において、下位にシフト
（拡張）されたビットを削除することなく演算が行われ
ると共に、下位にシフト（拡張）されたビットの分の回
路を増加させる必要もなく、簡単な構成で精度を保った
演算を行うことができる。そしてこの回路においても、
例えば上述の図４に示したようなモニター受像機におけ
る垂直偏向波形の作成に有効に用いることができるもの
である。

【００５６】さらに上述の図７または図９の回路におい
て、図１０に示すように上述の加算結果の信号をいわゆ
るΔΣ変調回路４に入力することによって、ＰＷＭ信号
を形成することができる。この場合に、このＰＷＭ信号
は最初のＭビットの精度を保っているが、ΔΣ変調回路
４にはＬビットの構成を用いることができる。これによ
って、本願の請求項９において提案するデジタル信号処
理回路を実現することができるものである。

【００５７】そこでさらに、本願の請求項９において提
案するデジタル信号処理回路の具体例を図１１に示す。
なおこの例では、１２ビットの入力パラレル信号に対し
て、下位の４ビットは１次のノイズシェーピングによる
ΔΣ変調を行い、上位の８ビットは２次のノイズシェー
ピングによるΔΣ変調を行って、ＰＷＭ信号を取り出す
ものである。

【００５８】すなわち図１１において、１２ビットのパ
ラレル入力部４０１からの入力パラレル値の内の下位の
４ビット（４０２）がアダー４０３を通じてリミッタ回
路４０４に供給される。そしてこのリミッタ回路４０４
の入出力の信号がアダー４０５に供給されて入力信号か
ら出力信号が減算される。ここでリミッタ回路４０４の
出力は１６または０の値でアダー４０５に帰還される。

【００５９】さらにこのアダー４０５からの減算出力が
１クロック分の遅延手段４０６を通じてアダー４０３に
供給されて下位の４ビット（４０２）の信号に加算され
る。これによって１次のノイズシェーピングによるΔΣ
変調が行われる。そしてこのリミッタ回路４０４から取
り出されるＰＷＭ信号が、１クロック分の遅延手段４０
７を通じて入力パラレル値の上位の８ビット（４０８）
に加算される。

【００６０】この加算によって形成された８ビット（４
０９）の信号がアダー４１０、４１１を通じてリミッタ
回路４１２に供給される。そしてこのリミッタ回路４１
２の入出力の信号がアダー４１３に供給されて入力信号
から出力信号が減算される。ここでリミッタ回路４１２
の出力は＋１２８または−１２８の値でアダー４１３に
帰還される。

【００６１】さらにこのアダー４１３からの減算出力が
１クロック分の遅延手段４１４、４１５を通じてアダー
４１０に供給される。また遅延手段４１４の出力が任意
の係数の乗算回路４１６を通じてアダー４１１に供給さ
れる。これによって２次のノイズシェーピングによるΔ
Σ変調が行われる。そしてこのリミッタ回路４１２から
取り出されるＰＷＭ信号がシリアル出力部４１７に取り
出される。

【００６２】そしてこの場合に、例えば従来の２次のみ
のΔΣ変調では、回路内のデータは入力のダイナミック
レンジより大きくなることがあるため、内部のビット数
は入力ビット数に対して２倍程度が必要になる。このた
め例えば上述の１２ビットの入力を全て２次のΔΣ変調
で処理しようとすると、回路規模が極めて大きくなって
しまう。

【００６３】これに対して上述の図１１の回路では、入
力を上位と下位とに分離して、それぞれを１次と２次と
で処理を行うことによって、ノイズシェーピングのレベ
ルは１次と２次とを併せ持ったノイズレベルになってし
まうが、回路規模も１次と２次とを併せ持ったレベルに
なり、２次のみの場合よりも回路規模を縮小することが
できるものである。

【００６４】また２次のみで処理を行った場合には、例
えば上述の図１１の回路ではアダー４１０、４１１、４
１３のように３個のアダーを１クロック内で通さなけれ
ばならず、入力信号のビット数が大きいと動作速度が厳
しくなる。これに対して上述のように入力を分離して処
理を行うことによって、それぞれの入力信号のビット数
を小さくすることができ、動作速度の問題を緩和するこ
とができる。

【００６５】さらに上述の図１１の回路では、下位のビ
ットに１次のΔΣ変調を用いることによって、このＰＷ
Ｍ出力に遅延手段４０７を設けることができる。これに
よっても動作速度の問題を緩和することができるもので
ある。また、例えば上位も下位も２次のΔΣ変調を用い
ることによって、ノイズレベルを２次レベルにすること
ができると共に、動作速度の問題を緩和することができ
るものである。

【００６６】なお上述の図１１の回路で、下位の４ビッ
トの１次のΔΣ変調の出力を上位の８ビットに加算して
いるが、この処理には新たなアダー等が必要になるわけ
ではなく、例えば上述のアダー４１１においてこの加算
も兼ねて行うことができるものである。

【００６７】さらに、上述のように入力を上位と下位と
に分けて演算することができる理由について以下に簡単
に説明する。

【００６８】例えば上述の図１１の回路において、パラ
レル入力部４０１に供給される信号を「Ｘ」として、こ
の信号「Ｘ」を上位「Ｘmax 」と下位「Ｘmin 」とに分
けると、 Ｘ＝Ｘmax ＋Ｘmin ・・・ (1) となる。

【００６９】ここで下位「Ｘmin 」を１次のΔΣ変調に
入力すると、この系で発生するホワイトノイズを「Ｑmi
n 」として、この系の出力「Ｙmin 」は、 Ｙmin ＝Ｘmin ＋（１−Ｚ^-1）Ｑmin ・・・ (2) となる。

【００７０】そこでこの出力「Ｙmin 」が遅延手段４０
７を通って「Ｘmax 」に加算されるため、２次のΔΣ変
調に入力される信号「Ｘ1 」は、 Ｘ1 ＝Ｘmax ＋Ｚ^-1Ｙmin ・・・ (3) となる。

【００７１】そしてこの信号「Ｘ1 」を２次のΔΣ変調
に入力すると、この系で発生するホワイトノイズを「Ｑ
max 」として、この系の出力「Ｙ」は、 Ｙ＝Ｘ1 ＋（１−Ｚ^-1）² Ｑmax ・・・ (4) となり、この (4)式に(2)(3)式を代入して、 Ｙ＝Ｘmax ＋Ｚ^-1Ｘmin ＋Ｚ^-1（１−Ｚ^-1）Ｑmin ＋（１−Ｚ^-1）² Ｑmax ・・・ (5) となる。

【００７２】この (5)式が出力される信号である。そし
てこの (5)式において、右辺の第１項と第２項が入力信
号「Ｘ」となる。ここで (5)式では「Ｘmax ＋Ｚ^-1Ｘmi
n 」となって「Ｘmin 」に１クロックの遅延が入ってい
るが、この遅延はΔΣ変調での１クロックであるため
に、「Ｘmax ＋Ｘmin 」と見做しても問題はない。すな
わちΔΣ変調はオーバーサンプリングによってノイズ成
分を高域周波数の持ち上げる変調であるため、そのオー
バーサンプリングの１クロックは入力信号「Ｘ」の変化
に対して充分に早いと見做せるためである。

【００７３】また、右辺の第３項の「Ｚ^-1（１−Ｚ^-1）
Ｑmin 」は１次のΔΣ変調で発生したノイズ成分である
が、「Ｑmin 」は信号帯域内ではホワイトノイズと見做
せるため、この第３項のノイズ成分は典型的な１次のノ
イズシェーピングされたノイズを表すものである。なお
先頭に１クロック分の遅延が掛かっているが、ノイズに
対して遅延は意味を持たないものである。

【００７４】一方、上述の「Ｑmax 」「Ｑmin 」のレベ
ル比は、１次のΔΣ変調が下位の４ビットに対して使用
され、２次のΔΣ変調が上位の８ビットに対して使用さ
れているために、 Ｑmax ：Ｑmin ＝２⁴ ：２⁴⁺⁸ ＝１：２５６ ・・・ (6) となる。従って「Ｑmin 」に対しては１次のノイズシェ
ーピングしか行われていないが、そのレベルは極めて小
さいものである。

【００７５】さらに右辺の第４項の「（１−Ｚ^-1）² Ｑ
max 」が２次のΔΣ変調で発生したノイズ成分である。
ここで (6)式から判るように、この成分がノイズのほと
んどの部分を占めているものである。従って上述の回路
において、入力信号「Ｘ」を上位「Ｘmax 」と下位「Ｘ
min 」とに分けて処理を行っても、そのノイズのほとん
どは２次のノイズ成分のみで占められており、入力を上
位と下位とに分けて演算することができるものである。

【００７６】ただし上述の「Ｑmax 」「Ｑmin 」のレベ
ル比は、上位と下位とのビットの分け方によって違って
くるものであるため、下位ビットのノイズが大きく見え
てくる場合もあり得る。

【００７７】なお上述の説明では、１次と２次のΔΣ変
調の組み合わせについて述べたが、下位用のΔΣ変調と
上位用のΔΣ変調とには何次のものを用いてもよく、例
えば２次−２次、２次−３次等の組み合わせであっても
よい。また上述の図１３に示したＭＡＳＨ回路に応用し
て素子の動作速度等の問題を回避することもできる。さ
らに上述の説明では、上位と下位とに分割したが、さら
に上位、中位、下位等の複数に分けて処理を行うことも
可能である。

【００７８】こうして上述のパラレル−シリアル変換回
路によれば、任意のデジタルのパラレル値に対してその
パラレル値と同じビット数のカウント手段を設け、カウ
ント手段のＬＳＢ側からの最初に“１”になる桁を検出
し、カウント手段のＭＳＢ側からの同じ桁のビットの値
を出力信号とすることにより、任意のパラレル値をシリ
アル値に変換することができるものである。

【００７９】また、上述のデジタル信号処理回路によれ
ば、任意のビット数のデジタルのパラレル値に対して、
その下位の所定のビット数のパラレル値をパラレル−シ
リアル変換し、この変換された信号を上位のビットに加
算して処理を行うことにより、従来は削除された下位の
ビットが保存され、誤差の無い演算処理を行うことがで
きるものである。

【００８０】すなわち本発明においては、デジタルのパ
ラレル−シリアル変換技術を応用したものであるが、パ
ラレル信号を完全にシリアル信号に変換するのではな
く、基本的にはパラレル信号でデータを扱っているシス
テムにシリアル信号をある程度重畳させるものである。

【００８１】そこでデジタルデータを扱うシステムにお
いては、予めシステムのビット数を設定して行うものが
ほとんどであるが、そのような場合に例えば図１２に示
したような比を付けた加算を行う回路では、設定したビ
ット数から下位にデータがはみ出すことがある。その場
合に従来は、丸めなどの処理によって誤差を承知ではみ
出したデータを削除していた。

【００８２】これに対して本発明によれば、そのような
データを削除することなく、システムのビット数の中に
はみ出したデータを及び込めることができる。これによ
ってシステムの全体に亙って同一のビット数に保つこと
ができ、システムを見やすく簡潔に構築することがで
き、しかも丸め等による誤差の発生もなくすことができ
るものである。

【００８３】さらに本発明によれば、例えば図１３に示
すように、例えばΔΣ変調の次数が高くなって動作速度
が問題になるような場合に、入力システムを上位ビッ
ト、下位ビットなどの複数に分けることによって、動作
速度の問題を緩和することができる。

【００８４】また従来は、「１次のΔΣ変調回路」「２
次のΔΣ変調回路」というように、その次数は固定であ
ったが、本発明によれば、「ほとんど２次だが多少の１
次の要素を持つΔΣ変調回路」や、「１次と３次半々の
ΔΣ変調回路」のような、２つ以上の種類を組み合わせ
た回路を形成することができ、さらにその割合も自由に
割り当てることができるものである。

【００８５】

【発明の効果】従って本願の請求項１の発明によれば、
任意のデジタルのパラレル値に対してそのパラレル値と
同じビット数のカウント手段を設け、カウント手段のＬ
ＳＢ側からの最初に“１”になる桁を検出し、カウント
手段のＭＳＢ側からの同じ桁のビットの値を出力信号と
することによって、任意のパラレル値をシリアル値に変
換することができるものである。

【００８６】またこのこの場合に、シリアル出力値をそ
のままローパスフィルタにかけて平均値をアナログ的に
求めると、１ビットＤ／Ａ変換と同様のアナログ出力信
号としてそのまま利用することができるものである。

【００８７】また、本願の請求項３の発明によれば、任
意のビット数のデジタルのパラレル値に対してその下位
の所定のビット数のパラレル値をパラレル−シリアル変
換し、この変換された信号を上位のビットに加算して処
理を行うことによって、従来は削除された下位のビット
が保存され、誤差の無い演算処理を行うことができるも
のである。

【００８８】これによって、従来の装置では、例えばパ
ラレルデータ処理において下位のビットが丸め等の処理
によって削除されてしまい、これによって誤差を生じる
などの問題点があったものを、本発明によればこれらの
問題点を容易に解消することができるものである。

【図面の簡単な説明】

【図１】本発明の適用されるパラレル−シリアル変換回
路の一例の説明のための図である。

【図２】本発明の適用されるパラレル−シリアル変換回
路の他の例の説明のための図である。

【図３】本発明の適用されるデジタル信号処理回路の一
例の構成図である。

【図４】本発明の適用されるデジタル信号処理回路の他
の例の構成図である。

【図５】その動作の説明のための図である。

【図６】本発明の適用されるデジタル信号処理回路のさ
らに他の例の構成図である。

【図７】本発明の適用されるデジタル信号処理回路の別
の一例の構成図である。

【図８】その説明のための図である。

【図９】本発明の適用されるデジタル信号処理回路の別
の他の例の構成図である。

【図１０】本発明の適用されるデジタル信号処理回路の
別のさらに他の例の構成図である。

【図１１】その動作の説明のための図である。

【図１２】従来の回路の説明のための図である。

【図１３】従来の回路の構成図である。

【符号の説明】 １…Ｍビットの入力パラレル値、２…パラレル−シリア
ル変換回路、３…Ｌビットの出力パラレル値

Claims (9)

【特許請求の範囲】
1. 【請求項１】 任意のデジタルのパラレル値に対してそ
   のパラレル値と同じビット数のカウント手段を設け、 上記カウント手段のＬＳＢ側からの最初に“１”になる
   桁を検出し、 上記カウント手段のＭＳＢ側からの同じ桁のビットの値
   を出力信号とすることを特徴とするパラレル−シリアル
   変換回路。
2. 【請求項２】 デジタルの２の補数表示のパラレル値に
   対してそのパラレル値のＭＳＢを反転した値を変換する
   ことを特徴とする請求項１記載のパラレル−シリアル変
   換回路。
3. 【請求項３】 任意のビット数のデジタルのパラレル値
   に対してその下位の所定のビット数のパラレル値をパラ
   レル−シリアル変換し、 この変換された信号を上位のビットに加算して処理を行
   うことを特徴とするデジタル信号処理回路。
4. 【請求項４】 請求項３記載のデジタル信号処理回路に
   おいて、 上記下位の所定のビット数のパラレル値に対してそのパ
   ラレル値と同じビット数のカウント手段を設け、 上記カウント手段のＬＳＢ側からの最初に“１”になる
   桁を検出し、 上記カウント手段のＭＳＢ側からの同じ桁のビットの値
   を上記信号として上記上位のビットに加算して処理を行
   うことを特徴とするデジタル信号処理回路。
5. 【請求項５】 請求項４記載のデジタル信号処理回路に
   おいて、 ２つのデジタルのパラレル値に対してその一方の値に比
   を付けて加算を行う場合に上記比によって下位に拡張さ
   れる所定のビット数のパラレル値に対して上記処理を行
   うことを特徴とするデジタル信号処理回路。
6. 【請求項６】 請求項４記載のデジタル信号処理回路に
   おいて、 上記加算された上位のビットをΔΣ変調することを特徴
   とするデジタル信号処理回路。
7. 【請求項７】 請求項３記載のデジタル信号処理回路に
   おいて、 上記下位の所定のビット数のパラレル値に対してΔΣ変
   調手段を設け、 このΔΣ変調信号を上記信号として上記上位のビットに
   加算して処理を行うことを特徴とするデジタル信号処理
   回路。
8. 【請求項８】 請求項７記載のデジタル信号処理回路に
   おいて、 ２つのデジタルのパラレル値に対してその一方の値に比
   を付けて加算を行う場合に上記比によって下位に拡張さ
   れる所定のビット数のパラレル値に対して上記処理を行
   うことを特徴とするデジタル信号処理回路。
9. 【請求項９】 請求項７記載のデジタル信号処理回路に
   おいて、 上記加算された上位のビットをΔΣ変調することを特徴
   とするデジタル信号処理回路。