KR100562691B1 - 산술회로단 - Google Patents

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Abstract

산술 회로단은 합 AX + BY를 계산하며, 여기서 A와 B는 1-비트 신호들이고, X와 Y는 P 비트 계수들 X = 7 및 Y = 3이며, 대응하는 비트들 b1 내지 b5는 A와 B의대응 논리 상태들과 함께 표현된다. 예컨대 열들 A 및 B와 함께 열 b3은 NAND 게이트의 진리표임을 알게 된다. 열들 A 및 B와 함께 열 b2는 COINCIDENCE 게이트의 진 리표이다.
도 5의 예에서, 열 b4는 B와 같고, 열 b1은 A와 B의 상태들이 무엇이든지 논리 0이며, 열 b5는 NOT A이다.
따라서 본 발명의 예시적 일 실시예에 따라, 산술 회로단(40)은 도 6의 논리회로에 의해 구현될 수 있으며, 여기서
비트 b5는 A를 반전함으로써 생성되고,
비트 b4는 직접 접속부(60)를 통해 출력 b1을 입력 B에 결합함으로써 생성되고,
비트 b3은 NAND 게이트(61)에 의해 생성되고,
비트 b2는 COINCIDENCE 게이트(62)에 의해 생성되며,
비트 b1은 접속부(63)를 통해 출력 b4를 논리 '0'의 소스에 결합함으로써 생성된다.

Description

산술 회로단
본 발명은 1-비트 신호들과 계수들의 곱들의 합들을 형성하는 산술 회로단에관한 것이다. 1-비트 신호들의 곱들의 합은 예컨대 n차 델타-시그마 변조기(n은 적어도 1)를 포함하는 1-비트 신호 처리기로 계산된다. 본 발명의 일 실시예는 이러한 1-비트 신호 처리기에 관한 것이다. 본 발명의 바람직한 실시예들은 오디오 신호들을 처리하는 것에 관한 것이지만, 본 발명은 오디오 신호 처리기들에 한정되지 않는다.
이제, 본 발명의 배경은 첨부된 도 1, 도 2 및 도 3을 참조하여 예의 방식으로 기재될 것이며, 여기서 도 1은 공지된 델타-시그마 변조기의 블록도이고, 도 2 는 n차 필터부로서 구성되어 있는 이전 제안된 델타-시그마 변조기의 블록도이며,도 3은 잡음 정형 특성을 도시한 도면이다.
적어도 나이키스트율(Nyquist rate)로 아날로그 신호를 샘플링하고 m 비트의수에 의해 샘플들의 진폭들을 인코딩함으로써 아날로그 신호를 디지털 형태로 변환하는 기술은 공지되어 있다. 따라서 m = 8이면, 샘플은 8비트의 정밀도로 양자화된다고 말한다. 일반적으로, m은 1보다 크거나 같은 임의의 비트 수가 될 수 있다.
단지 1 비트만으로 양자화하기 위해, "시그마-델타 ADC(Sigma-Delta ADC)" 또는 "델타-시그마 ADC"로 알려져 있는 아날로그/디지털 컨버터(ADC)를 제공하는 기술이 공지되어 있다. 본 명세서에서는 용어 "델타-시그마"가 사용된다. 이러한ADC는, 예컨대 텍사스 인스트루먼츠사(Texas Instruments)에서 1993에 발행된 ISBN 0-904.047-00-8의 Crais Marven과 Gillian Ewers 공저의 문헌 "디지털 신호 처리의간단한 방법(A Simple Approach to Digital Signal processing)"에 기재되어 있다.
ADC의 일례인 도 1을 참조하면, 아날로그 입력 신호와 1-비트 출력 신호의 적분(시그마) 간의 차(1)(델타)가 1-비트 양자화기(3)에 공급된다. 출력 신호는 논 리값 0 및 1의 비트들을 포함하지만, 이 2개의 논리값들은 -1 및 +l의 실제값들을각각 나타낸다. 적분기(3)는 1-비트 출력들을 누적하여, 적분기 내에 저장된 값이 아날로그 신호의 값을 따르도록 한다. 양자화기(3)는 비트 각각이 생성될 때 누적된 값을 1-비트씩 증가(+l) 또는 감소(-1)시킨다. ADC는, 누적된 값이 아날로그 신호를 따르는 출력 비트 스트림의 생성을 허용하기 위해 매우 높은 샘플링 속도를 필요로 한다.
다음의 설명 및 청구범위들에서 사용된 용어 "1-비트(1-bit)" 신호는, 델타-시그마 ADC에 의해 생성된 것과 같이 1 디지털 비트의 정밀도로 양자화된 신호를 의미한다.
1-비트 신호를 직접적으로 처리하기 위한 n차 필터부로서 구성된 델타-시그마 변조기(DSM)가 1993년 10월 7～10일, 미국, 뉴욕에서 제95차 AES 회의에서 제출된 논문, "오디오 신호들의 1 비트 디지털 처리(One Bit Digital processing of Audio Signals)"(신호 처리: 영국, 요크 YO1 5DD, 헤스링톤, 요크 대학교, 전자부,오디오 연구 그룹)에 N.M. Casey와 James A.S. Angus에 의해 제안되었다. 도 2는 이 DSM 필터부의 3차(n=3) 버전을 도시한 것이다.
도 2를 참조하면, DSM은 1-비트 신호용 입력(4)과, 처리된 1-비트 신호가 생성되는 출력(5)을 가진다. 1-비트 신호의 비트들은 공지된 클럭킹 장치들(도시되지 않음)에 의해 DSM에 걸쳐 클럭킹된다. 출력 1-비트 신호는, 예컨대 제로의 임계 레벨을 가지는 비교기인 1-비트 양자화기 Q에 의해 생성된다. DSM은 입력(4)에 접속되어 있는 제 1의 1-비트 승산기 a1, a2, a3, 출력(5)에 접속되어 있는 제 2의 1-비트 승산기 C1, C2, C3, 가산기 61, 62, 63 및 적분기 71, 72, 73을 각각 포함하는 3개의 적분기 단들을 구비한다.
1-비트 승산기들은 수신된 1-비트 신호와 p 비트 계수들 A1, A2, A3, C1, C2, C3을 곱하여 p 비트 곱들을 생성하며, 이 곱들은 가산기들 61, 62, 63에 의해 가산되어 적분기들(7)에 전달된다. 중간단들에서, 가산기들 62, 63은 또한 이전 회로단의 적분기의 출력을 합산한다. 최종 회로단은 입력에 접속되어 입력 신호와 p 비트 계수 A4를 곱하는 다른 1-비트 승산기 a4와, 이 곱을 이전 회로단의 적분기 73의 출력에 가산하는 가산기 64를 구비하고 있다. 이 합은 양자화기 Q에 전달된다.
DSM 내에서, 2의 보수 연산은 양수 및 음수의 p 비트의 수들을 표현하는데 사용된다. 양자화기 Q에 대한 입력은 +1(논리 1)로서 출력측에서 양자화되는 양수이거나, -1(논리 0)로서 출력측에서 양자화되는 음수가 될 수 있다.
Casey와 Angus에 의해 제시된 바와 같이, "1 비트 처리기는 수용 불가능한 레벨까지 잡음에 의해 불명료해진 오디오 신호를 포함하는 1 비트 출력을 생성하게되고, 양자화 잡음은 적절히 정형되어야 한다". 오디오 신호를 불명료하게 하는 잡음은 양자화기 Q에 의해 생성된 양자화 잡음이다.
양자화기 Q는 오디오 신호를 수신하는 제 1 입력과, 이 오디오 신호와는 실질적으로 상관이 없는 랜덤한 비트 스트림(양자화 잡음)을 수신하는 제 2 입력을 가지는 가산기로서 모델링될 수도 있다. 이에 기초하여 모델링하면, 입력(4)에서 수신된 오디오 신호는 승산기들 a1, a2, a3, a4에 의해 출력(5)측으로 피드포워드되고, 승산기들 c1, c2, c3에 의해 출력(5)측으로부터 피드백된다. 이와 같이, 계수들Al 내지 A4는 오디오 신호의 Z-변환 전달 함수의 영점(zero)들을 정의하고 계수들Cl 내지 C3은 오디오 신호의 전달 함수의 극점(pole)들을 정의한다.
하지만, 잡음 신호는 승산기들 c1, c2, c3에 의해 양자화기들로부터 피드백되므로, 계수들 Cl 내지 C3은 잡음 신호의 전달 함수의 극점들을 정의한다.
계수들 Al 내지 A4 및 Cl 내지 C3은 다른 원하는 특성들 중 회로 안정성을 제공하도록 선택된다.
계수들 Cl 내지 C3은 실선(31)에 의해 예컨대 도 3에 도시된 바와 같이, 오디오 대역의 양자화 잡음을 최소화하기 위해 잡음 정형을 제공하도록 선택된다.
계수들 Al 내지 A4 및 Cl 내지 C3은 또한 원하는 오디오 신호 처리 특성을 위해 선택된다.
계수들 Al 내지 A4 및 Cl 내지 C3은,
a) 원하는 필터 특성의 Z-변환(H(z)) - 예컨대 잡음 정형 함수를 찾고,
b) H(z)를 계수들로 변환함으로써 선택될 수 있다.
이 선택은, 당업자가, "1991년 7월/8월에 R.W Adams 등의 공저, 오디오 엔지니어링 협회의 저널, 제39권, no.7/8에서의 Theory and practical Implementation of a Fifth Order Sigma-Delta A/D Converter"에 기재되어 있는 방법과, Angus와Casey 공저의 상기 언급된 논문에 기재되어 있는 방법에 의해 행할 수 있다. 계수들을 계산하는 한 가지 방법이 첨부 부록에 요약되어 있다.
상기한 필터부는 1-비트 승산기들을 사용함으로써 p 비트 승산기들을 회피하지만, 비트 스트림의 비트율이 높아, 계수들과 1-비트 신호들의 곱들의 합의 대응하는 고속 발생을 필요로 한다.
본 발명의 일 양상에 따라, 2개의 1-비트 신호들 A 및 B와 각각의 계수들 X및 Y의 곱들 AX 및 BY의 합 AX + BY를 형성하는 산술 회로단으로서, 상기 합은 4개의 값들 +X+Y, +X-Y, -X+Y 및 -X-Y를 가지고, 각각의 값은 p 비트들을 가지는(p는적어도 2), 상기 산술 회로단이 제공되며, 상기 산술 회로단은 A 및 B의 4가지 논리 상태들을, 상기 값들 각각을 표현하는 p 비트들의 대응하는 4개의 세트들에 논리적으로 관련시키는 진리표를 정의하는 수단을 포함하고, 상기 정의 수단은 A와 B를 수신하는 입력들, 및 상기 입력들에서 수신된 상기 상태들 A 및 B에 대응하는 p비트들의 세트를 출력하는 출력을 가진다.
본 발명의 다른 양상에 따라, 2개의 1-비트 신호들 A 및 B와 각각의 계수들 X 및 Y의 곱들 AX 및 BY의 합 AX + BY를 형성하는 산술 회로단으로서, 상기 합은 4개의 값들 +X+Y, +X-Y, -X+Y 및 -X-Y를 가지고, 각각의 값은 p 비트들을 가지는, 상기 산술 회로단이 제공되며, 상기 산술 회로단은 각각 A 및 B를 수신하는 2개의 입력들, 상기 합의 p 비트들 각각을 출력하는 p개의 출력들, 및 복수의 논리 게이트들을 가지는 논리 회로를 포함하고, 상기 논리 회로는 A 및 B의 4개의 논리 상태들을, 상기 합 AX + BY를 표현하는 비트들의 대응하는 4개의 세트들에 관련시키는 논리 함수를 구현한다.
이는 비교적 느리게 동작하는 전 가산기들 및 고가의 p 비트 승산기들을 요구하지 않고도 1-비트 신호들 A 및 B에 응답하여 필요한 산술 함수의 고속 발생을 허용한다.
본 발명의 보다 양호한 이해를 위해, 이제 첨부 도면들의 도 4 내지 도 10에대해 예의 방식으로 참조될 것이다.
도 4를 참조하면, 도시된 적분기 회로단은 도 2의 공지된 DSM의 적분기 회로 단과 기능적으로 대응한다. 2개의 1-비트 신호들 A 및 B가 예컨대 DSM의 입력(4)과DSM의 출력(5)으로부터 산술 회로단(40)에 공급된다. 1-비트 신호 A와 p 비트 계수X를 곱하는 제 1의 1-비트 승산기 a1과, 1-비트 신호 B와 p 비트 계수 Y를 곱하는 제 2의 1-비트 승산기 c1과, 합 AX + BY를 형성하는 가산기(6)를 구비하는 산술 회 로단이 개략적으로 도시되어 있다.
사실상, 본 발명의 예시적 실시예에 따르면, 산술 회로단은 합 AX + BY의 모든 가능한 값들을 내부에 저장한다. 정확한 값은 입력에서 A와 B의 상태들에 의해 선택된다. 이는, 합이 매우 빠르게 생성되도록 한다. 진리표는, 도 6 또는 도 7b에도시된 바와 같이, X와 Y가 고정되는 '하드-와이어드(hard-wired)' 논리 회로에 의해 표현될 수 있다.
대안으로, 진리표는 도 9에 도시된 A와 B에 의해 어드레스되는 적절한 저장 부내에 룩업 테이블로서 저장될 수 있다. 계수들이 고정되면, 저장부는 ROM이 될 수 있다. 이 계수들은 가변적일 수 있고, 저장부는 기록 가능한 저장부이다. 일 실시예에서, 계산 회로가 저장부에 저장된 대응하는 진리표를 계산하기 위해 가변 계수들의 순시값들(instantaneous value)에 대응한다. 이어서, 이 진리표는 신호들 A 및 B에 의해 어드레스된다.
합 AX + BY은 적분기(7)에 공급된다. 적분기는 다른 가산기(41)와 단위 지연(unit delay; 42)을 포함한다.
단위 지연(42)의 출력은 AX + BY의 적분을 누적하는 가산기(41)로 피드백된다.
그 합 AX + BY은 예컨대 p 비트의 수이다.
A와 B 각각은 +l과 -1을 각각 의미하는 논리 상태들 1과 0을 가지고 있다. 따라서 이 합은 P 비트들 각각마다 4개의 가능한 값들을 다음과 같이 가진다,
Figure pat00001
본 발명에 따라, 합 AX + BY의 비트 각각은 A와 B의 상태들의 논리 함수이다. 예컨대, 2의 보수 형태로 비트들 b1 내지 b5를 갖는 5 비트 수들로서 표현된 고정 계수들 X=7, Y=3을 고려한다:
Figure pat00002
도 5를 참조하면, X=7, Y=3일 때, 합 AX + BY의 4개의 가능 값들 및 대응하는 비트들 b1 내지 b5가 A와 B의 대응하는 논리 상태들과 함께 표현된다. 예컨대, 열들 A 및 B와 함께 열 b3은 게이트의 진리표임을 알게 될 것이다. 열들 A 및 B와 함께 열 b2는 COINCIDENCE 게이트(C)의 진리표이다.
도 5의 예에서, 열 b4는 B와 같고, 열 b1은 A와 B의 상태들이 무엇이든지 간에 논리 0이며, 그리고 열 b5는 NOT A이다.
따라서 본 발명의 일 실시예에 따라, 산술 회로단(40)은 도 6의 논리 회로에 의해 구현될 수 있으며, 여기서
비트 b4는 직접 접속부(60)를 통해 출력 b4를 입력 B에 결합함으로써 생성되며,
비트 b3은 NAND 게이트(61)에 의해 생성되고,
비트 b2는 COINCIDENCE 게이트(62)에 의해 생성되며,
비트 b1은 접속부(63)를 통해 출력 b1을 논리 '0'의 소스에 결합함으로써 생성되며,
비트 b5는 입력으로서 A를 갖는 NOT 게이트에 의해 생성된다.
본 발명의 현재 바람직한 실시예에서, 계수들 X 및 Y는 양수 또는 음수일 수 있는 비-정수(non-integer) 값들을 가진다. 계수들은 적합한 장소에 배치된 2진 소수점과의 고정 소수점 2의 보수 산술로 구현된다. 적분기 회로단 각각의 적분기(7)에 저장될 수 있는 최대값은 미리 알려져 있다. 2진 소수점은 최대 적분값들을 저장할 수 있도록 적절한 장소에 배치되어 있다.
도 7a 및 도 7b를 참조하면, 고정 소수점 비-정수값들의 사용 예로서 X=1.5, Y=0.5라고 하자,
결과로서 생긴 진리표가 도 7a에 도시되어 있고, 등가 논리 회로가 도 7b에도시되어 있다.
도 8을 참조하면, 합 AX + BV의 p 비트들은 p개의 논리 게이트들 Gl 내지 Gp에 의해 생성되며, 이들 게이트들의 고정된 논리 함수들은 고정값들 X, Y에 의존한다. 예컨대, 도 6으로부터 명백한 바와 같이, 이러한 정황에서의 게이트는 b1에서와 같이 간단한 접속부일 수 있거나, 또는 b4에서와 같이 고정된 논리값의 소스일 수 있다.
A 및 B의 4가지 상태들에 대해 AX + BY를 계산하는 것으로부터 얻어진 진리 표를 구현하기 위해 하드-와이어드 논리 게이트들을 제공할 필요는 없다.
진리표는 도 9에 개략적으로 도시된 바와 같이, A와 B에 의해 어드레스되는ROM과 같은 메모리 디바이스의 룩업 테이블로서 간단히 저장될 수 있다.
앞서 말한 설명은 계수들 X 및 Y에 대한 고정값들에 관한 것이다. 본 발명의 다른 실시예에서, X와 Y는 가변적이다. 가변 계수들은, 예컨대 함께 출원된 영국 출원 제 962467l.5 호(I-96-24 p/1509.GB)에 기재되어 있는 DSM을 포함하는 1-비트신호 처리기에서 발생되며, 이 신호 처리기는 신호 혼합기이다.
도 10을 참조하면, 가변 계수들 X 및 Y는 계수 발생기(100)에 의해 발생되어 처리기(101)에 공급된다. 이 처리기(101)는 1-비트 신호들 A 및 B의 4가지 상태들 각각에 대해, 합 AX + BY의 p 비트들을 계산한다. 4가지 상태들 각각의 p 비트들은 예컨대 도 5 또는 도 7a에 도시된 진리표를 구성한다. 진리표는 도 10의 블록(40)에 의해 나타낸 메모리 장치에 저장되고, 블록(40)은 도 4의 산술 회로단(40)에 대응된다. 진리표는 A와 B에 의해 어드레스되어 룩업 테이블로서 저장된다. 저장부(40)에 대한 입력으로서 A와 B의 상태는 진리표로부터 p 비트들의 적절한 세트를 선택하며, 이 세트는 적절한 합 AX + BY으로서 출력되며, DSM 산술 회로단의 적분 기(7)에 공급된다.
도 11을 참조하면, 바람직한 실시예에서, 적어도 2개의 저장부들(401 및 402)이 제공된다. 이 계수들 X 및 Y가 변경되면, 후속 진리표들이 처리기(101)예서계산되어 저장부들(401 및 402)에 번갈아 저장된다. 이 1-비트 신호들은 입력 멀티 플렉서(111)를 통해 저장부들(401 및 402)에 번갈아 공급되고, 출력들은 출력 멀티 플렉서를 통해 저장부들로부터 번갈아 출력된다. 이 저장부들은 진리표를 기록하기위해, 그리고 멀티플렉서를 또한 제어하는 제어 처리기(403)에 의해 A와 B에 따라 합의 비트들을 판독해내기 위해 번갈아 인에이블된다.
하나의 저장부(예컨대 402)가 이 합을 판독해내기 위해 입력들(A 및 B)을 수신하는 동안, 다른 저장부는 새로운 진리표를 수신한다.
신호들 A 및 B가 저장부(401)를 어드레스하는 동안, 진리표는 X와 Y의 다음 값들을 위해 재계산된 다음, A와 B에 의해 어드레스되는 저장부(402)에 저장된다.저장부들(401 및 402) 사이를 교호함으로써, 이 합들 AX 및 BY는 가변하는 X와 Y의값들에 대해 고속으로 계산될 수 있다.
진리표를 계산하기 위한 처리기(101)와 계수 발생기(100)는 도 10에 102로 나타낸 프로그래밍된 컴퓨터에 의해 구현될 수 있다.
기록 가능 저장부들(40, 401 및 402)은 프로그래밍가능 게이트 어레이들이 될 수 있다.
부 록
계수들 계산
이 부록은 5차 DSM을 분석하여 원하는 필터 특성 계수들을 계산하는 절차를 요약한 것이다.
계수들 a 내지 f 및 A 내지 E, 가산기들(6) 및 적분기들(7)을 구비하는 5차DSM이 도 12에 도시되어 있다. 적분기들(7)은 단위 지연을 각각 제공한다. 적분기들의 출력은 좌측에서 우측으로 s 내지 w로 표시되어 있다. DSM에 대한 입력은 신호 x[n]이며, 여기서 [n]은 샘플들의 클럭킹된 시퀀스로 샘플을 표시한 것이다. 양자화기 Q에 대한 입력은 y[n]으로 표시되어 있고, 이 입력은 또한 DSM의 출력 신호이다. 양자화기 Q가 단순히 랜덤한 잡음을 처리 신호에 부가하는 가산기라는 가정하의 동작의 모델에 기초하여 분석이 이루어진다. 따라서 양자화기는 이 분석에서무시된다.
신호 y[n] = fx[n] + w[n](즉 샘플 [n]에서의 출력 신호 y[n])은 계수 f를 곱한 입력 신호 x[n]과 선행하는 적분기(7)의 출력 w[n]을 더한 것이다.
적분기(7)들의 출력 신호 각각에 동일한 원리들을 적응하면, 일련의 수학식 1이 얻어진다.
[수학식 1]
Figure pat00003
이들 수학식들은 기술 분야에서 잘 알려진 바와 같이 z 변환식으로 변환되며, 이에 따라 수학식 2가 얻어진다.
[수학식 2]
Figure pat00004
X(z)의 단일 함수인 Y(z)(수학식 3)를 도출하기 위해 z 변환식들을 풀 수 있다.
[수학식 3]
Figure pat00005
이 수학식 3은 다음의 수학식, 즉 수학식 4의 우변에 나타낸 바와 같이 다시 표현될 수도 있다. DSM의 원하는 전달 함수는 수학식 4의 좌변에 주어진
Figure pat00006
의 형태로 표현될 수 있고 수학식 4의 우변과 동일하다.
[수학식 4]
Figure pat00007
원하는 전달 함수를 제공하기 위해 계수들 αn, βn이 공지된 방식으로 선택된다면, 계수들 f 내지 a를 계수들 a 0 내지 a 5로부터 도출하고, 계수들 E 내지 A 를 계수들 β0 내지 β5 로부터 도출하기 위해 다음과 같이 수학식 4를 풀 수 있다.
f는 분자에서 유일한 z0항이다. 따라서 f = a 0 이다.
다음에, 항 α0(1-z-1)5가 우변의 분자로부터 감산되며, 이에 따라 재계산된 α0 + α1z-1... +... α5z-5 - α0(1-z-1)5 가 얻어진다.
이와 유사하게, f(1-z-1)5가 우변의 분자로부터 감산된다. 이때, e는 유일한 z-1 항이며, 재계산된 좌변의 분자의 대응 α1과 같아질 수 있다.
이 과정은 분자의 모든 항에 대해 반복된다.
이 과정은 분모의 모든 항에 대해 반복된다.
도 1은 기존의 델타-시그마 변조기의 블록도.
도 2는 n차 필터부로서 구성되어 있는 이전 제안된 델타-시그마 변조기의 블록도.
도 3은 잡음 정형 특성(noise shaping characteristic)을 도시하는 도면.
도 4는 DSM의 적분기 회로단의 개략적인 블록도.
도 5는 각각의 계수들과 1-비트 입력 신호들 A 및 B의 곱들의 합들을 예시하기 위해 신호들 A 및 B의 상태들을 관련시키는 진리표들의 세트.
도 6은 도 5의 예시된 진리표들의 세트를 구현하는 논리 회로.
도 7a 및 도 7b는 다른 진리표들의 세트, 및 상기 세트를 구현하고, 고정 소수점 산술을 예시하는 다른 논리 회로.
도 8은 일반화된 논리 회로를 도시하는 도면,
도 9는 룩업 테이블로서 사용된 저장부의 개략도,
도 10 및 도 11은 가변 계수들과 함께 사용하기 위한 산술 회로단들의 개략적인 블록도들.
* 도면의 주요 부분에 대한 부호의 설명*
4 : 입력 5 : 출력
7 : 적분기 40 : 산술 회로단
41 : 가산기 42 : 단위 지연
100 : 계수 발생기 101 : 처리기

Claims (11)

  1. 2개의 1-비트 신호들 A 및 B와 각각의 계수들 X 및 Y의 곱들 AX 및 BY의 합AX + BY를 형성하는 산술 회로단으로서, 상기 합은 4개의 값들 +X+Y, +X-Y, -X+Y 및 -X-Y를 가지고, 각각의 값은 p 비트들을 가지고, 여기서 p는 적어도 2이며,
    상기 산술 회로단은 상기 A 및 B의 4가지 논리 상태들을, 상기 값들 각각을 표현하는 p 비트들의 대응하는 4개의 세트들에 논리적으로 관련시키는 진리표를 정의하는 수단을 포함하고, 상기 정의 수단은 A와 B를 수신하는 입력들, 및 상기 입력들에서 수신된 상기 상태들 A 및 B에 대응하는 p 비트들의 세트를 출력하는 출력을 가지는, 산술 회로단.
  2. 제 1 항에 있어서,
    상기 정의 수단은 상기 진리표를 저장하는 저장부를 포함하고, 상기 진리표는 상기 신호들 A 및 B에 의해 어드레스될 수 있는, 산술 회로단.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 계수들 X 및 Y는 고정되고, 따라서 상기 진리표가 고정되는, 산술 회로 단.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 계수들 X 및 Y 중 적어도 하나는 가변적이고, 따라서 상기 진리표가 가변적인, 산술 회로단.
  5. 제 4 항에 있어서,
    상기 진리표를 계산하기 위해 상기 계수들 X 및 Y에 응답하는 수단을 더 포함하는, 산술 회로단.
  6. 제 5 항에 있어서,
    한 쌍의 정의 수단들과 제어 수단을 포함하고, 상기 제어 수단은 진리표가 상기 정의 수단 중 하나에 저장되게 하면서, 상기 정의 수단 중 다른 하나는 상기 합을 출력하기 위해 상기 1-비트 신호들 A 및 B에 의해 어드레스되거나, 그 반대로 되도록 제어하는, 산술 회로단.
  7. 2개의 1-비트 신호들 A 및 B와 각각의 계수들 X 및 Y의 곱들 AX 및 BY의 합AX + BY를 형성하는 산술 회로단으로서, 상기 합은 4개의 값들 +X+Y, +X-Y, -X+Y 및 -X-Y를 가지고, 각각의 값은 p 비트들을 가지며,
    상기 산술 회로단은 각각 A 및 B를 수신하는 2개의 입력들, 상기 합의 p 비트들 각각을 출력하는 p개 출력들, 및 복수의 논리 게이트들을 가지는 논리 회로를 포함하고, 상기 논리 회로는 A 및 B의 4개의 논리 상태들을, 상기 합 AX + BY를 표현하는 비트들의 대응하는 4개의 세트들에 관련시키는 논리 함수를 구현하는, 산술회로단.
  8. 제 7 항에 있어서,
    상기 논리 회로는 p개의 논리 게이트들을 포함하는, 산술 회로단.
  9. 2개의 1-비트 신호값들의 산술적 함수를 형성하는 산술 회로단으로서, 상기함수는 상기 2개의 1-비트 신호값들에 의존하는 4개의 값들을 가지고, 각각의 값은p 비트들을 가지고, 여기서 p는 적어도 2인, 상기 산술 회로단에 있어서,
    상기 산술 회로단은 A 및 B의 4가지 논리 상태들을, 상기 값들 각각을 표현하는 p 비트들의 대응하는 4개의 세트들에 논리적으로 관련시키는 진리표를 정의하는 수단을 포함하고, 상기 정의 수단은 A와 B를 수신하는 입력들, 및 상기 입력들에서 수신된 상기 상태들 A 및 B에 대응하는 상기 p 비트들의 세트를 출력하는 출력을 가지는, 산술 회로단.
  10. 제 1 항, 제 2 항, 제 7 항, 제 8항 또는 제 9 항 중 어느 한 항에 따른 산술 회로단을 포함하는, 델타-시그마 변조기.
  11. 제 10 항에 따른 델타-시그마 변조기를 포함하는, 오디오 신호 처리기.
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