KR100651614B1 - 캐스케이드된델타시그마변조기들 - Google Patents

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Abstract

1 비트 신호들을 처리하는 신호 프로세서는 직렬로 연결된 적어도 한 쌍의 델타 시그마 변조기들(DSM : Delta Sigma Modulators)을 포함한다. 상기 DSM들의 쌍 중 하나는 DSM들의 쌍 중 다른 하나의 신호 대역 잡음 형성 필터 특성(signal-band noise-shaping filter characteristic)에 대해 상보적인 신호 대역 잡음 형성 필터 특성를 갖는다.

Description

캐스케이드된 델타 시그마 변조기들{Cascaded delta sigma modulators}
본 발명은 1 비트 오디오 신호 프로세서들에 관한 것이며, 특히 캐스케이드된 델타 시그마 변조기들에 관한 것이다.
본 발명의 배경은 첨부된 도면들 중 도 1 내지 도 3을 참조하여, 실시예로서 기술될 것이다. 도 1은 기존의 델타 시그마 변조기의 블록도이며, 도 2는 3 차 필터부로서 구성된 기존의 델타 시그마 변조기의 블록도이고, 도 3은 잡음 형성 특성을 도시한 도면이다.
적어도 나이퀴스트 율(rate)로 아날로그 신호를 샘플링하고, 그 샘플들의 진폭들을 m 비트 수로 인코딩함으로써, 아날로그 신호를 디지털 형태로 변환하는 것은 이미 알려져 있다. 따라서, m = 8 이면, 샘플은 8비트의 정확도로 양자화되는 것을 의미한다. 일반적으로, m은 1과 같거나 그보다 큰 임의의 비트들의 수가 될 수 있다.
단지 1 비트로만 양자화하기 위해서, "시그마 델타 ADC(sigma delta ADC)" 또는 "델타 시그마 ADC"로서 알려진 아날로그 대 디지탈 변환기(ADC)를 제공한다는 것이 알려져 있다. 본 명세서에서는, 용어 "델타 시그마"가 사용된다. 이러한 ADC는 텍사스 인스트루먼트사의 Craig Marven과 Gillian Ewers에 의한 1993년 출판된 ISBN 0-904.047-00-8 "A Simple Approach to Digital Signal Processing"에 개시되어 있다.
도 1을 참조하면, 이러한 ADC의 예에서는, 아날로그 입력 신호와 1 비트 출력 신호의 적분(2)(시그마)과의 차(1)(델타)가 1 비트 양자화기(3)에 공급된다. 출력 신호는 논리값 0과 1의 비트들로 구성되나, 각각 -1과 +1의 실제 값들을 나타낸다. 적분기(2)는 1 비트 출력들을 축적하므로, 그 안에 저장된 값은 아날로그 신호의 값과 비슷하게 된다. 양자화기(3)는 각 비트가 생성될 때, 축적된 값을 1 비트만큼 증가(+1) 또는 감소(-1)시킨다. 축적된 값이 아날로그 신호를 따르는 출력 비트 스트림의 생성을 허용하기 위해서, ADC는 매우 높은 샘플링 률을 요구한다.
다음의 설명과 청구항들에서 사용된 용어 "1 비트" 신호는 델타 시그마 ADC에 의해 생성된 1 디지털 비트의 정확도로 양자화된 신호를 의미한다.
1 비트 신호를 직접 처리하는 n차 필터부로서 구성되어 있는 델타 시그마 변조기(DSM)는 1993년 10월 7-10일 동안 미국 뉴욕에서 열린 95차 AES 회의에서 N.M. Casey와 James A. S. Angus에 의해 제출된 논문에 제안되었으며, 그 제목은 "One Bit Digital Processing of Audio Signals"이다 - 신호 처리 : 영국 요크 YO1 5DD, 헤슬링톤, 요크대, 전자부, 오디오 서치 그룹. 도 2는 이러한 DSM 필터부의 제 3차(n=3) 버전을 도시하고 있다.
도 2를 참조하면, DSM은 1 비트 오디오 신호를 위한 입력(4)과 처리된 1 비트 신호가 생성되는 출력(5)을 구비한다. 1 비트 신호의 비트들은 도시되지 않은 기존의 클러킹 장치들(clocking arrangements)에 의해 DSM을 통해 클러킹된다. 출력 1 비트 신호는 예를 들면 임계 레벨 0을 갖는 비교기인 1 비트 양자화기(Q)에 의해 생성된다. DSM은 세 개의 단들을 가지고 있으며, 각 단은 입력(4)에 접속된 제 1의 1 비트 곱셈기(a1,a2,a3), 출력(5)에 연결된 제 2의 1 비트 곱셈기(c1,c2,c3), 가산기(61,62,63) 및 적분기(71,72,73)를 포함한다.
1 비트 곱셈기들은 수신된 1 비트 신호에 p 비트 계수들(A1,A2,A3,C1,C2,C3)을 곱하여 p 비트 곱을 생성하며, p 비트 곱은 가산기들(61,62,63)에 의해 가산되고, 그 합은 적분기들(7)에 전달된다. 중간단들에서, 가산기들(62,63)은 또한 이전 단의 적분기의 출력을 합한다. 최종단은, 입력 신호에 연결되어 있으며 입력 신호에 p 비트 계수(A4)를 곱하는 다른 1 비트 곱셈기(a4)와, 이전단의 적분기(73)의 출력에 그 곱을 가산하는 가산기(64)를 포함한다. 그 합은 양자화기(Q)로 전달된다.
DSM에서, 2의 보수 연산이 양과 음의 p 비트 수들을 나타내기 위해 사용된다. 양자화기(Q)에 대한 입력은, 출력에서 +1(논리 1)로서 양의 양자화 또는 출력에서 -1(논리 0)로서 양의 양자화가 될 수 있다.
"1 비트 프로세서....는 노이즈에 의해 허용할 수 없는 레벨로 불명료해진 오디오 신호를 포함하는 1 비트 출력을 생성할 것이며, 양자화 노이즈가 적당히 형성되는 것은 필수적이다"는 것이 Casey와 Angus에 의해 관측되었다. 오디오 신호를 불명료하게 하는 잡음은 양자화기(Q)에 의해 생성된 양자화 잡음이다.
양자화기(Q)는 오디오 신호를 수신하는 제 1 입력과, 오디오 신호와 실질적으로 상호 관련이 없는 랜덤 비트 스트림(양자화 잡음)을 수신하는 제 2 입력을 구비한 가산기로서 모델링된다. 그에 기초하여 모델링되므로, 입력(4)에서 수신된 오디오 신호는 곱셈기들(a1,a2,a3,a4)에 의해서 출력(5)으로 공급되고, 곱셈기들(c1,c2,c3)에 의해서, 출력(5)으로부터 피드백된다. 따라서, 피드 포워드 경로(feed forward path) 내의 계수들(A1 내지 A4)은 오디오 신호의 Z변환 전달 함수의 제로들을 규정하며, 피드백 경로 내의 계수들(C1 내지 C3)은 오디오 신호의 전달 함수의 폴들(poles)을 규정한다.
그러나, 잡음 신호는 곱셈기들(C1 내지 C3)에 의해 양자화기로부터 피드백되므로, 계수들(C1 내지 C3)은 잡음 신호의 전달 함수의 폴들을 규정한다. 잡음 신호의 전달 함수는 입력 신호의 전달 함수와 동일하지 않다.
계수들(A1 내지 A4 및 C1 내지 C3)은 다른 원하는 특성들 중에서 회로의 안정성을 제공하기 위해서 선택된다.
도 3에서 예로서 실선(31)에 의해 도시된 바와 같이, 오디오 대역 내의 양자화 잡음을 최소화하도록 잡음 형성을 제공하기 위해서 계수들(C1 내지 C3)이 선택된다.
계수들(A1 내지 A4 및 C1 내지 C3)은 원하는 오디오 신호 처리 특성을 위해 선택된다.
계수들(A1 내지 A4 및 C1 내지 C3)은,
a) 원하는 필터 특성의 Z-변환 H(z), 즉 잡음 형성 함수를 발견하고,
b) H(z)를 계수들로 변환함으로써 선택될 수 있다.
이것은 1991년 7/8월, Journal of Audio Engineering Society 통권 39호 7/8월호에서 R.W Adams 등에 의해 쓰여진 "Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D converter" 논문과, 본 명세서의 앞부분에 언급된 Angus와 Casey에 의한 논문에서 기술된 방법들과 기존의 지식에 의해 행해진다. 계수들을 계산하는 한 가지 방법은 첨부된 부록(A)에 약술되어 있다.
1 비트 신호들을 처리하기 위해서, 신호 프로세서가 직렬 또는 캐스케이드 형태로 연결된 복수의 DSM들로 구성될 수 있다는 것이 본 명세서에 제안되어 있다. 이러한 제안은 위에서 언급된 논문들로부터 공지되어 있지 않다. 1 비트 신호들을 처리하기 위해 제안된 오디오 신호 프로세서는 직렬로 배열된 복수의 DSM들로 구성되어 있다. 이러한 배열은 신호가 연속된 DSM들에 의해 처리됨에 따라, 잡음, 특히 양자화 잡음이 축적된다는 단점을 갖는다.
따라서, DSM들 사이에 신호 필터링을 제공하고, DSM들 사이에 1 비트 신호 스트림을 유지하는 것이 바람직하다. 이러한 필터링은 예를 들면, 연속된 DSM들 내에서 원하지 않는 양자화 잡음의 축적을 방지하기 위해 필요할 수 있다. 그러나, 적당한 디지털 필터들에 대한 종래의 제안들은 적어도 다중 비트 수들이 되는 스트림의 비트들을 합하고, 및/또는 비트 스트림에 하나 또는 그보다 많은 p 비트 계수들을 곱한다. 이러한 필터의 DSM 다운 스트림의 계수 곱셈기들 모두는 p 비트 신호를 수신하여야 하며, p 비트 곱셈기들일 필요가 있다. 이는 비경제적이다.
본 발명에 따라, 직렬로 연결된 적어도 한 쌍의 델타 시그마 변조기들(DSM)을 포함하는, 1 비트 신호들을 처리하는 신호 프로세서로서, 상기 DSM들의 쌍 중 하나는 DSM들의 쌍 중 다른 하나의 신호 대역 잡음 형성 필터 특성에 대해 상보적인 신호 대역 잡음 형성 필터 특성을 갖는, 신호 프로세서가 제공된다.
바람직하게, 신호 프로세서는 오디오 신호 프로세서이다. 적어도 오디오 대역 내의 상보 필터 특성들을 연속된 DSM에 제공함으로써, 적어도 대역 내의 잡음 축적이 감소된다. 더욱이, 각 DSM의 모든 곱셈기들이 p 비트 곱셈기들인 것은 아니다. 일련의 각 DSM은 일련의 다음 DSM에 공급되는 1 비트 신호를 생성한다.
본 발명의 양호한 실시예에서, DSM의 계수들이 2의 정수 거듭 제곱들 또는 2의 정수 거듭 제곱들의 가산 결합들(additive combinations)이 되도록 선택되므로, 곱셈은 p 비트 곱셈기들 없이 단순한 시프트 연산 또는 단순한 시프트 및 가산 연산들에 의해 수행될 수 있다.
본 발명의 대부분의 양호한 실시예에서, DSM들은 체비셰프(Chebyshev) 필터특성, 특히 체비셰프 II 타입 특성을 갖는다.
본 발명의 이러한 및 다른 목적들, 특징들 및 이점들은 첨부된 도면들을 참조하여 파악될 이하의 예시적 실시예들에 대한 상세한 설명으로부터 명백해질 것이다.
도 4를 참조하면, 일련의 1 비트 델타 시그마 변조기들(DSM : 40, 41, 42 및 43)을 포함하는, 본 발명에 따른 오디오 신호 프로세서가 도시되어 있다. 단지 4개의 DSM들만이 도시되어 있지만, 다른 수의 DSM들이 존재할 수 있다. 더욱이, 도 4는 하나의 직렬 배열을 도시하고 있지만, 본 발명에 따라 DSM들은 다른 구성들로 배열될 수 있으며, 이러한 다른 구성들 내에 적어도 두 개의 DSM들이 직렬로 존재하는 것을 조건으로 한다. 도 4에 도시된 바와 같이, X 및 Y 타입들로 표시된 두 가지 타입의 DSM들이 있다. 도 5를 참조하면, X 및 Y 타입들은 오디오 신호 대역 내에서, 상보적인 잡음 형성 필터 특성들을 갖는다. 도시된 바와 같이, 타입 X는 타입 Y 필터 특성 응답의 피크들과 일치하는 응답에서 노치들(notches)을 갖는 오디오 대역의 필터 특성을 갖는다(그 반대로도 성립). 타입들 X 및 Y를 직렬로 제공함으로써, 잡음, 특히 캐스케이드된 DSM내의 양자화 잡음이 감소되어 필터의 안정성 및 신호-잡음비를 개선시킨다. 각각의 DSM(40, 41, 42 및 43)은 1 비트 신호를 수신하고, 1 비트 신호를 출력한다. 따라서, p 비트 곱셈기들의 필요성은 최소화되며, 서술한 바와 같이, 상기 곱셈기들을 사용하지 않을 수 있다.
도 6은 위에서 언급한 타입 X 또는 Y DSM으로서 유용한 DSM을 도시하고 있다. DSM은 체비셰프 타입 II 필터 특성을 구현한다.
DSM은 1 비트 오디오 신호에 대해 예를 들어 약 28MHz일 될 수 있는 신호 샘플링률로 회로를 통해 1 비트 신호 샘플들을 클러킹시키는 클러킹된 회로이다. 이러한 클러킹 장치들은 본 기술 분야에 공지되어 있으며, 본 명세서에서는 서술되지 않을 것이다.
DSM은 n 개의 적분단들과 최종단을 갖는 n차 필터이다. 이 예에서 n은 5이나, 일반적으로 n은 적어도 2이다.
제 1 적분단은, 1 비트 입력 신호 x(n)에 제 1 계수(A1)를 곱하는 제 1의 1 비트 곱셈기(a1)와, DSM의 1 비트 출력 신호 Y(n)에 제 2 계수(C1)를 곱하는 제 2의 1 비트 곱셈기(c1)와, 계수 곱셈기들(a1 및 c1)의 출력들을 가산하는 가산기(61)와, 1 비트 신호의 1 비트 주기 지연을 갖는 적분기(71)를 포함한다.
적분기의 예는 도 7에 도시되어 있다. 그것은 가산기(77)의 출력에 연결된 1 비트 지연(76)을 포함하며, 상기 지연의 출력에서 가산기로의 피드백 경로를 갖도록 구성되어 있다. 적분기의 가산기(77)는 그 단 또는 별도 단의 가산기(61)에 의해 구현된다.
n-1 개의 중간단들이 있으며 그 중 제 2 단은, 제 2 단의 가산기(62)가 이전단의 적분기(71)의 출력을 수신하기 위해서 접속되는 것을 제외하면, 제 1 단의 대응하는 항목들과 동일한 방식으로 배열 및 기능하는, 제 1 계수 곱셈기(a2), 제 2 계수 곱셈기(c2), 가산기(62) 및 적분기(72)를 포함한다.
그 외에도, 피드백 곱셈기(알파)는 제 2 단의 출력에서 제 1 단의 가산기로 접속된다. 피드백 곱셈기는 제 2 단의 적분기 출력에 계수(알파)를 곱한다.
제 3단(a3,c3,63,73)은 가산기가 이전단의 적분기(72)의 출력을 수신하는 것을 제외하면 제 1 단과 유사하다. 제 4 단은 제 2 단과 유사하다. 피드백 곱셈기(베타)는 제 4 단의 적분기(74)의 출력을 제 3단의 가산기(63)로 피드백한다. 제 5단은 제 1 계수 곱셈기(a5), 제 2 계수 곱셈기(c5), 가산기(65), 적분기(75) 및, 제 5 단의 적분기의 출력을 제 5 단의 가산기로 피드백하는 피드백 곱셈기(감마)를 포함한다.
최종단은 제 1 계수 곱셈기(a6)와, 이전의 제 5단의 적분기 출력을 최종단의 제 1 곱셈기(a6)의 출력에 가산하는 가산기(66)와, 최종 단(66)에 의해 생성된 p 비트 신호를 DSM의 출력 신호 Y(n)로서 1 비트 형태로 변환하는 양자화기(Q)를 포함한다.
상기 제 1 및 제 2 계수 곱셈기들(an 및 cn)은 1 비트 신호의 비트값에 따라 값들 -A, +A, -C 및 +C를 생성하는 1 비트 곱셈기들이다. A 및 C의 고정된 값들에 대해서, 그것들은 1 비트 신호에 의해 어드레스된 룩업 테이블들이 될 수 있다. 그것들은 다중 비트 신호들을 생성한다. 피드백 곱셈기들(알파, 베타 및 감마)이 다중 비트 신호들에 다중 비트 계수들을 반드시 곱하기 때문에, 그것들은 다중 비트들이다. DSM의 양호한 실시예에서 게수들(알파, 베타 및 감마)은 2의 정수 거듭 제곱들 또는 2의 정수 거듭 제곱들의 가산 결합들이므로, 곱셈들은 다중 비트 곱셈기들 없이 간단한 시프트 및 가산 연산들에 의해 수행될 수 있다.
계수들(A1 내지 A6, C1 내지 C5, 알파, 베타 및 감마)은 체비셰프 타입 II 필터 특성을 구현하기 위해 본 기술 분야의 통상의 기술 내의 방법들에 의해 선택된다.
제 1 계수들(A1 내지 A6)은 본 발명의 한 실시예에서 DSM의 이득을 변화시키기 위해 가변된다.
본 발명의 다른 실시예에서, DSM이 신호 혼합기로서 배열되어 있다. 이러한 실시예는 도 8에 도시되어 있다. 도 8은 DSM의 단들 중 한 단만을 도시하고 있다. 도 8에 도시된 바와 같이, 각 단은 제 2 입력에 접속되고, 또한 그 단의 가산기에도 접속된 제 3의 1 비트 계수 곱셈기(B)를 추가로 포함된다. 제 3 계수들(B)은 가변할 수 있으므로, DSM은 가변 신호 혼합기(variable signal mixer)로 동작한다.
가변 계수들은 마이크로컴퓨터를 포함하는 계수 발생기(도시 안됨)에 의해 발생된다.
부록(A)의 분석은 피드백 계수들(알파, 베타 및 감마)을 고려하여 수정할 필요가 있다는 것을 보여주고 있다. 이러한 수정은 본 기술 분야의 통상의 기술 내에 존재한다.
본 발명의 예시적 실시예들이 첨부 도면들을 참조하여 본 명세서에 자세히 기술되었지만, 본 발명이 그들 실시예들에 제한되지 않으며, 첨부된 청구항들에 의해 규정된 바와 같이 본 발명의 범위 및 정신을 벗어나지 않고 본 기술 분야의 통상의 기술을 가진 자에 의해 다양한 변경들 및 수정들이 실시될 수 있다는 것을 이해한다.
직렬로 연결된 적어도 한 쌍의 델타 시그마 변조기들(DSM)을 포함하는, 1 비트 신호들을 처리하는 신호 프로세서로서, 상기 DSM들의 쌍 중 하나는 DSM들의 쌍 중 다른 하나의 신호 대역 잡음 형성 필터 특성에 대해 상보적인 신호 대역 잡음 형성 필터 특성을 갖는, 신호 프로세서가 제공된다.
[부록 A]
이 부록은 원하는 필터 특성의 계수들을 계산하고, 5 차 DSM을 분석하기 위한 과정들을 서술한 것이다.
계수들(a-f, A-F)과, 가산기(6)와 적분기(7)를 가지고 있는 5 차 DSM이 도 9에 도시되어 있다. 적분기들(7)은 각각 단위 지연을 구비한다. 적분기들의 출력들은 좌측에서 우측으로 (s-w)로 표시되어 있다. DSM에 대한 입력은 신호 x[n]이고, [n]은 샘플들의 클러킹된 시퀀스 내의 한 샘플을 표시하고 있다. 양자화기(Q)에 대한 입력은 DSM의 출력 신호가 되는 y[n]으로 표시된다. 분석은 양자화기(Q)가 단순히 랜덤 잡음을 처리된 신호에다 더하는 가산기와 동일하다고 가정한 동작 모델에 근거하고 있다. 따라서, 양자화기는 이 분석에서 무시된다.
신호 y[n] = fx[n] + w[n], 즉 샘플 [n]에서 출력 신호 y[n]은 계수(f)를 곱한 입력 신호 x[n]과 이전 적분기(7)의 출력 w[n]을 더한 것이다.
동일한 원리들을 적분기들(7)의 각 출력 신호에 적용하면, 수학식(1)이 얻어진다.
이러한 수학식들은 본 기술 분야에 잘 알려진 바와 같이, z 변환 수학식들로 변환되어, 수학식(2)가 얻어진다.
z 변환 수학식들은 X(z)의 단일 함수로서 Y(z)를 도출하도록 풀어질 수 있다.
이것은 다음 수학식(4)의 우측면에 다시 표현될 수 있다. DSM의 원하는 전달 함수는 직렬 형태로 표현될 수 있다.
다음 방정식의 좌측면 내에 있는 식을 수학식(4)의 우측과 동일한 것으로 가정하면, 다음과 같이 된다.
수학식(4)은 다음과 같이, 계수들(α0 내지 α5)로부터 계수들(f 내지 a)과 계수들(β0 내지 β5)로부터 계수들(E 내지 A)을 도출하도록 풀어질 수 있다. 이 때에, 계수들(αn 및 βn)은 원하는 전달 함수를 제공하기 위해 기존의 방법으로 선택되는 것을 주지한다.
f는 분자에서 단지 z0항이다. 따라서, f= α0 이다.
항 α0( 1-z-1)5는 좌측 분자로부터 감산되어, 재계산된
α0 + α1z-1 ... + ...α5z-5 - α0(1-z-1)5가 얻어진다.
이와 같이, f(1-z-1)5가 우측 분자로부터 감산된다. e는 단지 z-1항이며, 재계산된 좌측 분자의 대응하는 α1과 동일하게 될 수 있다.
처리는 분자의 모든 항들에 대해 반복된다.
처리는 분모의 모든 항들에 대해 반복된다.
도 1은 기존의 델타 시그마 변조기의 블록도.
도 2는 3차(n=3) 필터부로서 구성된 기존의 델타 시그마 변조기의 블록도.
도 3은 잡음 형성 특성을 도시한 도면.
도 4는 연속적인 DSM들을 포함하는 오디오 신호 프로세서의 블록도.
도 5는 도 4의 DSM들의 필터 특성들 중 진폭-주파수를 도시한 도면.
도 6은 도 5에 도시된 필터 특성을 생성하는데 적합한 DSM의 블록도.
도 7은 도 5에 도시된 필터 특성을 가지고 있으며, 신호 혼합기로서 유용한 DSM의 블록도.
도 8은 신호 혼합기간들 중 하나를 도시한 도면.
도 9는 5 차 DSM을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
a1 내지 a6 :제 1 계수 곱셈기 c1 내지 c5 : 제 2 계수 곱셈기
61 내지 66 : 가산기 71 내지 75 : 적분기
76 : 1 비트 지연기 77 : 가산기

Claims (12)

  1. 직렬로 연결된 적어도 한 쌍의 델타 시그마 변조기들(DSM)을 포함하는, 1 비트 신호들을 처리하기 위한 신호 프로세서에 있어서,
    상기 DSM 쌍 중 하나는 상기 DSM 쌍 중 나머지 하나의 신호 대역 잡음 형성 필터 특성에 대해 상보적인 신호 대역 잡음 형성 필터 특성을 갖는, 신호 프로세서.
  2. 제 1 항에 있어서,
    직렬로 접속된 복수의 DSM들을 포함하며, 각 DSM은 상기 직렬 접속된 DSM 중 인접한 DSM의 신호 대역 잡음 형성 필터 특성에 대해 상보적인 신호 대역 잡음 형성 필터 특성을 갖는, 신호 프로세서.
  3. 제 1 항에 있어서,
    상기 각 DSM은 1 비트 신호를 수신하고 1 비트 신호를 출력하는, 신호 프로세서.
  4. 제 3 항에 있어서,
    각 DSM은 n차 DSM이고, 여기서 n 은 적어도 2이며, 각 DSM은
    1 비트 신호를 수신하는 입력;
    p 비트 신호를 1 비트 형태로 재양자화하는 양자화기로서, 상기 재양자화된 신호가 상기 DSM의 출력 신호인, 상기 양자화기; 및
    복수의 신호 결합기들을 포함하며, 상기 복수의 신호 결합기들은,
    상기 입력 신호와 제 1 계수의 곱과 상기 출력 신호와 제 2 계수의 곱의 가산 결합(additive combination)의 적분을 형성하는 제 1 결합기와;
    상기 입력 신호와 상기 제 1 계수의 곱, 상기 출력 신호와 상기 제 2 계수의 곱 및 이전 결합기의 적분의 가산 결합의 적분을 각각 형성하는 (n-1) 중간 결합기들과;
    상기 p 비트 신호를 생성하기 위해서, 상기 입력 신호와 상기 제 1 계수의 곱과 이전 단의 적분의 가산 결합을 형성하는 최종 결합기와;
    피드백 계수와 상기 결합기들 중 미리 결정된 하나의 결합기의 상기 출력과의 곱을 형성하며, 상기 곱을 상기 결합기들 중 미리 결정된 하나의 결합기의 입력에 연결시키는 적어도 하나의 피드백 곱셈기를 포함하는, 신호 프로세서.
  5. 제 4 항에 있어서,
    상기 결합기들은 쌍으로 구성되고, 상기 각 쌍은 상기 피드백 곱셈기를 포함하며, 상기 피드백 곱셈기는 상기 쌍으로 구성된 결합기들 중 후행하는 결합기의 적분 곱을 형성하고 상기 쌍의 선행하는 결합기의 입력에 상기 곱을 피드백하는, 신호 프로세서.
  6. 제 5 항에 있어서,
    n이 2보다 큰 홀수이면, 상기 결합기들 중 하나는 상기 피드백 계수와 상기 결합기의 상기 적분과의 상기 곱을 상기 동일 결합기의 입력에 피드백하는 피드백 곱셈기를 구비하는, 신호 프로세서.
  7. 제 4 항에 있어서,
    상기 제 1 계수들은 상기 DSM들의 이득을 제어하기 위해 가변인, 신호 프로세서.
  8. 제 4 항에 있어서,
    상기 피드백 계수는 2의 정수 거듭 제곱 또는 2의 정수 거듭 제곱들의 가산 결합인, 신호 프로세서.
  9. 제 4 항에 있어서,
    각 DSM은 체비셰프(Chebyshev) 타입 II 필터 특성을 갖는, 신호 프로세서.
  10. 제 4 항에 있어서,
    상기 DSM들 중 적어도 하나의 DSM에서, 각 결합기에 의해 형성된 상기 가산 결합은 다른 입력 신호와 제 3 계수의 곱을 더 포함하고, 그에 의해 DSM들 중 상기 하나의 DSM은 신호 결합기인, 신호 프로세서.
  11. 제 10 항에 있어서,
    상기 제 3 계수들은 가변인, 신호 프로세서.
  12. 제 1 항에 따른 오디오 신호 프로세서.
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