JPH11215001A - 信号処理装置 - Google Patents
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- JPH11215001A JPH11215001A JP10292290A JP29229098A JPH11215001A JP H11215001 A JPH11215001 A JP H11215001A JP 10292290 A JP10292290 A JP 10292290A JP 29229098 A JP29229098 A JP 29229098A JP H11215001 A JPH11215001 A JP H11215001A
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- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
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- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 音声信号帯域におけるノイズを軽減し、非経
済的なｐビット乗算器の必要性を回避することを目的と
する。 【解決手段】 １ビット信号を処理するための信号処理
装置は、直列に接続された少なくとも１対のデルタシグ
マ変調器（ＤＳＭ）を含み、上記ＤＳＭの内の１対のＤ
ＳＭは他の１対のＤＳＭの信号帯域ノイズ整形フィルタ
特性に相補的な信号帯域ノイズ整形フィルタ特性を有す
る。
済的なｐビット乗算器の必要性を回避することを目的と
する。 【解決手段】 １ビット信号を処理するための信号処理
装置は、直列に接続された少なくとも１対のデルタシグ
マ変調器（ＤＳＭ）を含み、上記ＤＳＭの内の１対のＤ
ＳＭは他の１対のＤＳＭの信号帯域ノイズ整形フィルタ
特性に相補的な信号帯域ノイズ整形フィルタ特性を有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、１ビット音声信号
処理装置に関し、特にカスケード状デルタシグマ変調器
（ＤＳＭ）に関する。
処理装置に関し、特にカスケード状デルタシグマ変調器
（ＤＳＭ）に関する。
【０００２】
【従来の技術】本発明の背景技術が、ここでは、例え
ば、添付図面の図１、図２及び図３を参照して説明され
る。図１は既知のデルタシグマ変調器のブロック線図で
あり、図２は３次（ｎ＝３）のフィルタ部として構成さ
れた以前に提案されたデルタシグマ変調器のブロック線
図であり、図３はノイズ整形の特性を示す。
ば、添付図面の図１、図２及び図３を参照して説明され
る。図１は既知のデルタシグマ変調器のブロック線図で
あり、図２は３次（ｎ＝３）のフィルタ部として構成さ
れた以前に提案されたデルタシグマ変調器のブロック線
図であり、図３はノイズ整形の特性を示す。
【０００３】アナログ信号を少なくともナイキスト率に
てサンプリングし、ｍビット数によってそのサンプルの
振幅をコード化することによって、アナログ信号をデジ
タル形式に変換することが知られている。こうして、も
しｍ＝８なら、サンプルは正確な８ビットに量子化され
ると言うことができる。一般に、ｍは１に等しいか又は
それより大きい如何なるビット数であってよい。
てサンプリングし、ｍビット数によってそのサンプルの
振幅をコード化することによって、アナログ信号をデジ
タル形式に変換することが知られている。こうして、も
しｍ＝８なら、サンプルは正確な８ビットに量子化され
ると言うことができる。一般に、ｍは１に等しいか又は
それより大きい如何なるビット数であってよい。
【０００４】只１ビットに量子化するために、“シグマ
デルタＡＤＣ”又は“デルタシグマＡＤＣ”として知ら
れているアナログデジタル変換器（ＡＤＣ）を提供する
ことが知られている。ここでは、“デルタシグマ”とい
う用語を使用する。このようなＡＤＣは、例えば、１９
９３年にテキサス・インスツルメント社より出版された
クレイグ・マーベン及びギリアン・エウエース著による
「デジタル信号処理への簡単なアプローチ」（ＩＳＢＮ
０−９０４．０４７−００−８）に記載されている。
デルタＡＤＣ”又は“デルタシグマＡＤＣ”として知ら
れているアナログデジタル変換器（ＡＤＣ）を提供する
ことが知られている。ここでは、“デルタシグマ”とい
う用語を使用する。このようなＡＤＣは、例えば、１９
９３年にテキサス・インスツルメント社より出版された
クレイグ・マーベン及びギリアン・エウエース著による
「デジタル信号処理への簡単なアプローチ」（ＩＳＢＮ
０−９０４．０４７−００−８）に記載されている。
【０００５】図１を参照してそのようなＡＤＣの例を説
明する。アナログ入力信号と１ビットの出力信号の積分
値２（シグマ）の間の偏差１（デルタ）が１ビット量子
化器３に供給される。出力信号は論理値０及び１のビッ
トを含むが、それは、それぞれ実際値−１及び＋１を表
す。積分器２は、そこに記憶された値がアナログ信号の
値に従うように、１ビットの出力値を積算する。量子化
器３は、１ビット生成される度に、１ビットだけ積算値
を増加（＋１）又は減少（−１）する。ＡＤＣは非常に
高いサンプリング率を必要とし、それによって出力ビッ
トストリームの生成が許され、その積算値がアナログ信
号に従う。
明する。アナログ入力信号と１ビットの出力信号の積分
値２（シグマ）の間の偏差１（デルタ）が１ビット量子
化器３に供給される。出力信号は論理値０及び１のビッ
トを含むが、それは、それぞれ実際値−１及び＋１を表
す。積分器２は、そこに記憶された値がアナログ信号の
値に従うように、１ビットの出力値を積算する。量子化
器３は、１ビット生成される度に、１ビットだけ積算値
を増加（＋１）又は減少（−１）する。ＡＤＣは非常に
高いサンプリング率を必要とし、それによって出力ビッ
トストリームの生成が許され、その積算値がアナログ信
号に従う。
【０００６】以下の説明及び特許請求の範囲にて使用さ
れている用語“１ビット”信号は、デルタシグマＡＤＣ
によって生成されるような正確な１デジタルビットに量
子化された信号を意味する。
れている用語“１ビット”信号は、デルタシグマＡＤＣ
によって生成されるような正確な１デジタルビットに量
子化された信号を意味する。
【０００７】１ビット信号を直接処理するためにｎ次の
フィルタ部として構成されたデルタシグマ変調器（ＤＳ
Ｍ）は、１９９３年１０月７日から１０日まで米国ニュ
ーヨーク市にて開催された第９５回ＡＥＳ会議にて“音
声信号の１ビットデジタル処理”−信号処理：の題名に
て提出された論文において、英国（ＹＯ１ ５ＤＤ）ヨ
ーク市ヘスリングトンのヨーク大学電子工学部門、オー
ディオ研究グループのエヌ・エム・カセイ及びジェーム
ズ・エイ・エス・アンガスによって提案された。図２は
そのようなＤＳＭフィルタ部の３次（ｎ＝３）バージョ
ンを示す。
フィルタ部として構成されたデルタシグマ変調器（ＤＳ
Ｍ）は、１９９３年１０月７日から１０日まで米国ニュ
ーヨーク市にて開催された第９５回ＡＥＳ会議にて“音
声信号の１ビットデジタル処理”−信号処理：の題名に
て提出された論文において、英国（ＹＯ１ ５ＤＤ）ヨ
ーク市ヘスリングトンのヨーク大学電子工学部門、オー
ディオ研究グループのエヌ・エム・カセイ及びジェーム
ズ・エイ・エス・アンガスによって提案された。図２は
そのようなＤＳＭフィルタ部の３次（ｎ＝３）バージョ
ンを示す。
【０００８】図２を参照して説明すると、ＤＳＭは１ビ
ット音声信号のための入力端４と処理された１ビット信
号が生成される出力端５とを有する。１ビット信号のビ
ットは図示されていない周知のクロック装置によってＤ
ＳＭを経由してクロックされる。出力１ビット信号は１
ビット量子化器Ｑによって生成され、この量子化器は例
えば、閾値０を有する比較器である。ＤＳＭは３段を有
し、各段は、入力端４に接続された第１の１ビット乗算
器ａ１、ａ２、ａ３、出力端５に接続された第２の１ビ
ット乗算器ｃ１、ｃ２、ｃ３、加算器６１、６２、６３
及び積分器７１、７２、７３を含む。
ット音声信号のための入力端４と処理された１ビット信
号が生成される出力端５とを有する。１ビット信号のビ
ットは図示されていない周知のクロック装置によってＤ
ＳＭを経由してクロックされる。出力１ビット信号は１
ビット量子化器Ｑによって生成され、この量子化器は例
えば、閾値０を有する比較器である。ＤＳＭは３段を有
し、各段は、入力端４に接続された第１の１ビット乗算
器ａ１、ａ２、ａ３、出力端５に接続された第２の１ビ
ット乗算器ｃ１、ｃ２、ｃ３、加算器６１、６２、６３
及び積分器７１、７２、７３を含む。
【０００９】これらの１ビット乗算器は、受け入れた１
ビット信号にｐビット係数Ａ１、Ａ２、Ａ３、Ｃ１、Ｃ
２、Ｃ３を乗算し、ｐビットの積を生成し、それは加算
器６１、６２、６３によって加算され、合計値は積分器
７１、７２、７３に送られる。中間段では、加算器６
２、６３は、先行段の積分器の出力を合計する。最終段
は、入力端に接続され入力信号にｐビットの係数Ａ４を
乗算する他の１ビット乗算器ａ４と、この積に先行段の
積分器７３の出力を加算する加算器６４とを含む。合計
値は量子化器Ｑに送られる。
ビット信号にｐビット係数Ａ１、Ａ２、Ａ３、Ｃ１、Ｃ
２、Ｃ３を乗算し、ｐビットの積を生成し、それは加算
器６１、６２、６３によって加算され、合計値は積分器
７１、７２、７３に送られる。中間段では、加算器６
２、６３は、先行段の積分器の出力を合計する。最終段
は、入力端に接続され入力信号にｐビットの係数Ａ４を
乗算する他の１ビット乗算器ａ４と、この積に先行段の
積分器７３の出力を加算する加算器６４とを含む。合計
値は量子化器Ｑに送られる。
【００１０】ＤＳＭ内では、正及び負のｐビット数を表
示するために２つの算術補数が使用されてよい。量子化
器Ｑへの入力が正なら、出力端にて＋１（論理１）とし
て量子化されてよく、又は量子化器Ｑへの入力が負な
ら、出力端にて−１（論理０）として量子化されてよ
い。
示するために２つの算術補数が使用されてよい。量子化
器Ｑへの入力が正なら、出力端にて＋１（論理１）とし
て量子化されてよく、又は量子化器Ｑへの入力が負な
ら、出力端にて−１（論理０）として量子化されてよ
い。
【００１１】カセイ及びアンガスによって考察されたよ
うに、「ある１ビットプロセッサは１ビット出力を生成
し、それはノイズによって受け入れ難いレベルまで不明
瞭化された音声信号を含み、量子化ノイズが適切に整形
されることは不可避である」。音声信号を不明瞭化する
ノイズは量子化器Ｑによって生成される量子化ノイズで
ある。
うに、「ある１ビットプロセッサは１ビット出力を生成
し、それはノイズによって受け入れ難いレベルまで不明
瞭化された音声信号を含み、量子化ノイズが適切に整形
されることは不可避である」。音声信号を不明瞭化する
ノイズは量子化器Ｑによって生成される量子化ノイズで
ある。
【００１２】量子化器Ｑは、音声信号を受け入れる第１
の入力端と、音声信号とは実質的に非相関なランダムビ
ットストリーム（量子化ノイズ）を受け入れる第２の入
力端とを有する加算器として設計されてよい。これを基
礎として設計されているため、入力端４にて受け入れら
れた音声信号は乗算器ａ１、ａ２、ａ３、ａ４によって
出力端５にフィードフォワードされ、乗算器ｃ１、ｃ
２、ｃ３によって出力端５よりフィードバックされる。
フィードフォワード路の係数Ａ１〜Ａ４は音声信号のＺ
変換伝達関数のゼロを規定し、フィードバック路の係数
Ｃ１〜Ｃ３は音声信号の伝達関数の極を規定する。
の入力端と、音声信号とは実質的に非相関なランダムビ
ットストリーム（量子化ノイズ）を受け入れる第２の入
力端とを有する加算器として設計されてよい。これを基
礎として設計されているため、入力端４にて受け入れら
れた音声信号は乗算器ａ１、ａ２、ａ３、ａ４によって
出力端５にフィードフォワードされ、乗算器ｃ１、ｃ
２、ｃ３によって出力端５よりフィードバックされる。
フィードフォワード路の係数Ａ１〜Ａ４は音声信号のＺ
変換伝達関数のゼロを規定し、フィードバック路の係数
Ｃ１〜Ｃ３は音声信号の伝達関数の極を規定する。
【００１３】しかしながら、ノイズ信号は乗算器ｃ１〜
ｃ３によって量子化器よりフィードバックされ、それに
よって係数Ｃ１〜Ｃ３はノイズ信号の伝達関数の極を規
定する。ノイズ信号の伝達関数は入力信号の伝達関数と
同一ではない。
ｃ３によって量子化器よりフィードバックされ、それに
よって係数Ｃ１〜Ｃ３はノイズ信号の伝達関数の極を規
定する。ノイズ信号の伝達関数は入力信号の伝達関数と
同一ではない。
【００１４】係数Ａ１〜Ａ４及びＣ１〜Ｃ３は他の所望
の特性の中で回路の安定性を提供するように選択され
る。
の特性の中で回路の安定性を提供するように選択され
る。
【００１５】係数Ｃ１〜Ｃ３は、例えば、図３の実線３
１によって示されているように、音声帯域における量子
化ノイズを最小化するためにノイズ整形を提供するよう
に選択される。
１によって示されているように、音声帯域における量子
化ノイズを最小化するためにノイズ整形を提供するよう
に選択される。
【００１６】係数Ａ１〜Ａ４及びＣ１〜Ｃ３は、また、
所望の音声信号処理特性のために選択される。
所望の音声信号処理特性のために選択される。
【００１７】係数Ａ１〜Ａ４及びＣ１〜Ｃ３は、 ａ）所望のフィルタ特性のＺ変換Ｈ（ｚ）、例えば、ノ
イズ整形関数を見つけること、 ｂ）Ｈ（ｚ）を係数に変換すること、によって選択され
てよい。
イズ整形関数を見つけること、 ｂ）Ｈ（ｚ）を係数に変換すること、によって選択され
てよい。
【００１８】これは次の論文“５次シグマ・デルタＡ／
Ｄ変換器の理論と実際、ジャーナル・オブ・オーディオ
・エンジニアリング・ソサイティー、３９巻、ＮＯ．７
／８、１９９１年７月／８月、アール・ダブリュー・ア
ダムス他”に記載された方法によって実行されてよく、
また、当業者の知識を使用し、上述のカセイ及びアンガ
スの論文にに記載された方法によって実行されてよい。
Ｄ変換器の理論と実際、ジャーナル・オブ・オーディオ
・エンジニアリング・ソサイティー、３９巻、ＮＯ．７
／８、１９９１年７月／８月、アール・ダブリュー・ア
ダムス他”に記載された方法によって実行されてよく、
また、当業者の知識を使用し、上述のカセイ及びアンガ
スの論文にに記載された方法によって実行されてよい。
【００１９】係数の計算方法の例の概略を以下に説明す
る。これは５次のＤＳＭの解析手法及び所望のフィルタ
特性の係数の計算手法の概略である。
る。これは５次のＤＳＭの解析手法及び所望のフィルタ
特性の係数の計算手法の概略である。
【００２０】図９に示す５次のＤＳＭは、係数ａ〜ｆ及
びＡ〜Ｅ、加算器６及び積分器７を有する。積分器７は
各々、単位遅延を提供する。積分器の出力には、左から
右に、符号ｓ〜ｗが付されている。ＤＳＭへの入力は信
号ｘ［ｎ］である。ここで［ｎ］はクロックされたサン
プル列中のあるサンプルを示す。量子化器Ｑへの入力は
ｙ［ｎ］と表され、これはＤＳＭの出力信号でもある。
解析は、量子化器Ｑは処理された信号へランダムノイズ
を加算する単なる加算器であると仮定した演算モデルに
基づいている。従って、量子化器はこの解析では無視さ
れている。
びＡ〜Ｅ、加算器６及び積分器７を有する。積分器７は
各々、単位遅延を提供する。積分器の出力には、左から
右に、符号ｓ〜ｗが付されている。ＤＳＭへの入力は信
号ｘ［ｎ］である。ここで［ｎ］はクロックされたサン
プル列中のあるサンプルを示す。量子化器Ｑへの入力は
ｙ［ｎ］と表され、これはＤＳＭの出力信号でもある。
解析は、量子化器Ｑは処理された信号へランダムノイズ
を加算する単なる加算器であると仮定した演算モデルに
基づいている。従って、量子化器はこの解析では無視さ
れている。
【００２１】信号ｙ［ｎ］＝ｆｘ［ｎ］＋ｗ［ｎ］、即
ち、サンプル［ｎ］における出力信号ｙ［ｎ］は、係数
ｆが乗算された入力信号ｘ［ｎ］と先行の積分器７の出
力ｗ［ｎ］の和である。
ち、サンプル［ｎ］における出力信号ｙ［ｎ］は、係数
ｆが乗算された入力信号ｘ［ｎ］と先行の積分器７の出
力ｗ［ｎ］の和である。
【００２２】同様な原理を各積分器７の出力信号に適用
すると、次の数１の式が得られる。
すると、次の数１の式が得られる。
【００２３】
【数１】ｙ［ｎ］＝ｆｘ［ｎ］＋ｗ［ｎ］ ｗ［ｎ］＝ｗ［ｎ−１］＋ｅｘ［ｎ−１］＋Ｅｙ［ｎ−
１］＋ｖ［ｎ−１］ ｖ［ｎ］＝ｖ［ｎ−１］＋ｄｘ［ｎ−１］＋Ｄｙ［ｎ−
１］＋ｕ［ｎ−１］ ｕ［ｎ］＝ｕ［ｎ−１］＋ｃｘ［ｎ−１］＋Ｃｙ［ｎ−
１］＋ｔ［ｎ−１］ ｔ［ｎ］＝ｔ［ｎ−１］＋ｂｘ［ｎ−１］＋Ｂｙ［ｎ−
１］＋ｓ［ｎ−１］ ｓ［ｎ］＝ｓ［ｎ−１］＋ａｘ［ｎ−１］＋Ａｙ［ｎ−
１］
１］＋ｖ［ｎ−１］ ｖ［ｎ］＝ｖ［ｎ−１］＋ｄｘ［ｎ−１］＋Ｄｙ［ｎ−
１］＋ｕ［ｎ−１］ ｕ［ｎ］＝ｕ［ｎ−１］＋ｃｘ［ｎ−１］＋Ｃｙ［ｎ−
１］＋ｔ［ｎ−１］ ｔ［ｎ］＝ｔ［ｎ−１］＋ｂｘ［ｎ−１］＋Ｂｙ［ｎ−
１］＋ｓ［ｎ−１］ ｓ［ｎ］＝ｓ［ｎ−１］＋ａｘ［ｎ−１］＋Ａｙ［ｎ−
１］
【００２４】これらの式は当業者に周知のｚ変換式に変
換され、次の式を得る。
換され、次の式を得る。
【００２５】
【数２】Ｙ（ｚ）＝ｆＸ（ｚ）＋Ｗ（ｚ） Ｗ（ｚ)(１−ｚ-1）＝ｚ-1（ｅＸ（ｚ）＋ＥＹ（ｚ）＋
Ｖ（ｚ）） Ｖ（ｚ)(１−ｚ-1）＝ｚ-1（ｄＸ（ｚ）＋ＤＹ（ｚ）＋
Ｕ（ｚ）） Ｕ（ｚ)(１−ｚ-1）＝ｚ-1（ｃＸ（ｚ）＋ＣＹ（ｚ）＋
Ｔ（ｚ）） Ｔ（ｚ)(１−ｚ-1）＝ｚ-1（ｂＸ（ｚ）＋ＢＹ（ｚ）＋
Ｓ（ｚ）） Ｓ（ｚ)(１−ｚ-1）＝ｚ-1（ａＸ（ｚ）＋ＡＹ（ｚ））
Ｖ（ｚ）） Ｖ（ｚ)(１−ｚ-1）＝ｚ-1（ｄＸ（ｚ）＋ＤＹ（ｚ）＋
Ｕ（ｚ）） Ｕ（ｚ)(１−ｚ-1）＝ｚ-1（ｃＸ（ｚ）＋ＣＹ（ｚ）＋
Ｔ（ｚ）） Ｔ（ｚ)(１−ｚ-1）＝ｚ-1（ｂＸ（ｚ）＋ＢＹ（ｚ）＋
Ｓ（ｚ）） Ｓ（ｚ)(１−ｚ-1）＝ｚ-1（ａＸ（ｚ）＋ＡＹ（ｚ））
【００２６】ｚ変換式を解くことによって、Ｘ（ｚ）の
単関数としてＹ（ｚ）が導かれる。
単関数としてＹ（ｚ）が導かれる。
【００２７】
【数３】
【００２８】これは、次のような数４の式の右辺に示さ
れるように再表現されてよい。ＤＳＭの所望の伝達関数
は、次の式の左辺によって与えられる直列形式Ｙ（ｚ）
／Ｘ（ｚ）に表現され、数４の式の右辺と等しいとされ
る。
れるように再表現されてよい。ＤＳＭの所望の伝達関数
は、次の式の左辺によって与えられる直列形式Ｙ（ｚ）
／Ｘ（ｚ）に表現され、数４の式の右辺と等しいとされ
る。
【００２９】
【数４】
【００３０】数４の式を解くことによって、以下のよう
に、係数α0 〜α5 より係数ｆ〜ａが導かれ、係数β0
〜β5 より係数Ｅ〜Ａが導かれる。尚、係数αn 及びβ
n は所望の伝達関数を提供するために既知の方法にて選
択されることに留意されたい。
に、係数α0 〜α5 より係数ｆ〜ａが導かれ、係数β0
〜β5 より係数Ｅ〜Ａが導かれる。尚、係数αn 及びβ
n は所望の伝達関数を提供するために既知の方法にて選
択されることに留意されたい。
【００３１】ｆは分子の唯一のｚ0 項である。従って、
ｆ＝α0 である。次に、項α0 （１−ｚ-1）5 が、左辺
の分子から引き算される。それによって次の式が得られ
る。これは再計算される。
ｆ＝α0 である。次に、項α0 （１−ｚ-1）5 が、左辺
の分子から引き算される。それによって次の式が得られ
る。これは再計算される。
【００３２】
【数５】α0 ＋α1 ｚ-1・・・＋・・・α5 ｚ-5−α0
（１−ｚ-1）5
（１−ｚ-1）5
【００３３】同様に、項ｆ（１−ｚ-1）5 が、右辺の分
子から引き算される。ｅは唯一のｚ-1項であり、計算に
よって得られた左辺の分子の対応するα1 と等しいと置
かれることができる。この演算処理は、分子の全ての項
に対して繰り返される。この演算処理は、分母の全ての
項に対して繰り返される。
子から引き算される。ｅは唯一のｚ-1項であり、計算に
よって得られた左辺の分子の対応するα1 と等しいと置
かれることができる。この演算処理は、分子の全ての項
に対して繰り返される。この演算処理は、分母の全ての
項に対して繰り返される。
【００３４】
【発明が解決しようとする課題】ここでは、１ビット信
号を処理するために直列に又はカスケード状に接続され
た複数のＤＳＭを含む信号処理装置が提案されている。
このような提案は上述の論文では知られていない。提案
されている１ビット信号を処理するための音声信号処理
装置は直列に接続された複数のＤＳＭを含む。このよう
な装置は、連続的なＤＳＭによって信号を処理すると、
ノイズ、特に量子化ノイズが蓄積するという欠点があ
る。
号を処理するために直列に又はカスケード状に接続され
た複数のＤＳＭを含む信号処理装置が提案されている。
このような提案は上述の論文では知られていない。提案
されている１ビット信号を処理するための音声信号処理
装置は直列に接続された複数のＤＳＭを含む。このよう
な装置は、連続的なＤＳＭによって信号を処理すると、
ノイズ、特に量子化ノイズが蓄積するという欠点があ
る。
【００３５】こうして、ＤＳＭ間に信号のフィルタリン
グを提供し、ＤＳＭ間に１ビット信号ストリームを維持
することが求められる。このようなフィルタリングは、
例えば、連続的なＤＳＭにおける好ましくない量子化ノ
イズの形成を阻止するために必要なこともある。しかし
ながら、従来の適当なデジタルフィルタの提案例は、少
なくともビットのストリームを合算するためにマルチビ
ット数となり、及び／又はビットストリームに１又はそ
れ以上のｐビット係数を乗算する。このようなフィルタ
の下流のＤＳＭの係数乗算器の全ては次にｐビット信号
を受け取るから、ｐビット乗算器でなければならない。
これは不経済である。
グを提供し、ＤＳＭ間に１ビット信号ストリームを維持
することが求められる。このようなフィルタリングは、
例えば、連続的なＤＳＭにおける好ましくない量子化ノ
イズの形成を阻止するために必要なこともある。しかし
ながら、従来の適当なデジタルフィルタの提案例は、少
なくともビットのストリームを合算するためにマルチビ
ット数となり、及び／又はビットストリームに１又はそ
れ以上のｐビット係数を乗算する。このようなフィルタ
の下流のＤＳＭの係数乗算器の全ては次にｐビット信号
を受け取るから、ｐビット乗算器でなければならない。
これは不経済である。
【００３６】
【課題を解決するための手段】本発明によると、直列に
接続された少なくとも１対のデルタシグマ変調器（ＤＳ
Ｍ）を含み、上記１対のＤＳＭのうちの一方のＤＳＭは
上記１対のＤＳＭのうちの他方のＤＳＭの信号帯域ノイ
ズ整形フィルタ特性に相補的な信号帯域ノイズ整形フィ
ルタ特性を有することを特徴とする１ビット信号を処理
するための信号処理装置が提供される。
接続された少なくとも１対のデルタシグマ変調器（ＤＳ
Ｍ）を含み、上記１対のＤＳＭのうちの一方のＤＳＭは
上記１対のＤＳＭのうちの他方のＤＳＭの信号帯域ノイ
ズ整形フィルタ特性に相補的な信号帯域ノイズ整形フィ
ルタ特性を有することを特徴とする１ビット信号を処理
するための信号処理装置が提供される。
【００３７】好ましくは、この信号処理装置は音声信号
処理装置である。連続的なＤＳＭに少なくとも音声帯域
にて相補的なフィルタ特性を付与することによって、該
音声帯域におけるノイズの蓄積が少なくとも減少する。
更に、各ＤＳＭの乗算器の全てがｐビット乗算器ではな
い。直列のＤＳＭの各々は１ビット信号を生成し、これ
は直列のＤＳＭの隣接のＤＳＭに供給される。
処理装置である。連続的なＤＳＭに少なくとも音声帯域
にて相補的なフィルタ特性を付与することによって、該
音声帯域におけるノイズの蓄積が少なくとも減少する。
更に、各ＤＳＭの乗算器の全てがｐビット乗算器ではな
い。直列のＤＳＭの各々は１ビット信号を生成し、これ
は直列のＤＳＭの隣接のＤＳＭに供給される。
【００３８】本発明の好ましい例では、ＤＳＭの係数は
２の整数乗又は２の整数乗の加算的合成値に選択され
る。それによって乗算は簡単なシフト動作によって又は
簡単なシフト及び加算動作によって実行されるから、ｐ
ビット乗算器を回避することができる。
２の整数乗又は２の整数乗の加算的合成値に選択され
る。それによって乗算は簡単なシフト動作によって又は
簡単なシフト及び加算動作によって実行されるから、ｐ
ビット乗算器を回避することができる。
【００３９】本発明の最も好ましい例では、ＤＳＭはチ
ェビシェフ型フィルタ特性、特にチェビシェフII型フィ
ルタ特性を有する。
ェビシェフ型フィルタ特性、特にチェビシェフII型フィ
ルタ特性を有する。
【００４０】本発明をより良く理解するために、本発明
の例として添付の図面の図４から図６を参照して説明す
る。
の例として添付の図面の図４から図６を参照して説明す
る。
【００４１】
【発明の実施の形態】図４を参照して説明する。本発明
による音声信号処理装置は、概略的に、直列に接続され
た１ビットのデルタシグマ変調器（ＤＳＭ）４０、４
１、４２、４３を含む。４つのＤＳＭだけが示されてい
るが、それ以外の個数のＤＳＭであってよい。更に、図
４では１列のＤＳＭの配列が示されているが、ＤＳＭ
は、少なくとも２つのＤＳＭが直列に接続されていれ
ば、本発明に従って他のどの様な配列にされてもよい。
図４に示すように、形式Ｘ及びＹの２つの形式のＤＳＭ
が存在する。図５を参照する。形式Ｘと形式Ｙは、音声
帯域にて互いに相補的なノイズ整形特性を有する。図示
のように、形式Ｘは音声帯域においてフィルタ特性の応
答曲線にノッチを有し、このノッチは形式Ｙのフィルタ
特性の応答曲線のピークに一致する。またこの逆も成立
する。形式Ｘと形式Ｙを直列に配置することによって、
ノイズ、特にカスケード状ＤＳＭにおける量子化ノイズ
が減少し、フィルタの安定性及び信号対ノイズ比が向上
する。各ＤＳＭ４０、４１、４２、４３は１ビット信号
を受け入れ１ビット信号を出力する。こうして、ｐビッ
ト乗算器の必要性が最小化され、以下に説明されるよう
に、回避されることができる。
による音声信号処理装置は、概略的に、直列に接続され
た１ビットのデルタシグマ変調器（ＤＳＭ）４０、４
１、４２、４３を含む。４つのＤＳＭだけが示されてい
るが、それ以外の個数のＤＳＭであってよい。更に、図
４では１列のＤＳＭの配列が示されているが、ＤＳＭ
は、少なくとも２つのＤＳＭが直列に接続されていれ
ば、本発明に従って他のどの様な配列にされてもよい。
図４に示すように、形式Ｘ及びＹの２つの形式のＤＳＭ
が存在する。図５を参照する。形式Ｘと形式Ｙは、音声
帯域にて互いに相補的なノイズ整形特性を有する。図示
のように、形式Ｘは音声帯域においてフィルタ特性の応
答曲線にノッチを有し、このノッチは形式Ｙのフィルタ
特性の応答曲線のピークに一致する。またこの逆も成立
する。形式Ｘと形式Ｙを直列に配置することによって、
ノイズ、特にカスケード状ＤＳＭにおける量子化ノイズ
が減少し、フィルタの安定性及び信号対ノイズ比が向上
する。各ＤＳＭ４０、４１、４２、４３は１ビット信号
を受け入れ１ビット信号を出力する。こうして、ｐビッ
ト乗算器の必要性が最小化され、以下に説明されるよう
に、回避されることができる。
【００４２】図６は上述のＸ又はＹ形式のＤＳＭとして
好適なＤＳＭの概略を示す。ＤＳＭはチェビシェフII型
フィルタ特性を実行する。
好適なＤＳＭの概略を示す。ＤＳＭはチェビシェフII型
フィルタ特性を実行する。
【００４３】ＤＳＭはクロックされた回路であり、回路
を経由する１ビット信号サンプルを所定のサンプリング
率にてクロックする。このサンプリング率は、例えば、
１ビット音声信号に対して約２８ＭＨｚであってよい。
このようなクロック装置は当業者に既知であり、ここで
はその詳細な説明はしない。
を経由する１ビット信号サンプルを所定のサンプリング
率にてクロックする。このサンプリング率は、例えば、
１ビット音声信号に対して約２８ＭＨｚであってよい。
このようなクロック装置は当業者に既知であり、ここで
はその詳細な説明はしない。
【００４４】ＤＳＭはｎ次フィルタであり、ｎ個の積分
段と最終段を有する。この例ではｎは５であるが、一般
に少なくとも２である。
段と最終段を有する。この例ではｎは５であるが、一般
に少なくとも２である。
【００４５】最初の積分段は、１ビット入力信号Ｘ
（ｎ）に第１の係数Ａ１を乗算する第１の１ビット乗算
器ａ１、ＤＳＭの１ビット出力信号Ｙ（ｎ）に第２の係
数Ｃ１を乗算する第２の１ビット乗算器ｃ１、係数乗算
器ａ１、ｃ１の出力を加算する加算器６１、１ビット信
号の１ビット期間の遅延を有する積分器７１を有する。
（ｎ）に第１の係数Ａ１を乗算する第１の１ビット乗算
器ａ１、ＤＳＭの１ビット出力信号Ｙ（ｎ）に第２の係
数Ｃ１を乗算する第２の１ビット乗算器ｃ１、係数乗算
器ａ１、ｃ１の出力を加算する加算器６１、１ビット信
号の１ビット期間の遅延を有する積分器７１を有する。
【００４６】図７に積分器の例を示す。積分器は加算器
７７の出力端に接続された１ビット遅延器７６を有し、
この遅延器の出力端から加算器までのフィードバック路
を有する。積分器の加算器７７はその段の加算器６１又
は別の加算器によって構成されてよい。
７７の出力端に接続された１ビット遅延器７６を有し、
この遅延器の出力端から加算器までのフィードバック路
を有する。積分器の加算器７７はその段の加算器６１又
は別の加算器によって構成されてよい。
【００４７】ｎ−１個の中間段があり、その内の第２段
は、第１の係数乗算器ａ２、第２の係数乗算器ｃ２、加
算器６２、及び積分器７２を含み、これらの要素は第１
段の対応する要素と同様な方法によって配列され機能す
るが、第２段の加算器６２は先行段の積分器７１の出力
を受け入れるように接続されている点が異なる。
は、第１の係数乗算器ａ２、第２の係数乗算器ｃ２、加
算器６２、及び積分器７２を含み、これらの要素は第１
段の対応する要素と同様な方法によって配列され機能す
るが、第２段の加算器６２は先行段の積分器７１の出力
を受け入れるように接続されている点が異なる。
【００４８】更に、フィードバック乗算器αは第２段の
出力端から第１段の加算器まで接続されている。このフ
ィードバック乗算器は第２段の積分器の出力に係数αを
乗算する。
出力端から第１段の加算器まで接続されている。このフ
ィードバック乗算器は第２段の積分器の出力に係数αを
乗算する。
【００４９】第３段の係数乗算器ａ３、ｃ３、加算器６
３及び積分器７３は第１段と同様であるが、その加算器
は先行段の積分器７２の出力を受け入れる点が異なる。
第４段は第２段と同様である。フィードバック乗算器β
は第４段の積分器７４の出力を第３段の加算器６３にフ
ィードバックする。第５段は、第１の係数乗算器ａ５、
第２の係数乗算器ｃ５、加算器６５、積分器７５及びフ
ィードバック乗算器γを有し、フィードバック乗算器は
第５段の積分器の出力を第５段の加算器にフィードバッ
クする。
３及び積分器７３は第１段と同様であるが、その加算器
は先行段の積分器７２の出力を受け入れる点が異なる。
第４段は第２段と同様である。フィードバック乗算器β
は第４段の積分器７４の出力を第３段の加算器６３にフ
ィードバックする。第５段は、第１の係数乗算器ａ５、
第２の係数乗算器ｃ５、加算器６５、積分器７５及びフ
ィードバック乗算器γを有し、フィードバック乗算器は
第５段の積分器の出力を第５段の加算器にフィードバッ
クする。
【００５０】最終段は、第１の係数乗算器ａ６、先行の
第５段の積分器の出力に最終段の第１の係数乗算器ａ６
の出力を加算する加算器６６及び最終段の加算器６６に
よって生成されたｐビット出力を１ビット形式に変換し
ＤＳＭの出力信号Ｙ（ｎ）とする量子化器Ｑを含む。
第５段の積分器の出力に最終段の第１の係数乗算器ａ６
の出力を加算する加算器６６及び最終段の加算器６６に
よって生成されたｐビット出力を１ビット形式に変換し
ＤＳＭの出力信号Ｙ（ｎ）とする量子化器Ｑを含む。
【００５１】第１及び第２の係数乗算器ａｎ及びｃｎは
１ビット乗算器であり、これらの乗算器は、１ビット信
号のビット値に従って値−Ａ、＋Ａ、−Ｃ、及び＋Ｃを
生成する。固定値Ａ及びＣに対して、これらは１ビット
信号によってアドレスされた参照テーブルであってよ
い。これらはマルチビット信号を生成する。フィードバ
ック乗算器α、β、γはマルチビットである。なぜな
ら、マルチビット信号にマルチビット係数を乗算する必
要があるからである。ＤＳＭの好ましい例では、係数
α、β、γは２の整数乗又は２の整数乗の加算的合成値
である。それによって乗算は簡単なシフト及び加算演算
によって実行され、マルチビット乗算器を回避すること
ができる。
１ビット乗算器であり、これらの乗算器は、１ビット信
号のビット値に従って値−Ａ、＋Ａ、−Ｃ、及び＋Ｃを
生成する。固定値Ａ及びＣに対して、これらは１ビット
信号によってアドレスされた参照テーブルであってよ
い。これらはマルチビット信号を生成する。フィードバ
ック乗算器α、β、γはマルチビットである。なぜな
ら、マルチビット信号にマルチビット係数を乗算する必
要があるからである。ＤＳＭの好ましい例では、係数
α、β、γは２の整数乗又は２の整数乗の加算的合成値
である。それによって乗算は簡単なシフト及び加算演算
によって実行され、マルチビット乗算器を回避すること
ができる。
【００５２】係数Ａ１〜Ａ６、Ｃ１〜Ｃ５、α、β、γ
は、チェビシェフII型フィルタ特性を実行するために、
当業者に既知の方法を使用して選択される。
は、チェビシェフII型フィルタ特性を実行するために、
当業者に既知の方法を使用して選択される。
【００５３】本発明の１例では、ＤＳＭの利得を変化さ
せるために第１の係数Ａ１〜Ａ６は可変である。
せるために第１の係数Ａ１〜Ａ６は可変である。
【００５４】本発明の他の例では、ＤＳＭは信号ミキサ
として構成され、そのような例は図８に示されている。
図８はＤＳＭの１つの段のみを示す。図８に示すよう
に、各段は付加的に第３の１ビット係数乗算器Ｂを含
み、この係数乗算器は第２の入力端及びこの段の加算器
に接続されている。第３の係数Ｂは可変であってよく、
それによってＤＳＭは可変信号ミキサとして作動する。
として構成され、そのような例は図８に示されている。
図８はＤＳＭの１つの段のみを示す。図８に示すよう
に、各段は付加的に第３の１ビット係数乗算器Ｂを含
み、この係数乗算器は第２の入力端及びこの段の加算器
に接続されている。第３の係数Ｂは可変であってよく、
それによってＤＳＭは可変信号ミキサとして作動する。
【００５５】可変係数は図示しない係数発生器によって
発生するが、この係数発生器はマイクロコンピュータを
含む。
発生するが、この係数発生器はマイクロコンピュータを
含む。
【００５６】図９の解析は、フィードバック係数α、
β、γを考慮した修正が必要であることが理解されよ
う。しかしながら、このような修正は当業者の技術の範
囲である。
β、γを考慮した修正が必要であることが理解されよ
う。しかしながら、このような修正は当業者の技術の範
囲である。
【００５７】以上、本発明の実施の形態について詳細に
説明してきたが、本発明は上述の例に限ることなく本発
明の要旨を逸脱することなく他の種々の構成が採り得る
ことは当業者にとって容易に理解されよう。
説明してきたが、本発明は上述の例に限ることなく本発
明の要旨を逸脱することなく他の種々の構成が採り得る
ことは当業者にとって容易に理解されよう。
【００５８】
【発明の効果】本発明によると、音声信号処理装置にお
いて、少なくとも音声帯域にて連続的なＤＳＭに相補的
なフィルタ特性を付与することによって、音声帯域にお
けるノイズの蓄積が少なくとも減少する利点がある。
いて、少なくとも音声帯域にて連続的なＤＳＭに相補的
なフィルタ特性を付与することによって、音声帯域にお
けるノイズの蓄積が少なくとも減少する利点がある。
【００５９】本発明の好ましい例では、ＤＳＭの係数は
２の整数乗又は２の整数乗の加算的合成値に選択され
る。従って、乗算は簡単なシフト演算によって又は簡単
な加算演算によって実行され、ｐビット乗算器を回避す
ることができる利点がある。
２の整数乗又は２の整数乗の加算的合成値に選択され
る。従って、乗算は簡単なシフト演算によって又は簡単
な加算演算によって実行され、ｐビット乗算器を回避す
ることができる利点がある。
【図１】既知のデルタシグマ変調器のブロック図であ
る。
る。
【図２】ｎ次（ｎ＝３）のフィルタ部として構成された
従来のデルタシグマ変調器の提案例のブロック図であ
る。
従来のデルタシグマ変調器の提案例のブロック図であ
る。
【図３】ノイズ整形特性を示す図である。
【図４】本発明の連続的はＤＳＭを含む音声信号処理装
置のブロック図である。
置のブロック図である。
【図５】図４のＤＳＭのフィルタ特性を示す振幅−周波
数曲線を示す図である。
数曲線を示す図である。
【図６】図５のフィルタ特性を生成するための好適なＤ
ＳＭのブロック図である。
ＳＭのブロック図である。
【図７】図５のフィルタ特性を有しミキサとして使用さ
れるＤＳＭのブロック図である。
れるＤＳＭのブロック図である。
【図８】信号ミキサの段の１つのブロック図である。
【図９】５次のＤＳＭの概略を示す図である。
１…偏差、 ２…積分値、積分器、 ３…量子化器、
４…入力端、 ５…出力端、 ４０，４１，４２，４３
…ＤＳＭ、 ６１，６，６３，６４，６５，６６…加算
器、 ７１，７２，７３，７４，７５，７６…積分器、
７７…加算器
４…入力端、 ５…出力端、 ４０，４１，４２，４３
…ＤＳＭ、 ６１，６，６３，６４，６５，６６…加算
器、 ７１，７２，７３，７４，７５，７６…積分器、
７７…加算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター ダミーン ソープ イギリス国 オックスフォード、ボトレ イ、シカモア ロード 23 (72)発明者 クリストファ スレイト イギリス国 オックスフォードシャー、チ ッピング ノートン、ウエスト ストリー ト ８
Claims (13)
- 【請求項１】 直列に接続された少なくとも１対のデル
タシグマ変調器（ＤＳＭ）を含み、上記１対のＤＳＭの
うちの一方のＤＳＭは上記１対のＤＳＭのうちの他方の
ＤＳＭの信号帯域ノイズ整形フィルタ特性に相補的な信
号帯域ノイズ整形フィルタ特性を有する１ビット信号を
処理するための信号処理装置。 - 【請求項２】 直列に接続された複数のＤＳＭを含み、
該ＤＳＭの各々は直列に接続された隣接のＤＳＭの信号
帯域ノイズ整形フィルタ特性に相補的な信号帯域ノイズ
整形フィルタ特性を有する請求項１記載の信号処理装
置。 - 【請求項３】 上記ＤＳＭの各々は１ビット信号を受け
入れ１ビット信号を出力することを特徴とする請求項１
又は２記載の信号処理装置。 - 【請求項４】 上記デルタシグマ変調器の各々はｎ次
（ｎは少なくとも２である）のデルタシグマ変調器であ
り、 １ビット信号を受け入れるための入力端と、 ｐビット信号を１ビット形式に再量子化し、再量子化さ
れた信号を該ＤＳＭの出力信号とする量子化器と、 複数の信号合成器と、を含み、該信号合成器は、 上記入力信号と第１の係数の積と上記出力信号と第２の
係数の積との加算的な合成値である積分値を形成する第
１の合成器と、 上記入力信号と第１の係数の積と上記出力信号と第２の
係数の積と先行の合成器の積分値との加算的な合成値で
ある積分値を各々形成する（ｎ−１）個の中間合成器
と、 上記入力信号と第１の係数の積と先行段の積分値との加
算的な合成値を形成して、上記ｐビット信号を形成する
最終合成器と、 上記合成器の所定の１つの出力とフィードバック係数の
積を生成し、該積に上記合成器の所定の１つの入力を接
続する少なくとも１つのフィードバック乗算器と、を含
むことを特徴とする請求項３項記載の信号処理装置。 - 【請求項５】 上記合成器は対に組織化され、各対は上
記フィードバック乗算器を含み、該フィードバック乗算
器は各対の後行の合成器の積分値の積を形成し、該積を
各対の先行の合成器の入力端にフィードバックすること
を特徴とする請求項４記載の信号処理装置。 - 【請求項６】 上記ｎが２より大きい奇数なら、上記合
成器の１つは、当該合成器の積分値とフィードバック係
数の積を当該同一の合成器の入力端にフィードバックす
るフィードバック乗算器を有することを特徴とする請求
項５記載の信号処理装置。 - 【請求項７】 上記第１の係数は上記ＤＳＭの利得を制
御するために可変であることを特徴とする請求項４、５
又は６記載の信号処理装置。 - 【請求項８】 上記各フィードバック係数は２の整数乗
であるか又は２の整数乗の加算的合成値であることを特
徴とする請求項４、５、６又は７記載の信号処理装置。 - 【請求項９】 上記各ＤＳＭはチェビシェフII型フィル
タ特性を有することを特徴とする請求項４、５、６、７
又は８記載の信号処理装置。 - 【請求項１０】 上記ＤＳＭの少なくとも１つにおい
て、各合成器によって形成された上記加算的合成値は更
に他の入力信号と第３の係数の積を含み、それによって
上記少なくとも１つのＤＳＭは信号合成器となることを
特徴とする請求項４から９のいずれか１項記載の信号処
理装置。 - 【請求項１１】 上記第３の係数は可変であることを特
徴とする請求項１０記載の信号処理装置。 - 【請求項１２】 先行する請求項のいずれか１項記載の
信号処理装置を含む音声信号処理装置。 - 【請求項１３】 添付図面の図４及び図５を参照して以
下に説明され、選択的に図６又は図７によって修正され
た信号処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9722522:1 | 1997-10-24 | ||
| GB9722522A GB2330708B (en) | 1997-10-24 | 1997-10-24 | Cascaded delta sigma modulators |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11215001A true JPH11215001A (ja) | 1999-08-06 |
| JP4058175B2 JP4058175B2 (ja) | 2008-03-05 |
Family
ID=10821061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29229098A Expired - Lifetime JP4058175B2 (ja) | 1997-10-24 | 1998-10-14 | 音声信号処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6144328A (ja) |
| JP (1) | JP4058175B2 (ja) |
| KR (1) | KR100651614B1 (ja) |
| GB (1) | GB2330708B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013140457A1 (ja) * | 2012-03-23 | 2013-09-26 | 株式会社 日立製作所 | 無線通信システム、昇降機制御システムおよび変電設備制御システム |
Families Citing this family (7)
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| JP4214850B2 (ja) * | 2002-08-20 | 2009-01-28 | ソニー株式会社 | ディジタル信号処理装置及びディジタル信号処理方法 |
| US6788232B1 (en) * | 2003-01-14 | 2004-09-07 | Berkana Wireless, Inc. | Sigma delta modulator |
| JP4059238B2 (ja) * | 2004-09-16 | 2008-03-12 | ソニー株式会社 | デジタル信号処理装置及びデジタル信号処理方法 |
| US7889108B2 (en) * | 2008-05-09 | 2011-02-15 | Asahi Kasei Microdevices Corporation | Hybrid delta-sigma ADC |
| US8731872B2 (en) * | 2010-03-08 | 2014-05-20 | Exxonmobil Upstream Research Company | System and method for providing data corresponding to physical objects |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5442353A (en) * | 1993-10-25 | 1995-08-15 | Motorola, Inc. | Bandpass sigma-delta analog-to-digital converter (ADC), method therefor, and receiver using same |
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| GB2323488B (en) * | 1997-03-20 | 2000-12-27 | Sony Uk Ltd | Signal processors |
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1997
- 1997-10-24 GB GB9722522A patent/GB2330708B/en not_active Expired - Lifetime
-
1998
- 1998-10-14 JP JP29229098A patent/JP4058175B2/ja not_active Expired - Lifetime
- 1998-10-23 US US09/177,394 patent/US6144328A/en not_active Expired - Lifetime
- 1998-10-23 KR KR1019980044462A patent/KR100651614B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013140457A1 (ja) * | 2012-03-23 | 2013-09-26 | 株式会社 日立製作所 | 無線通信システム、昇降機制御システムおよび変電設備制御システム |
| JPWO2013140457A1 (ja) * | 2012-03-23 | 2015-08-03 | 株式会社日立製作所 | 無線通信システム、昇降機制御システムおよび変電設備制御システム |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9722522D0 (en) | 1997-12-24 |
| GB2330708B (en) | 2001-07-04 |
| JP4058175B2 (ja) | 2008-03-05 |
| KR19990037309A (ko) | 1999-05-25 |
| KR100651614B1 (ko) | 2007-05-14 |
| GB2330708A (en) | 1999-04-28 |
| US6144328A (en) | 2000-11-07 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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