KR19990037309A - 캐스케이드된 델타 시그마 변조기 - Google Patents

Abstract

1비트 신호들을 처리하는 신호처리기는 직렬로 연결된 최소한 한 쌍의 델타 시그마 변조기들(DSM)로 구성되어 있다. 상기 DSM의 쌍중 한 개는 DSM들의 쌍의 다른 것의 신호밴드 잡음-형성 필터특성에 대해 상보적인 신호밴드 잡음-형성 필터특성를 가지고 있다.

Description

캐스케이드된 델타 시그마 변조기

본 발명은 1비트 오디오 신호 처리기들에 관한 것이며, 특히 케스캐이드된 델타 시그마 변조기에 관한 것이다.

본 발명의 배경은 첨부된 도면중 도1,2,3을 참조하고, 보기를 통해 설명될 것이다. 도1은 기존의 델타 시그마 변조기이며, 도2는 제3차 필터부로서 구성된 기존의 델타 시그마 변조기이고, 도3은 잡음 형성 특성을 도시한 도면이다.

최소한 나이퀴스트 속도로 아나로그 신호를 샘플하고, 상기 샘플들의 진폭들을 m 비트로 인코딩함으로써, 아나로그 신호를 디지탈 형태로 변환하는 이론은 이미 알려져 있다. 그러므로, 만약 m = 8 이라면,샘플은 8비트의 정확도로 양자화된다는 것을 의미한다. 일반적으로, m은 1보다 크거나 또는 동일한 비트들의 어떤 수가 될 수 있다.

단지 1비트로만 양자화시키기 위해서, "시그마 델타 ADC" 또는 "델타 시그마 ADC"로서 알려진 디지탈 변환기(ADC)에 아나로그 신호를 제공한다는 것이 알려져 있다. 여기에서는 용어 "델타 시그마"가 사용된다. 이러한 ADC는 텍사스 인스트루먼트사에서 크레이그 마븐과 길리안 유우어에 의해 1993년 출판된 "A Simple Approach to Digital Signal Processing"에서 기술되어 있다.

도1을 참조하면, 이러한 ADC의 보기에서는, 아나로그 입력신호와 1비트 출력신호의 적분(2 : 시그마)과의 차이(델타)는 1비트 양자화기(3)에 공급된다. 출력신호는 논리 값 0과 1의 비트들로 구성되나, 각각 -1과 +1의 실제적인 값을 나타낸다. 적분기(3)는 1비트 출력들을 축적시키므로, 그 안에 저장된 값은 아나로그 신호의 값과 비슷하게 된다. 양자화기(3)는 각 비트가 만들어질 때에, 축적된 값을 1비트만큼 증가(+1) 또는 감소(-1)시킨다. 축적된 값이 아나로그 신호와 비슷해지는 출력 비트 스트림을 만들기 위해서, ADC는 매우 높은 샘플링 속도를 요구한다.

다음의 설명과 청구항에서 사용되는 "1비트" 신호는 델타 시그마 ADC에 의해 만들어지며, 1 디지탈 비트의 정확도로 양자화된 신호를 의미한다.

1비트 신호를 직접 처리하는 n차 필터부로서 구성되어 있는 델타 시그마 변조기(DSM)는 1993년 10월 7-10일 동안 미국 뉴욕에서 열린 95차 AES 회의에서 N.M. Casey와 James A. S. Angus에 의해 제출된 논문내에 제안되었었다. 그 제목은 "One Bit Digital Processing of audio Signals" - Signal Processing : Audio Research group, the Electronics Department, the University of york, Heslington, York YO1 5DD England.이다. 도2는 이러한 DSM필터부의 제3차(n=3) 형태를 도시하고 있다.

도2를 참조하면, DSM은 처리된 1비트 신호가 만들어지는 출력(5)과 1비트 오디오 신호를 위한 입력을 가지고 있다. 1비트 신호의 비트들은 도시되지 않은 기존의 클라킹 구조(clocking arrangements)에 의해 클락된다. 출력 1비트 신호는 임계 레벨 "0"을 가지고 있는 비교기인 1비트 양자화기(Q)에 의해 만들어진다. DSM은 3단계를 가지고 있다. 각 단계는 입력(4)에 연결된 제1 1비트 증배기(a₁,a₂,a₃), 출력(5)에 연결된 제2 1비트 증배기(c₁,c₂,c₃), 가산기(6₁,6₂,6₃)와 적분기(7₁,7₂,7₃)를 가지고 있다.

1비트 증배기들은 수신된 1비트 신호를,p 비트 계수들(A₁,A₂,A₃,C₁,C₂,C₃,)만큼 증배시킨다. 그리하여, 가산기들(6₁,6₂,6₃)에 의해 가산되는 p비트 곱을 만들어낸다. 그 합은 적분기(7)로 전달된다. 중간 단계에서는, 가산기(6₁,6₂,6₃)가 이전 단계에 있는 적분기의 출력을 합한다. 최종 단계는 입력신호에 연결되어 있으며. 입력신호를 p 비트 계수(A₄)만큼 증배하는 다른 1비트 증배기(A₄)와, 이번 단계의 적분기(7₃)의 출력에 상기 곱을 더하는 가산기(6₄)로 구성되어 있다. 그 합계는 양자화기(2)로 전달된다.

DSM에서는, 2의 보수 연산이 양과 음의 p 비트 수를 나타내기 위해 사용된다. 양자화기(Q)에 대한 입력은 출력에서 -1(논리 0)로서 음의 양자화 또는 출력에서 +1(논리 1)로서 양의 양자화가 될 수 있다.

Casey와 Angus에 의해 관찰된 것은 "1비트 처리기...."는 허용레벨이 아닌 잡음에 의해 방해를 받는 오디오 신호를 포함하고 있는 1비트 출력을 만들어 낸다는 것이다. 그리고, 양자화 잡음은 알맞게 형성된는 것이 바람직하다는 것이다. 오디오 신호를 방해하는 잡음은 양자호하기(Q)에 의해 만들어진 양자화 잡음이다.

양자화기(Q)는 오디오 신호를 수신하는 제1 입력과,오디오 신호와 실제적으로 관련이 없는 랜덤 비트 스트림(양자화 잡음)을 수신하는 제2 입력을 가지고 있는 가산기로 모델링이 된다. 상기 근거에 의해 모델링되므로, 입력(4)에서 수신된 오디오 신호는 증배기들(a₁,a₂,a₃,a₄)에 의해서 출력(5)으로 공급되고, 증배기들(c₁,c₂,c₃,c₄)에 의해서, 출력(5)으로부터 피드백된다.그러므로, 전방향 경로내에 있는 계수들(A1-A4)은 오디오 신호의 Z변환 전달함수의 "0"을 정의하며, 후방경로내에 있는 계수들(C1-C3)은 오디오 신호의 전달함수의 "폴(poles)"들을 정의한다.

잡음 신호는 증배기들(C₁-C₃)에 의해 양자화기로부터 공급되므로, 계수들(C1-C3)들은 잡음 신호의 전달함수의 폴들을 정의하게 된다. 잡음 신호의 전달함수는 입력신호의 전달함수와 동일하지 않다.

계수들(A1-A4, C1-C3)은 다른 요구되는 특성들중에서 회로의 안정성을 제공하기 위해서 선택된다.

계수들(C1-C3)은 도3의 보기에 의해 도시된 바와 같이, 풀 라인(full line : 31)에 의해 오디오 밴드내에 있는 양자화 잡음을 최소화하기 위해서, 잡음 형태( noise shaping)를 제공하기 위해서 선택된다.

계수들(A1-A4, C1-C3)은 원하는 오디오 신호처리 특성을 위해 선택된다.

계수들(A1-A4, C1-C3)은 다음과 같은 단계에 의해 선택된다.

a) 원하는 필터특성의 Z변환 H(z), 즉 잡음 형성함수를 발견하는 단계와,

b) H(z)를 계수들로 변환하는 단계에 의해 이루어진다.

이것은 1991년 통권 39호 7/8월호에서 R.W Adams에 의해 쓰여진 "Theory and Practical Implementation of a Fifth Order sigma-delta A/D converter, Journal of audio Engineering Society"논문과, 이미 언급한 Angus와 Casey가 쓴 논문에서 기술된 방법과 기존의 지식에 의해 행해진다. 계수들을 계산하는 한 가지 방법은 부록(A)내에 설명되어져 있다.

신호 처리기는 1비트 신호들을 처리하기 위해서,직렬 또는 케스캐이드 형태로 연결된 다수의 DSM들로 구성되어 있다는 것이 여기에서는 제안되어 있다.

이러한 제안은 상기 언급한 논문에서는 기재되어 있지 않다. 제안된 1비트 신호들을 처리하기 위한 제안된 오디오 신호 처리기는 직렬로 연결된 다수의 DSM들로 구성되어 있다. 이러한 구조는 신호가 연속된 DSM들에 의해 처리될 때에, 잡음 특히 양자화 잡음이 축적된다는 단점을 가지고 있다.

그러므로, DSM들 사이에 신호 필터링을 제공하는 것과, DSM들 사이에 1비트 신호 스트림을 유지하는 것이 바람직하다. 이러한 필터링은 연소된 DSM들내에서, 양자화 잡음의 불필요하게 증가하는 것을 방지하기 위해 필요하다. 그러나, 이전의 알맞은 디지탈 필터들은 스트림 비트들을 최소한 합했기 때문에, 다중의 비트 수를 만들어 냈으며, 한 개 이상의 p비트 계수들 만큼 비트 스트림을 증배시켰다. 이러한 필터의 DSM 다운 스트림의 계수 증배기들은 p 비트 신호를 수신하고, 비경제적인 p 비트 증배기들이 되어야했다.

본 발명에 따르면, 1비트 신호들을 처리하는 신호처리기는 직렬로 연결된 최소한 한 쌍의 델타 시그마 변조기들(DSM)로 구성되어 있다. 상기 DSM의 쌍중 한 개는 DSM들의 쌍의 다른 것의 신호밴드 잡음-형성 필터특성에 대해 상보적인 신호밴드 잡음-형성 필터특성를 가지고 있다.

신호 처리기는 오디오 신호 처리기이다. 오디오 밴드내에서 최소한 상보필터 특성을 연속된 DSM에 밴드내에 제공함으로써,밴드내에 있는 축적된 잡음은 최소한 감소된다. 게다가, 각 DSM의 모든 증배기들은 v 비트 증배기들이 아니다. 직렬로 연결된 각 DSM은 직렬로 연결된 다음의 DSM에 공급되는 1비트 신호를 발생시킨다.

본 발명의 양호한 실시예에서는, DSM의 계수들이 2의 정수 거듭제곱 또는 2의 정수 거듭제곱의 추가 결합이 되도록 선택되므로, 증배단계는 간단한 이동 연산 또는 p비트 증배기가 필요없는 간단한 이동과 가산연산에 의해 수행된다.

본 발명의 대부분의 양호한 실시예에서는, DSM들은 체비셰프 필터특성 즉 체비셰프 II형 특성을 가지고 있다.

도1은 기존의 델타 시그마 변조기를 도시한 블록도.

도2는 제3차 필터부로서 구성된 기존의 델타 시그마 변조기를 도시한 블록도.

도3은 잡음 형성 특성을 도시한 도면.

도4는 연속적인 DSM 들로 구성된 오디오 신호 처리기를 도시한 블록도.

도5는 도4의 DSM들의 필터 특성들중 진폭-주파수를 도시한 도면.

도6은 도5에 도시된 필터특성을 만들기에 적합한 DSM을 도시한 블록도.

도7은 도5에 도시된 필터특성을 가지고 있으며, 신호 혼합기로서 유용한 DSM을 도시한 블록도.

도8은 신호 혼합기의 부분들중 한 부분을 도시한 도면.

도9는 제5차 DSM을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

40 : DSM 변조기 62 : 가산기

76 : 1비트 지연기 72 : 적분기

77 : 가산기

도4를 참조하면, 본 발명에 따르는 도시된 오디오 신호 처리기는 일련의 1비트 델타-시그마 변조기들(DSM: 40,41,42,43)로 구성되어 있다. 단지 4개의 DSM만이 도시되어 있지만,다른 DSM들이 존재할 수 있다. 게다가, 도4는 한 개의 직렬구조를 도시하고 있지만, 만약 최소한 두 개의 DSM들이 직렬로 이러한 다른 구조내에 존재한다면, DSM들은 본 발명에 따라 다른 구성들내에 배열될 수 있다. 도4에 도시된 바와 같이, X,Y로 표시된 두 가지 형태의 DSM들이 있다. 도5를 참조하면, X,Y형태들은 오디오 신호밴드내에서, 상보적인 잡음-형성필터 특성을 가지고 있다. 도시된 바와 같이, 형태 X는 형태 Y 필터 특성의 응답피크와 일치하며, 응답시에 노치(notch)를 가지고 있는 오디오 밴드내의 필터특성을 가지고 있다. 그 반대도 성립한다. 형태 X,Y를 직렬 잡음내에 제공함으로써, 케스캐이드된 DSM내의 양자화 잡음은 감소되어 신호-잡음비와 필터의 안정성을 개선시키게 된다. 각각의 DSM(40,41,42,43)은 1비트 신호를 수신하고, 1비트 신호를 출력한다. 그러므로, p 비트 증배기들의 필요성은 감소되며, 서술한 바와 같이, 상기 증배기들은 없게 된다.

도6은 언급한 X 또는 Y DSM으로서 유용한 DSM을 도시하고 있다. DSM은 체비셰프 형태 II 필터특성을 수행한다.

DSM은 1비트 오디오 신호에 대해 예를 들어 약 28MHz가 되는 신호 샘플링 속도로 회로에서 1비트 신호샘플들을 클락시키는 클락이된 회로이다. 이러한 클라킹 구조는 알려져 있으며, 여기에서는 서술되지 않을 것이다.

DSM은 n 개의 적분 단계와 최종 단계를 가지고 있는 n차 필터이다. 다음 보기에서는, n이 5이나, 일반적으로 n은 최소한 2이다.

제1 적분 단계는, 1비트 입력신호 x(n)를 제1 계수(A1)만큼 증배시키는 제1 1비트 증배기(a1)와, DSM의 1비트 출력신호 Y(n)를 계수(C1)만큼 증배시키는 제2 1비트 증배기(c1)와, 계수 증배기들(a1,c1)의 출력들을 합하는 가산기(61)와, 1비트 신호의 1비트 주기 지연을 가지고 있는 적분기(71)로 구성되어 있다.

적분기의 보기는 도7에 도시되어 있다. 그것은 지연의 출력으로부터 가산기에 이르는 피드백 경로를 가지고 있는 가산기(77)의 출력에 연결된 1비트 지연(76)으로 구성되어 있다. 적분기의 가산기(77)는 그 단 또는 그 단과 독립되어 있는 가산기(61)에 의해 구현된다.

n-개의 중간 단계가 존재한다.그 단계의 제2 단계는, 제1 단의 대응하는 요소와 동일한 형식으로 배열되고 기능하는 제1 계수 증배기(a2), 제2 계수 증배기(c2), 가산기(62)와, 적분기(72)로 구성되어 있다. 차이점은 제2 단의 가산기(62)가 이전 단의 적분기(71)의 출력을 수신하기 위해서 연결되어 있다는 것이다.

게다가, 피드백 증배기 알파(alpha)는 제2 단의 출력으로부터 제1 단의 가산기로 연결되어 있다. 피드백 증배기는 제2 단의 적분기 출력을 계수 알파만큼 증배시킨다.

제3단(a3,c3,63,73)은 제1 단과 비슷하며, 그 차이점은 가산기가 이전 단의 적분기(72)의 출력을 수신한다는 것이다. 제4단은 제2 단과 비슷하다. 피드백 증배기 베타(beta)는 제4 단의 적분기(74)의 출력을 제3단의 가산기(63)로 프디백시킨다. 제5단은 제1 계수 증배기(a5), 제2 계수 증배기(c5), 가산기(65)와 적분기(75) 그리고, 제1 단의 적분기의 출력을 제5 단의 가산기로 피드백시키는 피드백 증배기 감마로 구성되어 있다.

최종 단은 제1 계수 증배기(a6)와, 이전의 제5단의 적분기 출력을 최종 단의 제1 증배기(a6)의 출력에 출력시키는 가산기(66)와, 최종 단(66)에 의해 만들어진 p비트 신호를 DSM의 출력신호 Y(n)가 되는 1비트 형태로 변환하는 양자화기(Q)로 구성되어 있다.

제1과 제2 계수 증배기들(an, cn)은 1비트 신호의 비트 값에 따라 -A, +A, -C, +C를 만들어내는 1비트 증배기들이다. 고정된 A,C 값에 대해서는, 그것들은 1비트 신호에 의해 어드레스된 검색표가 될 것이다. 그것들은 다중 비트를 만들어낸다. 피드백 증배기들(알파, 베타, 감마)은 다중 비트들이다. 그 이유는 그것들은 다중 비트 신호들을 다중 비트 계수로 반드시 증배시키기 때문이다. DSM의 양호한 실시예에서는 게수들 (알파, 베타, 감마)은 2의 정수 거듭제곱 또는 2의 정수 거듭제곱의 추가 결합이므로, 증배는 다중 비트 증배기가 필요없는 간단한 이동과 가산연산에 의해 수행될 수 있다.

계수들(A1-A6, C1-C5, 알파, 베타, 감마)은 체비셰프 II 형태 필터특성을 수행하기 위해서 종래의 기숙적인 방법에 의해 선택된다.

제1 계수들(A1-A6)은 DSM의 이득을 변화시키기 위해 본 발명의 한 실시예에서 변화된다.

본 발명의 다른 실시예에서는, DSM이 신호 혼합기로 배열되어 잇다. 이러한 실시예는 도8에 도시되어 있다. 도8은 DSM의 단들중 한 단을 도시하고 있다. 도8에 도시된 바와 같이, 각 단은 추가적으로 제2 입력에 연결되고, 또한 그 단의 가산기에 연결된제3의 1비트 게수 증배기를 포함하고 있다. 제3 계수(B)는 변수로적이므로, DSM은 변수로 신호 혼합기로 동작한다.

변수로 계수들은 마이크로컴퓨터로 구성된 계수 발생기(도시 안됨)에 의해 발생된다.

부록(A)의 분석은 피드백 계수(알파, 베타, 감마)를 고려하여 수정할 필요가 있다는 것을 보여주고 있다. 이러한 수정은 종래의 기술 범위에 존재한다.

부록 (A)

이 부록은 원하는 필터 특성의 계수들을 계산하고, 제5차 DSM을 분석하기 위한 과정들을 서술한 것이다.

계수들(a-f, A-F)과, 가산기(6)와 적분기(7)를 가지고 있는 제5차 DSM이 도9에 도시되어 있다. 적분기들(7)은 각각 단위 지연을 가지고 있다. 적분기들의 출력들은 좌측에서 우측으로(s-w)으로 표시되어 있다. DSM에 대한 입력은 신호 x[n]이고, [n]은 샘플들의 클락이된 시퀀스내의 한 샘플을 표시하고 있다. 양자화기(Q)에 대한 입력은 DSM의 출력신호가 되는 y[n]으로 표시된다. 분석은 양자화기(Q)가 단순히 랜덤 잡음을 처리된 신호에다 더하는 가산기와 동일하다고 가정한 동작 모델에 근거하고 있다. 그러므로, 양자화기는 이 분석에서 무시된다.

신호 y[n] = fx[n] ÷ w[n], 즉 샘플 [n]에서 출력신호 y[n]은 계수(f)와 이전 적분기(7)의 출력 w[n]을 더한 것에 의해 증배된 입력신호 x[n]이다.

동일한 원리들을 적분기들(7)의 각 출력에 인가하면, 수힉식(1)이 얻어진다.

이러한 수학식들은 기존의 기술에서 잘 알려진 바와 같이, z 변환 수학식으로 변환되어, 수학식(2)이 얻어진다.

S(z)(1-z^-1) = z^-1(aX(z)+AY(z))

z 변환 수학식들은 X(z) 의 단일 함수로서 Y(z)를 도출하기 위해서 풀려진다.(수학식 3)

이것은 다음 수학식(4)의 우측면에 다시 표현될 수 있다. DSM의 바람직한 전달 함수는 직렬 형태로 표현된다

다음 방정식의 좌측면내에 있는 식을 수학식(4)의 우측과 동일한 것으로 가정하면, 다음과 같이 된다.

수학식(4)은 다음과 같이 계수들(β₀- β₅)로부터 계수들(E-A)과, 계수들(α₀-α₅)로부터 계수들(f)을 도출하기 위해서 수학식(40이 풀려질 수 있다. 이 때에, 계수들(α_n, β_n)은 바람직한 전달함수를 제공하기 위해서, 기존의 방법으로 선택된다.

f는 분자에서 단지 z⁰항이 된다. 그러므로, f= α₀,가 된다.

항목 α₀( 1-z^-1)⁵는 좌측 분자로부터 감산되어, 재계산되어지는

α_{0 +}α₁z^-1+, +α₅z^-5- α₀( 1-z^-1)⁵가 얻어진다.

이와 같이,f(1-z^-1)^-5가 우측 분자로부터 감산된다. e는 단지 z^-1항이며, 재계산된 좌측 분자내의 대응하는 α₁과 동일하게 된다.

처리는 분자내의 모든 항들에 대해 반복된다.

처리는 분모내의 모든 항들에 대해 반복된다.

본 발명의 실시예들은 첨부된 도면을 참조하여 상세히 설명되었지만, 본 발명은 상기 실시에들에만 한정되어 있는 것이 아니다. 그리고 여러 가지 변화들과 수정들은 첨부된 청구항들에 의해 정의된 본 발명의 정신과 범위를 벗어나지 않으면서, 기술자들에 의해 이루어질 수 있다.

Claims (12)

1비트 신호들을 처리하며, 직렬로 연결된 최소한 한 쌍의 델타 시그마 변조기들(DSMs)을 구비하는 신호 처리기에 있어서,

상기 쌍의 DSM들중 하나의 DSM은 상기 쌍의 DSM들중 다른 하나의 DSM의 신호밴드 잡음-형성 필터특성에 대해 상보적인 신호밴드 잡음-형성 필터특성을 가지고 있는 신호 처리기.

제1 항에 있어서, 직렬로 연결된 다수의 DSM들을 구비하며, 각각의 DSM은 상기 직렬내의 인접한 DSM의 신호 밴드 잡음-형성 필터특성과 상보적인 신호밴드 잡음-형성 필터특성을 가지는 신호 처리기.

제1 항에 있어서, 상기 DSM들 각각은 1비트 신호를 수신하여, 1비트 신호를 출력하는 신호 처리기.

제3 항에 있어서, 각각의 DSM은 n차 DSM이며, n 은 최소한 2이고,

1비트 신호를 수신하는 입력과,

p-비트 신호를 1비트 형태로 재양자화하는 양자화기로서, 상기 재양자화된 신호는 DSM의 출력신호가 되는 양자화기와,

다수의 신호 결합기들을 구비하며,

상기 결합기는,

입력신호와 제1계수의 곱과, 출력신호와 제2 계수의 곱의 합산한 조합의 적분을 형성하는 제1 결합기와,

입력신호와 제1계수, 그리고 출력신호와 제2 계수의 곱과, 이전 결합기의 적분의 합산한 조합의 적분을 형성하는 각각의 (n-1) 중간 결합기와,

상기 p 비트 신호를 만들기 위해서, 입력신호와 제1계수의 곱과,이전 단의 적분의 합산한 조합을 형성하는 최종 결합기와,

피드백 계수들과 결합기들중 소정의 한 개의 출력과의 곱을 형성하며, 상기 곱을 결합기들중 소정의 한 개의 입력에 연결시키는 최소한 한 개의 피드백 증배기를 포함하고 있는 신호 처리기.

제4 항에 있어서, 상기 결합기들은 쌍으로 구성되어 있으며, 상기 쌍 또는 각 쌍은 상기 쌍의 결합기들중 연속된 한 개의 적분 곱을 형성하며, 상기 쌍의 이전 결합기의 입력에 상기 곱을 피드백하는 상기 피드백 증배기를 구비하는 신호 처리기.

제5 항에 있어서,만약 n이 2보다 큰 홀수라면, 상기 결합기들중 한 개는 피드백 계수와 상기 결합기의 적분과의 곱을 동일한 결합기의 입력에 피드백시키는 피드백 증배기를 가지고 있는 신호 처리기.

제4 항에 있어서,상기 제1 계수들은 DSM들의 이득을 제어하기 위해 변수가 되는 신호 처리기.

제4 항에 있어서, 상기 또는 각 피드백 계수는 2의 정수 거듭제곱의 합산적인 조합 또는 2의 정수 거듭제곱이 되는 신호 처리기.

제4 항에 있어서, 각 DSM은 체비셰프 형태 II 필터 특성을 가지고 있는 신호 처리기.

제4 항에 있어서, DSM 들중 최소한 한 개내에서는, 각 결합기에 의해 형성된 상기 합산적인 조합은 다른 입력신호와 제3 계수의 곱을 포함함으로써, DSM들중 상기 하나의 DSM은 신호 결합기인 신호 처리기.

제10 항에 있어서, 제3 계수들은 변수가되는 신호 처리기.

제1 항에 따르는 오디오 신호 처리기.