KR100542960B1

KR100542960B1 - 신호프로세서

Info

Publication number: KR100542960B1
Application number: KR1019980044463A
Authority: KR
Inventors: 피터 찰스 이스티; 피터 다미엔 소페; 크리스토퍼 슬레이트
Original assignee: 소니 유나이티드 킹덤 리미티드
Priority date: 1997-10-24
Filing date: 1998-10-23
Publication date: 2006-04-07
Also published as: EP0911980A2; US6175322B1; JPH11214999A; CN1130834C; DE69832770D1; EP0911980B1; GB2330710A; GB9722532D0; DE69832770T2; GB2330710B; CN1227443A; JP4058179B2; EP0911980A3; KR19990037310A

Abstract

1 비트 신호를 처리하기 위한 신호 프로세서는 1 비트 신호를 수신하기 위한 입력(4)과 처리된 1 비트 신호가 양자화기(Q)에 의해 생성되는 출력(5)을 갖는 n차 델타 시그마 변조기(DSM)를 구비한다. 양자화기(Q)는 일련의 5개의 신호 적분기단으로부터 p 비트 신호를 수신한다. 각 적분기단은 입력(4)에 결합된 제 1의 1 비트 승산기(An)와, 출력(5)에 결합된 제 2의 1 비트 승산기(Cn)와, 계수 승산기의 출력을 합산하는 가산기(6n), 및 가산기(6n)의 출력을 적분하는 적분기(7n)를 구비한다. 최종 적분기단은 계수 승산기(An+1)와 가산기(6n+1)를 구비한다. 이 가산기(6n+1)는 계수 승산기(An+1)의 출력과 선행 적분기단의 적분기의 출력을 합산한다. 입력 신호는 최종 적분기단을 제외하고 1 비트 지연 요소를 통해 모든 적분기단에 공급된다. 양자화기의 출력 신호는 1 비트 지연 요소를 통해 상기 적분기단들에 피드백된다. 최종 적분기단은 지연되지 않은 입력 신호를 수신하고 또한 입력 비트에 시간적으로 대응하는 적분값을 선행 단으로부터 수신한다.

Description

신호 프로세서

본 발명은 n개의 필터부를 갖는 n차 델타 시그마 변조기(여기서, n은 적어도 1이다)를 구비하고 있는 1 비트 신호 프로세서에 관한 것이다. 본 발명의 바람직한 실시예는 오디오 신호 처리에 관한 것이지만, 본 발명은 오디오 신호 프로세서에 한정되지 않는다.

이제, 첨부된 도 1, 도 2 및 도 3을 참조하여 본 발명의 배경에 대해 예들 들어 설명하며, 이때 도 1은 기존의 델타 시그마 변조기의 블록도이고, 도 2는 3차 필터부로서 구성되어 있는, 이전에 제안된 델타 시그마 변조기의 블록도이며, 도 3은 잡음 정형 특성(noise shaping characteristic)을 보인 도면이다.

최소한의 나이퀴스트 속도(Nyquist rate)로 아날로그 신호를 샘플링하고 m 비트 수에 의해 샘플들의 진폭을 부호화함으로써 아날로그 신호를 디지털 형태로 변환하는 기술은 공지되어 있다. 따라서, m=8이면, 상기 샘플은 8 비트의 정밀도로 양자화된다고 하겠다. 일반적으로, m은 1 이상의 비트 수일 수 있다.

1 비트만으로 양자화하기 위해, "시그마 델타 ADC" 또는 "델타 시그마 ADC"로 알려진 아날로그/디지털 컨버터(ADC)를 제공하는 기술이 공지되어 있다. 본 명세서에서는 용어 "델타 시그마(Delta-Sigma)"를 사용한다. 이러한 ADC에 대해서는, 예컨대 크레이그 마빈(Craig Marven)과 길리언 에워즈(Gillian Ewers)에 의해 발표된 논문 "A Simple Approach to Digital signal Processing"(ISBN 0-904.047-00-8, 텍사스 인스트루먼트, 1993)에 설명되어 있다.

상기 ADC의 일예인 도 1을 참조하면, 아날로그 입력 신호와 1 비트 출력 신호의 적분(2)(시그마)의 차(1)(델타)가 1 비트 양자화기(3)에 인입된다. 상기 출력 신호는 논리값 0과 1로 이루어진 비트를 포함하고 있지만, 이 두 논리값의 실제값은 각각 -1과 +1을 나타낸다. 적분기(3)는 1 비트 출력을 누적하기 때문에 상기 적분기내에 저장된 값은 상기 아날로그 신호의 값을 따르는 경향이 있다. 상기 양자화기(3)는 각 비트가 생성될 때 상기 누적된 값을 1 비트씩 증가(+1) 또는 감소(-1)시킨다. 상기 ADC는 출력 비트 스트림의 생성을 가능하게 하기 위해 매우 높은 샘플링 속도를 필요로 하며, 이때, 상기 비트 스트림의 누적된 값은 상기 아날로그 신호를 따른다.

이하의 설명과 특허 청구의 범위에서 사용되는 용어 "1 비트(1 bit)" 신호는, 예컨대 델타 시그마 ADC에 의해 생성되는 것으로, 1 디지털 비트의 정밀도로 양자화된 신호를 의미한다.

1 비트 신호를 직접 처리하기 위한 n차 필터부로서 구성된 델타 시그마 변조기(DSM)는 제95차 AES 회의(1993년 10월 7∼10일, 미국, 뉴욕)에서 제시된 논문, "오디오 신호의 1 비트 디지털 처리"(신호 처리: 잉글랜드, 뉴욕 YO1 5DD, 헤스링톤, 뉴욕 대학교)에 엔.엠. 캐세이(N.M. Casey)와 제임스 에이.에스. 앵거스(James A.S. Angus)에 의해 제안되었다. 도 2에는 그러한 DSM 필터부의 3차(n=3) 버전이 도시되어 있다.

도 2를 참조하면, 상기 DSM은 1 비트 오디오 신호용의 입력(4)과, 처리된 1 비트 신호가 생성되는 출력(5)을 가지고 있다. 상기 1 비트 신호의 비트들은 상기 DSM을 통해 공지된 클록 장치(도지되지 않음)에 의해 클록킹된다. 상기 출력 1 비트 신호는 예컨대, 0의 임계 레벨을 갖고 있는 비교기인 1 비트 양자화기(Q)에 의해 생성된다. 상기 DSM은 각각이 상기 입력(4)에 접속되어 있는 제1의 1 비트 승산기(a1,a2,a3)와, 상기 출력(5)에 접속되어 있는 제2의 1 비트 승산기(c1,c2,c3), 및 가산기(61,62,63)와 적분기(71,72,73)를 갖는 3개의 단(stage)을 가지고 있다.

상기 1 비트 승산기들에서는 수신된 1 비트 신호가 p 비트 계수(A1,A2,A3,C1,C2,C3)와 승산되어 p 비트의 승산 값이 생성되고 그 결과는 가산기(61,62,63)에서가산되어 적분기(7)에 전달된다. 중간 단에서의 가산기(62,63)는 선행 단의 적분기의 출력을 또한 합산하고 있다. 최종 단은 상기 입력에 접속된 입력 신호와 p 비트 계수(A4)를 곱하는 다른 1 비트 승산기(a4)와, 상기 곱을 선행 단의 적분기(73)의 출력에 가산하는 가산기(64)를 구비하고 있다. 그 합은 상기 양자화기(Q)에 전달된다.

이 DSM 내에서, 2의 보수의 연산은 양(positive) 및 음(negative)의 p 비트 수를 나타내는데 사용된다. 상기 양자화기(Q)에 대한 입력은 +1(논리 1)로서 출력측에서 양자화되는 양수이거나 -1(논리 0)로서 출력측에서 양자화되는 음수일 수 있다.

캐세이와 앵거스에 의해 제시된 바와 같이, "1 비트 프로세서는 ... 받아들일 수 없는 레벨까지 잡음에 의해 불명료해진 오디오 신호를 포함하고 있는 1 비트 출력을 생성하고, 양자화 잡음은 적절히 정형되어야 한다". 상기 오디오 신호를 불명료하게 하는 잡음이 상기 양자화기(Q)에 의해 생성된 양자화 잡음이다.

상기 양자화기(Q)는 오디오 신호를 수신하는 제 1 입력과, 이 오디오 신호와는 실질적으로 상호 관련이 없는 불규칙한(random) 비트 스트림(양자화 잡음)을 수신하는 제 2 입력을 가지고 있는 가산기로서 설계될 수도 있다. 이를 근거로 설계할 때, 상기 입력(4)에서 수신된 상기 오디오 신호는 승산기(a1,a2,a3,a4)에 의해 출력(5)측으로 피드포워드(feed forward)됨과 함께 승산기(c1,c2,c3)에 의해 출력(5)측으로부터 피드백된다. 이와 같은 양상에서 상기 피드포워드 경로에서의 계수(A1∼A4)는 상기 오디오 신호의 Z 변환 전달 함수의 제로(zero)를 정의하고 피드백 경로에서의 계수(C1∼C3)는 상기 오디오 신호의 전달 함수의 폴(poles)을 정의한다.

하지만, 상기 잡음 신호는 상기 승산기(c1,c2,c3)에 의해 상기 양자화기로부터 피드백되기 때문에 계수(C1∼C3)가 상기 잡음 신호의 전달 함수의 폴을 정의한다. 잡음 신호의 전달 함수는 입력 신호와 것과는 동일하지 않다.

상기 계수(A1∼A4, C1∼C3)는 여러 소망의 특성 중에서 회로 안정성을 제공하도록 선택된다.

상기 계수(C1∼C3)는 실선(31)에 의해 예컨대 도 3에 도시된 바와 같이, 오디오 대역의 양자화 잡음을 최소화하기 위해 잡음 정형을 제공할 수 있도록 선택된다.

상기 계수(A1∼A4,C1∼C3)는 또한 소망의 오디오 신호 처리 특성을 위해 선택된다.

상기 계수(A1∼A4,C1∼C3)는,

a) 소망의 필터 특성에 대한 Z 변환(H(z)), 예컨대 잡음 정형 함수를 구하고,

b) H(z)를 계수로 변환함으로써 선택될 수 있다.

이 선택은, 당업자의 지식을 이용하여, "5차 시그마 델타 A/D 컨버터의 이론 및 실제 구현(Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter, Journal of Audio Engineering Society, vol. 39, no. 7/8, 1991 July/August by R.W Adams et al.)(알.더블유. 아담스 등의 공저, 오디오 엔지니어링 협회의 저널, Volumn 39, no.7/8, 1991년 7월/8월)"에 설명되어 있는 방법과, 앵거스와 캐세이 공저의 위에서 언급한 논문에 설명되어 있는 방법에 의해 행해질 수 있다. 계수를 산출하는 한가지 방법이 부록에 요약되어 있다.

상기 DSM은 1 비트 신호의 샘플링 레이트로 클록킹된다. 오디오의 경우에, 이 레이트는 약 2.8(kHz) 내지 약 2.8(MHz)의 범위에 있을 수 있으며, 바람직하게는 2.8224(MHz)이다. 도 2의 DSM은 양자화기(Q)와 피드백 경로를 통해 제 1 가산기(61)에 결합된 최종 가산기(64)만을 가지고 있다. 전체 모든 가산기들은 적분기(71,72,73)를 통해 결합되어 있으며, 이들 가산기들의 각각은 1 비트 기간 지연된다. 가산기(61,62,63)들이 고정된 합을 생성하기 위한 비트 주기의 대부분을 차지하고 있는 실행에서, 가산기(64,61)가 상기 회로의 연산을 지연시킨다.

본 발명에 의하면, n차 델타 시그마 변조기(Delta-Sigma Modulator:DSM)(여기서 n은 적어도 1이다)를 구비하는 1 비트 신호를 처리하기 위한 신호 프로세서가 제공되며, 상기 DSM은,

1 비트 신호를 수신하기 위한 입력과,

p 비트 신호를 1 비트 형태로 재양자화하는 양자화기(quantizer)로서, 재양자화된 신호는 상기 프로세서의 출력 신호가 되는 상기 양자화기와,

복수의 신호 결합기를 포함하고,

상기 복수의 신호 결합기는,

상기 입력 신호와 제 1 계수의 곱 및 상기 출력 신호와 제 2 계수의 곱의 가산 결합(additive combination)의 적분을 실행하는 제 1 결합기와,

적어도 하나의 중간 결합기로서, 상기 결합기 각각이 상기 입력 신호와 제 1 계수의 곱, 상기 출력 신호와 제 2 계수의 곱 및 선행 단의 적분값의 가산 결합의 적분을 실행하는, 상기 중간 결합기와,

상기 양자화기에 의해 재양자화되어 상기 1 비트 출력 신호를 형성하는 상기 p 비트 신호를 형성하도록, 상기 입력 신호와 제 1 계수의 곱 및 선행 단의 적분값의 가산 결합을 실행하는 최종 결합기를 포함하며,

상기 입력 신호는 결합기를 통한 지연에 상응하게 지연되어 상기 제 1 결합기 및 상기 중간 결합기에 공급되고, 상기 최종 결합기에는 그러한 지연 없이 공급되며, 상기 양자화기의 1 비트 출력 신호가 균등하게 지연되어 상기 결합기들에 피드백되고, 상기 최종의 결합기는 상기 최종 결합기에 수신되는 상기 입력 신호에 시간적으로 대응하는 p 비트 신호를 선행 결합기로부터 수신한다.

따라서, 상기 DSM은 최종 단의 결합기와 제 1 단의 결합기가 1 비트 지연 요소에 의해 분리되고 상기 DSM의 그 외의 부분에서는 지연이 보상되기 때문에 보다 빠르게 작동한다. 결과적으로, 상기 최종 결합기 및 제 1 결합기 각각은 선행 결합기로부터의 고정된 결과를 기다리는 것에 의한 지연이 없이 비트 주기 내에 고정된 결과를 생성하는 시간을 가지게 된다.

본 발명은 상기 결합기의 모든 가산기가 최종 가산기의 출력으로부터 최종 가산기의 입력으로의 피드백 경로에서 1 비트 지연 요소를 통해 분리되어 있는 델타 시그마 변조기를 제공한다.

도 4의 델타 시그마 변조기(DSM)는 n개의 적분기단과 최종 적분기단을 갖는 n차 DSM이다. 이 DSM은 1 비트 신호 X(n)를 수신하기 위한 입력(4)과 처리된 1 비트 신호 Y(n)를 생성하는 출력(5)을 갖는다. 이들 비트들은 약 2.8MHz인 1 비트 샘플링 레이트에서 주지의 클록 공급 배열(도시되지 않음)에 의해 상기 DSM을 통해 클록킹된다.

상기 출력 신호는 최종 단에서 양자화기(Q)에 의해 생성된다. 양자화기(Q)는 예컨대 양의 수와 음의 수를 나타내기 위해 2의 보수 형태일 수 있는 p 비트 신호를 수신한다. 이 양자화기는 제로의 임계값을 갖는 비교기일 수 있다. 이 양자화기는 양(positive)의 신호를 +1(논리 1)로서 양자화하고 음(negative)의 신호를 -1(논리 0)로서 양자화한다. 양자화기(Q)는 1 비트 지연 요소(8)를 통해 출력(5)에 결합되어 있다.

제 1 적분기부는 1 비트 지연 요소(6)를 통해 입력(4)에 접속되어 있는 제 1의 1 비트 승산기(A1)와, 1 비트 지연 요소(8)를 통해 양자화기의 출력(5)에 접속되어 있는 제 2의 1 비트 계수 승산기(C1)와, 1 비트 승산기의 출력(a1, c1)을 합산하는 가산기(61), 및 상기 가산기(61)의 출력을 적분하는 적분기(71)를 구비한다. 이 적분기는 1 비트 기간의 지연을 갖는다. 상기 1 비트 계수 승산기에서는 1 비트 신호(a1,c1)가 p 비트 계수(A1,C1)에 의해 승산된다.

중간 적분기부들의 각각은 모두 1 비트 지연 요소(6)를 통해 입력(4)에 접속되어 있는 제 1 의 1 비트 계수 승산기(a2∼a3)와, 1 비트 지연 요소(8)를 통해 양자화기(Q)에 접속되어 있는 제 2 의 1 비트 계수 승산기(c2,c3)와, 가산기(62,63)와, 적분기(72,73)를 구비한다. 가산기(62,63)에서는 상기 계수 승산기의 출력 외에 선행 단의 적분기의 출력이 수신된다.

최종부는 지연되지 않은 입력 신호 X(n)를 수신하기 위해 입력(4)에 직접 접속되는 1 비트 승산기(a4)와, 가산기(64), 및 양자화기(Q)를 구비한다. 상기 가산기는 선행 단의 적분기(73)의 지연 요소의 출력이 아니라 지연 요소의 입력에 접속된다.

도 7에 도시된 바와 같이, 도 4의 4개의 각 적분기는 1 비트 지연 요소(74)와 직렬인 가산기(75)를 구비한다. 상기 지연 요소의 출력은 상기 가산기로 피드백되어 상기 계수 승산기의 출력의 합을 수신하는 가산기(75)의 출력의 적분이 누적된다. 도 7의 적분기의 가산기는 해당 단(stage)의 계수 승산기의 출력을 합산하는 가산기(61,62,63)와 별개의 것에 의해 구현된다. 그러나, 반드시 그러할 필요는 없으며 가산기(61, 62 또는 63)에 의해 상기 적분기의 가산기를 구현하여도 좋다.

상술한 바와 같이, 계수(A1∼A4, C1∼C3)는 위에서 언급된 방법에 의해 선택될 수 있다.

이들 계수는 회로의 안정성을 제공하도록 선택되는 것은 물론이다. 도 3을 참조하면, 이들 계수는 도 3의 실선(31)으로 표시된 바와 같은 잡음 정형을 제공하도록 선택될 수도 있으며, 그것에 의해 입력 신호(32)의 영역에서의 잡음(대역 잡음)이 저감된다.

입력 신호에 대해 연산되는 계수(A1∼A4)는 입력 신호의 이득을 조정하기 위해 가변으로 하여도 좋다.

상기 DSM의 예에서, 가산기(61,62,63 및 64)는 고정된 결과를 가산하고 생성하기 위해 1 비트 샘플링 주기의 적어도 대부분을 필요로 하는 회로에 의해 구현될 수 있으며, 예컨대 이들 가산기는 리플-캐리(ripple-carry) 가산기일 수 있다. 도 4에 도시된 본 발명의 예에 의하면, 입력 신호 X(n)는 상기 최종 단에 직접 공급되며 1 비트 지연 요소(6)를 통해서 상기 제 1 적분기단 및 중간 적분기단에 공급된다. 또한, 양자화기(Q)에 의해 생성된 1 비트 출력 신호 Y(n)는 1 비트 지연 요소(8)를 통해 상기 제 1 결합기단과 상기 중간 결합기단에 피드백된다. 또한, 최종 결합기단의 가산기는 선행 결합기단으로부터 p 비트 신호를 선행 적분기의 지연 출력이 아닌 그 지연 입력으로부터 수신한다. 그 결과, 부록에 개시된 분석은 수정 없이 도 4의 DSM에 응용될 것이다.

결과적으로, 최종 결합기 단의 가산기는 선행 단에 비해서 보다 빨리 입력을 수신하는데, 그 이유는 다른 선행 단보다 1 비트 기간 전에 입력 신호의 현재 비트를 수신하며 또한 선행 단의 적분기로부터 대응하는 비트를 1 비트 기간 빠르게 수신하기 때문이다. 이렇게 하여 얻어진 가산은 고정되어 출력 지연 보상 요소(8)를 통해 제 1 결합기 단에 전달된다.

도 5를 참조하면, 공동 출원된 UK 출원 9624671.5(대리인 참조 번호 I-96-24)(특허 출원 S96P5063US00)에 상세하게 설명된 바와 같이, DSM은 신호 혼합기로서 구성될 수 있다. 2개의 입력(4a,4b)이 제공되어 있으며, 입력(4a)은 계수 승산기(A1∼A6)를 통해 가산기(61∼64)의 각각에 접속되어 있고, 입력(4b)은 다른 계수 승산기(B1∼B4)를 통해 상기와 동일의 가산기에 접속되어 있다. 도 5는 1개 적분기단에 대한 배열만을 도시하고 있다.

DSM의 다른 형태가 제공될 수 있다. 예컨대, 이러한 DSM은 공동 출원(I-97-24, S97P5077US00)에 설명된 바와 같은 체비세프(chebyschev) 필터 특성을 제공할 수 있다.

그러한 DSM의 일예가 n(=5) 차로서 도 6에 도시되어 있다. 도 6의 DSM은 소망의 전달 특성을 제공하기 위해 피드백 계수 알파, 베타, 감마 등을 추가적으로 포함하고 있다. 부록의 분석은 이들 피드백 계수를 고려하기 위해서는 수정될 필요가 있다.

계수 A(및 B)가 가변인 경우에, 계수 발생기(10)가 도 4에 도시된 바와 같이 제공된다. 계수 발생기(10)는 제어 신호 C5에 응답하여 계수(A1∼A4)를 산정한다. 상기 계수 발생기는 마이크로컴퓨터를 구비하고 있다.

본 명세서에서 본 발명의 예를 첨부된 도면을 참조하여 상세하게 설명하였지만, 본 발명은 그러한 예에 국한되지 않고, 각종 변경 및 수정이 첨부된 청구범위에 정의된 바와 같은 본 발명의 사상과 범위에서 이탈함이 없이 당업자에 의해 실시될 수 있음은 물론이다.

본 발명에 따르면, DSM은 최종 단의 결합기와 제 1 단의 결합기가 1 비트 지연 요소에 의해 분리되고 상기 DSM의 그 외의 부분에서는 지연이 보상되기 때문에 보다 빠르게 작동한다. 결과적으로, 상기 최종 결합기 및 제 1 결합기 각각은 선행 결합기로부터의 고정된 결과를 기다리는 것에 의한 지연 없이 비트 주기 내에 고정된 결과를 생성하는 시간을 가지게 된다.

부록

이 부록은 5차 DSM을 분석하여 소망의 필터 특성 계수를 산출하기 위한 절차에 대해 개설(槪說)한다.

계수(a∼f,A∼E)와, 가산기(6)와, 적분기(7)를 가지고 있는 5차 DSM이 도 8에 도시되어 있다. 상기 적분기의 출력은 좌측에서 우측으로 s∼w로 표기되어 있다. 상기 DSM에 대한 입력은 신호 x[n]이며, 여기서 [n]은 클록킹한 샘플의 시퀀스에서 샘플을 표기한다. 양자화기(Q)에 대한 입력은 y[n]으로 표기되어 있고, 이 입력은 또한 상기 DSM의 출력 신호가 된다. 상기 분석은 상기 양자화기(Q)를 단지 처리된 신호에 대해 랜덤한 잡음을 가산하는 가산기로 가정한 연산 모델을 기초로 하고 있다. 그러므로, 상기 양자화기는 이 분석에서 무시된다.

상기 신호 y[n] = fx[n] + w[n], 즉 샘플 [n]에서의 출력 신호 y[n]는 계수(f)와 선행하는 적분기(7)의 출력w[n]의 합을 곱한 입력 신호 x[n]이다.

적분기(7)의 각각의 출력 신호에 동일한 원리를 적용하면, 일련의 수학식 1이 얻어진다.

[수학식 1]

y[n] = fx[n] + w[n]

w[n] = w[n-1] + ex[n-1] + Ey[n-1] + v[n-1]

v[n] = v[n-1] + dx[n-1] + Dy[n-1] + u[n-1]

u[n] = u[n-1] + cx[n-1] + Cy[n-1] + t[n-1]

t[n] = t[n-1] + bx[n-1] + By[n-1] + s[n-1]

s[n] = s[n-1] + ax[n-1] + Ay[n-1]

이들 수학식은 기술 분야에서 잘 알려진 바와 같이 z 변환식으로 변환되며, 이에 따라 다음과 같은 일련의 수학식 2가 얻어진다.

[수학식 2]

Y(z) = fX(z) + W(z)

W(z)(1-z^-1) = z^-1(eX(z) + EY(z) + V(z))

V(z)(1-z^-1) = z^-1(dX(z) + DY(z) + U(z))

U(z)(1-z^-1) = z^-1(cX(z) + CY(z) + T(z))

T(z)(1-z^-1) = z^-1(bX(z) + BY(z) + S(z))

S(z)(1-z^-1) = z^-1(aX(z) + AY(z))

X(z)의 단일 함수인 Y(z)(수학식 3)를 구하기 위해 상기 z 변환식을 풀 수 있다.

[수학식 3]

이 수학식 3은 다음의 수학식, 즉 수학식 4의 우변에 나타낸 바와 같이 다시 표현될 수도 있다. 상기 DSM의 소망의 전달 함수는 수학식 4의 좌변에 주어진

의 형태로 표현될 수 있고 수학식 4의 우변과 동일하다.

[수학식 4]

원하는 전달 함수를 제공하기 위해 계수(α_n,β_n)가 기존의 방법으로 선택된다면, 계수(α₀∼α₅)로부터 계수(f∼a)를 구하고 계수(β₀∼β₅)로부터 계수(E∼A)를 구하기 위해 다음과 같이 수학식 4를 풀 수 있다.

f는 분자에서 유일한 Z⁰항이다. 그러므로, f = α₀이다.

다음에, 항 α₀(1-z^-1)⁵이 우변의 분자로부터 감산되며, 이에 따라 다시 산출된 α₀ + α₁Z^-1... +... α₅Z^-5- α₀(1-Z^-1)⁵ 가 얻어진다.

이와 유사하게, f(1-z^-1)⁵가 우변의 분자로부터 감산된다. 이때, e는 유일한 z^-1항이며, 다시 산출된 좌변의 분자의 대응 α₁과 동일해 질 수 있다.

이 과정은 분자의 모든 항에 대해 반복된다.

이 과정은 분모의 모든 항에 대해 반복된다.

도 1은 기존의 델타 시그마 변조기의 블록도.

도 2는 3차 필터부로서 구성되어 있는, 이전에 제안된 델타 시그마 변조기의 블록도.

도 3은 잡음 정형 특성을 보인 도면.

도 4는 본 발명에 따른 델타 시그마 변조기(DSM)의 개략적 블록도.

도 5는 도 4의 DSM의 변형예의 블록도.

도 6은 대안적인 DSM의 블록도.

도 7은 1 비트 지연 요소와 직렬인 가산기를 구비하는 적분기를 도시하는 도면.

도 8은 부록의 설명을 돕기 위한 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

4 : 입력 5 : 출력

6 : 지연 소자 10 : 계수 발생기

61∼63 : 가산기 71∼73 : 적분기

Q : 양자화기

Claims

n차 델타 시그마 변조기(Delta-Sigma Modulator:DSM)(여기서 n은 적어도 1이다)를 포함하는 프로세서에 있어서,

상기 변조기는,

1 비트 신호를 수신하기 위한 입력과,

p 비트 신호를 1 비트 형태로 재양자화하는 양자화기(quantizer)로서, 재양자화된 신호는 상기 프로세서의 출력 신호가 되는, 상기 양자화기와,

복수의 신호 결합기를 포함하고,

상기 복수의 신호 결합기는,

상기 입력 신호와 제 1 계수의 곱 및 상기 출력 신호와 제 2 계수의 곱의 가산 결합(additive combination)의 적분을 실행하는 제 1 결합기와,

적어도 하나의 중간 결합기로서, 상기 결합기 각각이 상기 입력 신호와 제 1 계수의 곱, 상기 출력 신호와 제 2 계수의 곱 및 선행 단의 적분값의 가산 결합의 적분을 실행하는, 상기 중간 결합기와,

상기 양자화기에 의해 재양자화되어 상기 1 비트 출력 신호를 형성하는 상기 p 비트 신호를 형성하도록, 상기 입력 신호와 제 1 계수의 곱 및 선행 단의 적분값의 가산 결합을 실행하는 최종 결합기를 포함하며,

상기 입력 신호는 결합기를 통한 지연에 상응하게 지연되어 상기 제 1 결합기 및 상기 중간 결합기에 공급되고, 상기 최종 결합기에는 그러한 지연 없이 공급되며, 상기 양자화기의 1 비트 출력 신호가 균등하게 지연되어 상기 결합기들에 피드백되고, 상기 최종의 결합기는 상기 최종 결합기에 수신되는 상기 입력 신호에 시간적으로 대응하는 p 비트 신호를 선행 결합기로부터 수신하는, 프로세서.
제 1 항에 있어서,

상기 제 1 계수는 가변인 프로세서.
제 2 항에 있어서,

상기 가변의 제 1 계수를 생산하는 수단을 더 포함하는 프로세서.
제 1 항에 있어서,

상기 각 결합기는 리플-캐리 가산기(ripple-carry adder)를 포함하는 프로세서.
제 1 항에 있어서,

상기 DSM은 다른 1 비트 신호를 수신하기 위한 다른 입력(a further input)을 가지며, 상기 각 결합기는 상기 다른 1 비트 신호와 다른 계수의 곱을 상기 가산 결합에 가산적으로 결합하는 프로세서.
제 1 항에 따른 신호 프로세서를 구비하는 오디오 신호 프로세서.