JP2844806B2

JP2844806B2 - 並列比較型ａ―ｄ変換器

Info

Publication number: JP2844806B2
Application number: JP4743190A
Authority: JP
Inventors: 裕治源代
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-02-28
Filing date: 1990-02-28
Publication date: 1999-01-13
Anticipated expiration: 2014-01-13
Also published as: KR100209100B1; JPH03250816A

Description

【発明の詳細な説明】以下の順序でこの発明を説明する。

A.産業上の利用分野 B.発明の概要 C.従来の技術 D.発明が解決しようとする課題 E.課題を解決するための手段 F.作用 G.実施例 G1 一実施例の構成（第１図〜第３図） G2 一実施例の動作（第１図〜第６図） H.発明の効果 A.産業上の利用分野この発明は、例えば映像信号の高速変換に好適な、２
段構成のエンコーダを有する並列比較（フラッシュ）型
Ａ−Ｄ変換器に関する。

B.発明の概要この発明は、２段構成のエンコーダを有するフラッシ
ュ型Ａ−Ｄ変換器において、初段エンコーダでは、下位
ビットを生成すると共に、初段での最上位ビットの補数
ビットを生成し、次段エンコーダでは、初段での最上位
ビットと、その補数ビットとを用いて、上位ビットを生
成することにより、エンコーダの構成を簡単化しなが
ら、デジタルエラー（スパークル）の発生を制御するこ
とができるようにしたものである。

C.従来の技術まず、第７図〜第11図を参照しながら、従来の並列比
較型（フラッシュ）Ａ−Ｄ変換器について説明する。

従来、高速動作が可能で、かつデジタルエラーを抑制
した並列比較型Ａ−Ｄ変換器が、例えば特開昭62−3272
4号公報に記載されている。

即ち、従来の並列比較型Ａ−Ｄ変換器の原理的構成を
示す第７図において、（１）は所定の電位差を有する電
圧がそれぞれ供給される端子V_ra及び端子V_rbの間に等し
い抵抗値を有する抵抗器を直列接続した基準分圧器であ
る。この分圧器（１）の2ⁿ個の基準電位点VR₁乃至VR_xは
比較器群（２）の2ⁿ個の各比較器に接続され、入力端子
1Nに供給されるアナログ入力信号と基準電位点VR₁乃至V
R_xの各電圧とが比較される。比較器群（２）の出力は、
アンド回路群（３）を介して、２段構成のエンコーダ
（４），（５）に供給され、アナログ信号のレベルに応
じたデジタル信号に変換される。

例えば、８ビットＡ−Ｄ変換器の場合、それぞれ256
個の比較器とアンド回路とが、それぞれ４ブロックに分
割されて、第８図Ａに示すように、各アンド回路ブロッ
ク（3A）〜（3D）は64個のアンド回路A1〜A64を備え
る。図示を省略した比較器C1〜C64の出力が、入力端子
＃１〜＃64を介して、正相・逆相の２出力が得られる、
並相バッファP1〜P64に供給され、例えば第２の、アン
ド回路ブロック（3B）の各アンド回路AiにはバッファPi
の正相出力とバッファPi＋１の逆相出力とが供給され
る。アンド回路A1〜A64の出力は、分配増幅器B1〜B64を
介して、例えば第２の、初段エンコーダブロック（4B）
の７本のビット線SUP,D5〜D0上の所定のワイヤードオア
回路（WOR）にそれぞれ供給される。各WORは、第８図Ｂ
の接続表に「１」で示すように配置される。

第８図に示すように、各４個のアンド回路を１ユニッ
トとして、各ユニット（3e）〜（3t）の下位６ビットの
出力中、D5〜D2ビットは４個のアンド回路に共通であ
る。また、同図Ａに示すように、エンコーダブロック
（4B）の最上位のビット線SUPには、第２〜第４のアン
ド回路ブロック（3B）〜（3D）の第1,第８のユニット
（3e），（31）の各３個のアンド回路A1〜A3,A30〜A32
の最上位ビットの出力が供給される。

第3,第４のエンコーダブロック（4C），（4D）も同様
に構成される。また、第１のエンコーダブロック（4A）
では、SUP線はオーバフローの信号を伝えるために用い
られているため、SUP線上にはWORがなく、６本のビット
線D5〜D0上に各WORが配置されるため、第８図Ｂにおい
ては、SUP線上のWORは「１^＊」で示してある。

第９図に示すように、次段のエンコーダ（５）では、
初段の各エンコーダブロック（4A）〜（4D）の６ビット
の出力D5〜D0が、アンド回路とインバータからなるエラ
ー抑止回路（6A）〜（6D）を介して、エンコーダ（５）
の下位ビット線D5〜D0に供給されると共に、第２〜第４
のエンコーダブロック（4B）〜（4D）の出力D5〜D0が上
位ビット線D7,D6に供給される。この上位ビット線D7,D6
には、エンコーダブロック（4B）〜（4D）からの最上位
ビットの出力SUPも供給されて、上位２ビットD7,D6が生
成される。

なお、図示を省略した第３のエンコーダブロック（4
C）の出力SUP,D5〜D0は最上位ビット線D7に供給され
る。

第１のエンコーダブロック（4A）のSUP出力はオーバ
フロー信号として用いられ、第２〜第４のエンコーダブ
ロック（4B）〜（4D）のSUP出力は、それぞれ対応する
エラー抑止回路（6B）〜（6D）に供給されると共に、隣
接のエラー抑止回路（6A）〜（6D）にも供給される。

エンコーダ（５）の各ビット線D7〜D0の出力は、エク
スクルーシブオア回路からなる出力反転回路（７）を介
して、それぞれ対応する出力端子に導出される。

上述のような従来のフラッシュ型Ａ−Ｄ変換器では、
入力電圧Vinが印加されると、例えばｉ番目までの比較
器の出力が「Ｈ」となり、ｉ＋１番目からの比較器の出
力が「Ｌ」となって、変化点のｉ番目のアンド回路の出
力だけが「Ｈ」となる。この「Ｈ」信号がエンコーダに
供給されて、変化点の場所に対応した２進コードが生成
される。

D.発明が解決しようとする課題ところで、前述のような従来のフラッシュ型Ａ−Ｄ変
換器においては、入力信号Vinのスルーレートが高い場
合に比較器のスイッチ動作が入力に追従できない等によ
り、比較器のパターンのH,Lの変化点の境界付近で、例
えば、・・・ＨＨＬＨ^＊ L ＬＬ・・・のように、H,Lがまだらに分布してしまうことがある。
このようなまだらパターンの２進コードがアンド回路ブ
ロック（３）に供給されると、２個の「Ｈ」がエンコー
ダ（４）に入力されるので、このようなパターンが発生
した場所によっては、非常に大きなエラー（スパーク
ル）が発生する。エラーパターンＨ^＊が、例えば16進法
で7Fと80の間で発生すると、FFが出力されてしまう。

このようなエラーの発生を抑止するために、従来のＡ
−Ｄ変換器では、第２〜第４のエンコーダブロック（4
B）〜（4D）のSUP出力がエラー抑止回路（6A）〜（6D）
に供給される。

例えば、第10図に示すように、同一アンド回路ブロッ
ク内のD5ビットが変化する付近でまだらパターンが発生
して、アンド回路A31,A33の出力がH,H^＊となった場合、となり、SUP線上のWORにより、D5の抑止が行なわれて、
本来の出力コード「011110」が出力され、16LSB以上の
エラーが抑止される。

また、例えば、第11図に示すように、隣接するアンド
回路ブロック（3A），（3B）間に跨がって、まだらパタ
ーンが発生して、アンド回路A63,A1の出力がH,H^＊とな
った場合、上位のアンド回路ブロック（3A）の下位６ビ
ットD5〜D0が抑止される。

ところが、前述のような従来のＡ−Ｄ変換器では、上
位２ビットを作るのに下位６ビット＋１ビットの出力の
全てをワイアードオアしているので，次段のエンコーダ
（５）の上位ビット線D7,D6のWORのソース数が14個にも
なってしまう。また、初段の各エンコーダブロック（4
A）〜（4D）でも、６本のビット線D5〜D0のWORのソース
の数が32個にもなってしまう。WORのエミッタ側の出力
論理振幅はベース側の入力論理振幅より小さくなるた
め、各WORのドライブに大振幅を必要とすると共に、所
要振幅に到達するまでの時間が延びてしまうという問題
があった。

また、初段の各エンコーダブロック（4A）〜（4D）の
最上位ビット線SUPの負荷静電容量が他のビット線に比
べて、ひときわ大きいので、それがディレイの限界、即
ち、処理速度限界を大きく引き下げているという問題が
あった。

かかる点に鑑み、この発明の目的は、エンコーダの構
成を簡単化しながら、デジタルエラー（スパークル）の
発生を抑制することができる並列比較型Ａ−Ｄ変換器を
提供するところにある。

E.課題を解決するための手段この発明の並列比較型Ａ−Ｄ変換器は、アナログ入力
電圧を所定の基準電圧と比較する複数のブロックからな
る比較器と、この複数のブロックの比較器の各ブロック
毎の出力に基づいて下位ビットを生成する複数の初段エ
ンコーダと、この複数の初段エンコーダで生成された下
位ビットに基づいて上位ビットを生成する次段エンコー
ダとを有する並列比較型Ａ−Ｄ変換器において、上記複
数の初段エンコーダの各々が上記比較器の各ブロックの
所定出力から上記下位ビットを生成すると共に、上記下
位ビット中の最上位ビットの補数ビットを生成し、上記
次段エンコーダは上記下位ビット中の最上位ビット及び
上記補数ビットに基づいて上記上位ビットを生成するよ
うにしたものである。

F.作用かかる構成によれば、エンコーダの構成が簡単化され
ると共に、デジタルエラー（スパークル）の発生が抑制
される。

G.実施例以下、第１図〜第６図を参照しながら、この発明によ
る並列比較型Ａ−Ｄ変換器を８ビットＡ−Ｄ変換に適用
した場合の一実施例について説明する。

G1 一実施例の構成この発明の一実施例の全体の構成を第１図に示し、そ
の要部の構成を第２図及び第３図に示す。この第１図〜
第３図において、前出第７図〜第９図に対応する部分に
は、同一ないし〔１〕の位が同一の符号を付して一部説
明を省略する。

第１図において、（2A）〜（2D）は比較器ブロックで
あって、それぞれ縦続接続された256個の比較器と並相
バッファとが４ブロックに分割されて、第２図Ａに示す
ように、各比較器ブロック（2A）〜（2D）は64個の比較
器C1〜C64と並相バッファP1〜P64から構成される。各比
較器ブロック（2A）〜（2D）の出力がアンド回路ブロッ
ク（13A）〜（13D）にそれぞれ供給され、各アンド回路
ブロック（13A）〜（13D）の出力が初段エンコーダ（14
A）〜（14D）にそれぞれ供給され、エンコーダ（14A）
〜（14D）の出力が次段エンコーダ（15）に供給され
る。

第２図Ａに示すように、各アンド回路ブロック（13
A）〜（13D）はそれぞれ64個のアンド回路A1〜A64を備
える。各アンド回路ブロック（13A）〜（13D）では、本
出願人による特願平１−155846号におけると同様に、ア
ンド回路中、4n＋１番目のアンド回路A4n＋１には、4n
＋１番目のバッファP4n＋１の正相出力が供給されると
共に、4n＋５番目のバッファP4n＋５の逆相出力が4n＋
４番目のアンド回路A4n＋４と共通に供給される。ま
た、4n＋2,4n＋３番目のアンド回路A4n＋2,A4n＋３に
は、それぞれ4n＋2,4n＋３番目のバッファP4n＋2,P4n＋
３の正相出力と、4n＋3,4n＋４番目のバッファP4n＋3,P
4n＋４の逆相出力が供給される。そして、4n＋２番目の
バッファP4n＋２の逆相出力は無接続とされる。

この実施例においては、第２図Ａに示すように、初段
エンコーダブロック（14A）〜（14D）にそれぞれ下位ビ
ット中の最上位ビットD5の補数のビット線D5Nと、下位
の２本のビット線D1a,D0aに等価な２本のビット線D1b,D
0bとが新たに設けられる。各２本のビット線D1a,D0a及
びD1b,D0bは、寄生容量を低減するため、初段エンコー
ダブロックの両側にそれぞれ配置される。

アンド回路A1〜A64の出力は、分配増幅器B1〜B64を介
して、例えば第２の、初段エンコーダブロック（14B）
の９本のビット線D5,D5N,D4〜D2,D1a,D0a,D1b,D0b上の
所定のWORにそれぞれ供給される。各WORは第２図Ｂの接
続表に「１」で示すように配置される。

この実施例では、第２図に示すように、各４個のアン
ド回路を１ユニットとして、８個のユニット（13e）〜
（13l）の各１番目のアンド回路A1,A5‥‥A29の出力が
上位にビット線D5N,D4〜D2に供給されると共に、他の８
個のユニット（13m）〜（13t）の各１番目のアンド回路
A33,A37‥‥A61の出力が上位ビット線D5,D4〜D2に供給
されて、初段エンコーダブロック（14B）の上位ビット
線D5,D5N,D4〜D2上のWORが大幅に減少する。

また、８個のユニット（13e）〜（13l）の下位２ビッ
トの出力が一方のビット線D1a,D0a上の所定のWORに供給
されると共に、他の８個のユニット（13m）〜（13t）の
下位２ビットの出力が他方のビット線D1b,D0b上の所定
のWORに供給されて、各ビット線D1a,D0a,D1b,D0b上のWO
Rが半減する。

そして、同図Ａに示すように、エンコーダブロック
（14B）の最上位のビット線D5Nには、アンド回路ブロッ
ク（13B）の１番目のアンド回路A1の出力が供給され
る。

第3,第４のエンコーダブロック（14C），（14D）も同
様に構成される。また、第１のエンコーダブロック（14
A）では、アンド回路ブロック（13B）の１番目のアンド
回路A1の出力が、最上位のビット線D5Nには供給され
ず、オーバフロー信号として用いられるため、第２図Ｂ
においては、D5N線上のWORは「１^＊」で示してある。

第３図に示すように、次段のエンコーダ（15）では、
初段のエンコーダブロック（14A）〜（14D）からの各２
本の下位ビット線D1a,D0a及びD1b,D0bが、それぞれオア
回路O1及びO0を介して、エンコーダ（15）の下位ビット
線D1,D0に共通に接続される。エンコーダブロック（14
A）〜（14D）からの各３本の中位ビット線D4〜D2がエン
コーダ（15）の中位ビット線D4〜D2に共通に接続され
る。初段での最上位ビット線D5と補数ビット線D5Nの出
力が、各エンコーダブロック（14A）〜（14D）から、そ
れぞれ対応するエラー抑止回路（16A）〜（16D）を介し
て、エンコーダ（15）のビット線D5と上位ビット線D7,D
6に供給されると共に、隣接のエラー抑止回路（16A）〜
（16D）にも供給される。

エンコーダ（15）の各ビット線D7〜D0の出力は、出力
反転回路（７）を介して、それぞれ対応する出力端子に
導出される。

G2 一実施例の動作次に、第４図〜第６図をも参照しながら、この発明の
一実施例の動作について説明する。

第４図に示すように、この実施例では、各アンド回路
ブロック（13A）〜（13D）のアンド回路中、4n＋１番目
のアンド回路A4n＋１が初段エンコーダブロック（14A）
〜（14D）の上位ビットD5〜D2を受持ち、4n＋２〜4n＋
４番目の３個のアンド回路A4n＋２〜A4n＋４が下位ビッ
トD1,D0を受持っている。従って、第５図に例示するよ
うに、３つとび以下のまだらパターンでは、D2以上のビ
ットのデジタルエラーが発生することがない。即ち、こ
の実施例のエンコーダは、本質的に、比較器のまだらパ
ターンによるエラーの影響を受けにくい。

また、この実施例において、初段エンコーダブロック
（14A）〜（14D）に設けたビット線D5Nは、実質的には
アンド回路A1〜A32の出力のオアであり、直観的にはビ
ット線D5の補数になるものである。正常の場合は、エン
コーダブロック（14A）〜（14D）のいずれかが出力すべ
きときには、計８本のビット線D5,D5Nの内、たかだか１
本が「Ｈ」になる。これにより、この実施例では、D5,D
5NのWORで出力の上位ビットD6,D7を生成して、D6,D7ビ
ットのWORの数を大幅に低減している。

更に、この実施例では、例えば、第６図に示すよう
に、入力が32の倍数の付近でまだらパターンが発生し
て、アンド回路ブロック内のD5ビットが変化し、エンコ
ーダブロック（14A）〜（14D）のビット線D5,D5Nの内２
本がＨになる場合、第３図のエラー抑止回路（16A）〜
（16D）により、出力コードが大きくなる方向（第３図
で右側）のD5もしくはD5N抑止される。この場合は、従
来例と異なり、同一エンコーダブロックの内外の区別を
必要としない。

こうして、この実施例では、７つとびまでのまだらパ
ターンが発生した場合、比較器の出力だけで真の値を正
確に定義することは不可能であるが、16LSB程度のエラ
ーに抑え込むことができる。

以上詳述のように、この実施例によれば、初段エンコ
ーダの最上位ビットD5の補数ビットD5Nを設け、両者の
オアをとって上位ビットを生成するようにしたので、上
位ビットのWORのソース数を低減することができて、論
理振幅の減少を抑えることができると共に、下位ビット
のWORも上位ビットと同数のソース数になって、信号の
レベルを揃えることができる。また、負荷容量も低減す
ることができて、変換処理を高速にすることができる。

更に、補数ビットD5Nを利用して、初段エンコーダブ
ロック内外の区別なしに、エラー抑止することができ
る。

H.発明の効果以上詳述のように、この発明によれば、初段エンコー
ダでは、下位ビットを生成すると共に、初段での最上位
ビットの補数ビットを生成し、次段エンコーダでは、初
段での最上位ビットと、その補数ビットとを用いて、上
位ビットを生成するようにしたので、エンコーダの構成
を簡単化しながら、デジタルエラー（スパークル）の発
生を抑制することができる並列比較型Ａ−Ｄ変換器が得
られる。

【図面の簡単な説明】

第１図はこの発明による並列比較型Ａ−Ｄ変換器の一実
施例の全体の構成を示すブロック図、第２図はこの発明
の一実施例の要部の構成を示すブロック図、第３図はこ
の発明の一実施例の他の要部の構成を示すブロック図、
第４図〜第６図はこの発明の一実施例の動作を説明する
ためのブロック図、第７図は従来の並列比較型Ａ−Ｄ変
換器の構成例を示すブロック図、第８図は従来例の要部
の構成を示すブロック図、第９図の従来例の他の要部の
構成を示すブロック図、第10図及び第11図は従来例の動
作を説明するためのブロック図である。（１）は基準分圧器、（2A）〜（2D）は比較器群、（13
A）〜（13D）はアンド回路群、（14A）〜（14D）は初段
エンコーダ、（15），（15A）〜（15E）は次段エンコー
ダ、（16A）〜（16D）はエラー抑止回路である。

Claims

(57)【特許請求の範囲】

【請求項１】アナログ入力電圧を所定の基準電圧と比較
する複数のブロックからなる比較器と、この複数のブロ
ックの比較器の各ブロック毎の出力に基づいて下位ビッ
トを生成する複数の初段エンコーダと、この複数の初段
エンコーダで生成された下位ビットに基づいて上位ビッ
トを生成する次段エンコーダとを有する並列比較型Ａ−
Ｄ変換器において、上記複数の初段エンコーダの各々が上記比較器の各ブロ
ックの所定出力から上記下位ビットを生成すると共に、上記下位ビット中の最上位ビットの補数ビットを生成
し、上記次段エンコーダは上記下位ビット中の最上位ビット
及び上記補数ビットに基づいて上記上位ビットを生成す
るようにしたことを特徴とする並列比較型Ａ−Ｄ変換
器。