JPH03270513A - 並列比較型ａ―ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えば映像信号の高速変換に好適［発明の
概要］ この発明は、フラッシュ型Ａ−Ｄ変換器において、エン
コーダが第２下位ビットの補数ビットを生成し、この補
数ビットと第２下位ビットとの論理積をとることにより
、遅延時間の増大無しに、エンコーダに入力される所定
のエラーパターンを容易に検出することができるように
したものである。

［従来の技術］ 従来、高速変換に有用なものとして、並列比較（フラッ
シュ）型Ａ−Ｄ変換器が知られている。

まず、第４図及び第５図を参照しながら、従来のフラッ
シュ型Ａ−Ｄ変換器について説明する。

第４図において、（１）は基準分圧器であって、所定の
電位差を有する電圧がそれぞれ供給される端子Ｖｒａ及
び端子Ｖｒｂの間だ、等しい抵抗値を有する複数の抵抗
器を直列接続して構成される。この分圧器（１〉　　の
２″個の基準電位点ＶＲＩ乃至ＶＲｘは比較器群（２）
の２″個の各比較器に接続され、入力端子に供給される
アナログ入力信号Ｖｉｎと基準電位点ＶＲＩ〜ＶＲｘ　
の各電圧が比較される。

比較器群（２）の各比較器の出力は、例えば、・ＨＨＨ
ＬＬＬ・ のように、入力電圧値に応じて上から順にＨとなり、あ
る点からＬに変化する、いわゆる「温度計コード」とな
る。アンド回路群（３）において、この「温度計コード
」出力が微分され、変化点が検出される。この変化点に
対応する出力だけがＨである、アンド回路群（３）の出
力がエンコーダ（０に供給されて、アナログ信号のレベ
ルに応じたデジタル信号に変換され、ラッチ（５）を経
て導出される。

第５図に示すように、例えば６ビツトの場合、エンコー
ダ（４）は、アンド回路群（３）の出力データＡ１〜Ａ
６４がそれぞれ供給される、複数のワイヤードオア回路
（ＷＯＲ）を６本のビット線Ｄ５〜ＤＯ上に配設して構
成される。各ＷＯＲは、例えばスイッチングトランジス
タで構成される。

［発明が解決しようとする課題］ ところで、前述のような従来のフラッシュ型Ａ−Ｄ変換
器においては、人力信号Ｖｉｎのスルーレートが高い場
合に比較器のスイッチングが入力に追従できない等によ
り、比較器のパターンのＨ２Ｌの変化点の境界付近で、
例えば、 ・　ＨＨＬＨ＊ＬＬＬ　　・ のように、Ｈ，Ｌがまだらに分布してしまうことがある
。このようなまだらパターンの２進コードがアンド回路
ブロック（３）に供給されると、エンコーダ（４）には
、本来の入力と異なり、２個のＨが入力されるので、こ
のようなパターンが発生した場所によっては、本来の２
進コードとは大きくかけ離れた２進コード（スパークル
）が発生して、非常に大きなデジタルエラーとなるとい
う問題があった。

上述のように、複数のＨがエンコーダに入力される「マ
ルチインエラー」の場合でも、グレイコードないし変形
グレイコードを用いて、エンコーダ出力のスパークルを
抑止することができる。

（特開昭６２−３２７２４号公報、特開平１−１８１３
２７号公報など参照） ところが、グレイコードないし変形グレイコードを用い
る場合には、通常２進コードに変換するための排他的論
理和回路（ＥＸ−ＯＲ）が、例えば、ビット数段だけ縦
続されて、遅延時間が増大するという問題があった。

かかる点に鑑み、この発明の目的は、遅延時間の増大無
しに、エンコーダに人力される所定のエラーパターンを
検出することができる並列比較型Ａ−Ｄ変換器を提供す
るところにある。

［課題を解決するための手段］ この発明は、アナログ入力電圧Ｖｉｎを所定の基準電圧
Ｖｒ　と比較する複数の比較器（１２）と、この複数の
比較器の出力に基づいて複数のビット信号Ｄ５〜ＤＯを
生成するエンコーダ（１４）とを有する並列比較型Ａ−
Ｄ変換器において、エンコーダが複数のビット信号中の
第２下位ビットＤ１の補数ピッ）Ｄ零を生成すると共に
、この補数ビット及び第２下位ビットの論理積を生成す
る論理積回路（１５）を設け、この論理積回路の出力に
基づいて、複数の比較器の出力中の所定のエラーパター
ンを検出するようにした並列比較型Ａ−Ｄ変換器である
。

［作用コ この発明によれば、エンコーダに入力される所定のエラ
ーパターンが、遅延時間の増大無しに、容易に検出され
る。

［実施例］ 以下、第１図〜第３図を参照しながら、この発明による
並列比較型Ａ−Ｄ変換器の一実施例について説明する。

この発明の一実施例の全体の構成を第１図に示し、その
要部の構成を第２図に示す。この第１図において、前出
第４図に対応する部分には同一の符号を付ける。

第１図において、（１２）は比較器群、（１３）はアン
ド回路群であって、例えば６ビツ）Ａ−Ｄ変換器の場合
、それぞれ６４個の比較器０１〜Ｃ６４とアンド回路Ａ
ｌ−Ａ６４を備える。比較器０１〜Ｃ６４の出力が、正
相・逆相の２出力を得る並相バッファＰ１〜Ｐ６４に供
給されて、各アンド回路Ａｉ　にはバッファＰｉ　の正
相出力とバッファＰ１＋１の逆相出力とが供給される。

アンド回路Ａｌ　−Ａ６４の出力は、分配増幅器８１〜
Ｂ６４を介して、エンコーダ（１４）の７本のビット線
Ｄ５〜ＤＯ及びＤ本上の所定のワイヤードオア回路（Ｗ
ＯＲ）にそれぞれ供給される。

この実施例では、エンコーダ（１４〉の２本のビット線
Ｄ１及びＤ本の出力がアンド回路（１５）に供給される
。

第２図の接続表に示すように、第１〜第６のビット線Ｄ
５〜ＤＯ上では、各ＷＯＲが通常の２進コードの「１」
に相当する位置に配置される。

また、第７のヒフ１０本　は第２下位ビットＤ１の補数
であって、同じアンド回路Ａ＋　の出力が両ビット線り
本及びＤ１上の各ＷＯＲに共通に供給されることはない
。

次に、第３図をも参照しながら、この発明の一実施例の
動作について説明する。

各アンド回路Ａｉ　からの入力にエラーがない場合、エ
ンコーダ（１４〉の出力は、第２図に示すように、第１
〜第６のビットＤ５〜ＤＯが通常の２進コードとなり、
第７のヒフ１０本は第２下位ビットＤ１　の反転となる
。

「２インエラー」が発生して、アンド回路Ａ１と、これ
から１つとびのアンド回路Ａ１＋２、例えば、Ａ１　と
Ａ３　との出力が共にＨとなった場合、このアンド回路
Ａｌ、　Ａ３　のＨ出力がビット線Ｄ１゜Ｄ本上の各Ｗ
ＯＲに供給されると、第３図に示すように、アンド回路
Ａ１からの入力に対応するエンコーダ（１４〉の出力デ
ータはビットＤ１が「１」となる。また、アンド回路Ａ
３からの入力に対応するエンコーダ（１４〉の出力デー
タはビットＤ本が「１」となり、前出第２図と比較して
明らかなように、いずれも正常時のエンコーダ（１４）
の出カバターンと異なる。

第３図に示すように、各アンド回路Ａ１　からの入力に
対応するエンコーダ（１４）の出カバターンも、ビット
Ｄｉ、　Ｄ本がそれぞれ「１」となる点で正常時と異な
る。

この実施例では、アンド回路（１５）を設けて、この両
ビットＤｉ、　Ｄ本の論理積をとることにより、簡単な
構成で、遅延時間を増大させることなく、１つとびの「
２インエラー」が発生したことを確実に検出することが
できる。

なお、上述の実施例では、Ａ−Ｄ変換器のビット数が６
の場合について説明したが、他のビット数にも容易に対
応することができる。

また、３つとび、７つとびの「２インエラー」にも同様
に対応することができる。

また、上述の実施例では、論理積生成のためにアンド回
路（１５）を用いたが、適宜の論理回路を用いて同様に
対処することができる。

［発明の効果］ 以上詳述のように、この発明によれば、エンコーダにお
いて第２下位ビットの補数ビットを生威し、この補数ビ
ットと第２下位ビットとの論理積をとるようにしたので
、遅延時間の増大無しに、エンコーダに入力される所定
のエラーパターンを容易に検出することができる並列比
較型Ａ−Ｄ変換器が得られる。

【図面の簡単な説明】

第１図はこの発明による並列比較型Ａ−Ｄ変換器の一実
施例の構成を示す結線図、第２図はこの発明の一実施例
の要部の構成を示す表図、第３図はこの発明の一実施例
の要部の動作を説明するための表図、第４図は従来の並
列比較型Ａ−Ｄ変換器の構成例を示すブロック図、第５
図は従来例の要部の構成を示す結線図である。 （１）は基準分圧器、（１２）は比較器群、（１３）は
アンド回路群、（１４）はエンコーダ、（１５）は論理
積回路（アンド回路）である。 室茂伊１ｔｎ９炉の持続状剋。 第２図Ａ 定Ｒ１例の嬰がの動作抜札 第３図Ａ 賞澹例のζ顔の待絖抜悲 第２図Ｂ 賞於釘のｖｅβの動作状継。 第３図Ｂ 従来例 第４図 従来例の要が 第５図 ７３−

Claims (1)

1. 【特許請求の範囲】 アナログ入力電圧を所定の基準電圧と比較する複数の比
   較器と、この複数の比較器の出力に基づいて複数のビッ
   ト信号を生成するエンコーダとを有する並列比較型Ａ−
   Ｄ変換器において、 上記エンコーダが上記複数のビット信号中の第２下位ビ
   ットの補数ビットを生成すると共に、この補数ビット及
   び上記第２下位ビットの論理積を生成する論理積回路を
   設け、 この論理積回路の出力に基づいて、上記複数の比較器の
   出力中の所定のエラーパターンを検出するようにしたこ
   とを特徴とする並列比較型Ａ−Ｄ変換器。