JPS6243217A - 並列形ａｄ変換器 - Google Patents
並列形ａｄ変換器Info
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- JPS6243217A JPS6243217A JP18170785A JP18170785A JPS6243217A JP S6243217 A JPS6243217 A JP S6243217A JP 18170785 A JP18170785 A JP 18170785A JP 18170785 A JP18170785 A JP 18170785A JP S6243217 A JPS6243217 A JP S6243217A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、符号変換回路に関し、特に、並列形高速ＡＤ
変換器（以下ＡＤＣと略称）の符号化回路として使用す
るのに適したものである。
変換器（以下ＡＤＣと略称）の符号化回路として使用す
るのに適したものである。
一般に、並列形ＡＤＣは、第６図に示すようにｎを出力
ビツト数とすれば、（２°−１）レベルに分圧された参
照電圧■、のそれぞれとアナログ入力電圧■１Ｎを比較
する（２’−１）（オーバーフローを含む場合は２重個
）の比較器１０から成る比較器群ｌと、これらの比較器
からの出カバターンを２進符号に変換する符号変換回路
２から成る。また比較器１０は、参照電圧Ｖ、と入力信
号を比較する部分１１と排他的ＯＲ回路１２から成る。
ビツト数とすれば、（２°−１）レベルに分圧された参
照電圧■、のそれぞれとアナログ入力電圧■１Ｎを比較
する（２’−１）（オーバーフローを含む場合は２重個
）の比較器１０から成る比較器群ｌと、これらの比較器
からの出カバターンを２進符号に変換する符号変換回路
２から成る。また比較器１０は、参照電圧Ｖ、と入力信
号を比較する部分１１と排他的ＯＲ回路１２から成る。
これらの比較する部分１１の出力は、参照電圧Ｖ、が入
力電圧ｖ、Ｎより低いところでは全て高電位（以下°Ｈ
”と表示）となり、その逆のところではすべて低電位と
なる。隣接するレベルの参照電圧を受ける１対の比較器
の比較部分１１の出力は、排他的ＯＲ回路により一致性
が検査される。したがって、一連の比較部分１１の出力
が”Ｌ”から°Ｈ°に変わる位置に対応する排他的ＯＲ
回路１２のみが”Ｈ″の出力を生じ、他はすべて“Ｌ“
を生じる。すなわち、この°Ｈ”出力を発生する排他的
ＯＲ回路は、入力電圧■工、のレベルに対応する。この
出力は符号変換回路２に供給されるが、この出力が対応
する２進符号の各ビット線に接続し、ワイヤードＯＲを
とることにより符号変換回路２は構成されている。
力電圧ｖ、Ｎより低いところでは全て高電位（以下°Ｈ
”と表示）となり、その逆のところではすべて低電位と
なる。隣接するレベルの参照電圧を受ける１対の比較器
の比較部分１１の出力は、排他的ＯＲ回路により一致性
が検査される。したがって、一連の比較部分１１の出力
が”Ｌ”から°Ｈ°に変わる位置に対応する排他的ＯＲ
回路１２のみが”Ｈ″の出力を生じ、他はすべて“Ｌ“
を生じる。すなわち、この°Ｈ”出力を発生する排他的
ＯＲ回路は、入力電圧■工、のレベルに対応する。この
出力は符号変換回路２に供給されるが、この出力が対応
する２進符号の各ビット線に接続し、ワイヤードＯＲを
とることにより符号変換回路２は構成されている。
上述した構成によるＡＤＣでは、比較器の比較部１１は
ラッチジグコンパレータが使用されるが、高速に変化す
る入力信号が入力したとき１人力信号が各比較器に到達
するまでの時間のずれや１ラツチングコンパレータへの
クロック信号の時間的ずれにより、本来ただ一つの比較
器の排他的０．Ｒ回路の出力が”Ｈ”となるものが、２
つ以上の排他的ＯＲ回路出力が°Ｈ″となることがある
。符号変換回路でＯＲをとっているために、この場合デ
ィジタル出力は全く別の値となり、いわゆるビット欠を
生じる。これは特に上位ビットの切り換り点で大きなピ
ット欠となる。例えば２進符号で”０１１１…１１’
となるところが、これの次の値を示す比較器出力も”Ｈ
”となるとディジタル出力は０１１１… １１”（！−
＠１００…ＯＯ″のＯＲをとって°ｉｌｌ…１１”とな
り、 １／２フルスケールの大きな誤差が生じることになる。
ラッチジグコンパレータが使用されるが、高速に変化す
る入力信号が入力したとき１人力信号が各比較器に到達
するまでの時間のずれや１ラツチングコンパレータへの
クロック信号の時間的ずれにより、本来ただ一つの比較
器の排他的０．Ｒ回路の出力が”Ｈ”となるものが、２
つ以上の排他的ＯＲ回路出力が°Ｈ″となることがある
。符号変換回路でＯＲをとっているために、この場合デ
ィジタル出力は全く別の値となり、いわゆるビット欠を
生じる。これは特に上位ビットの切り換り点で大きなピ
ット欠となる。例えば２進符号で”０１１１…１１’
となるところが、これの次の値を示す比較器出力も”Ｈ
”となるとディジタル出力は０１１１… １１”（！−
＠１００…ＯＯ″のＯＲをとって°ｉｌｌ…１１”とな
り、 １／２フルスケールの大きな誤差が生じることになる。
このような並列形ＡＤＣはチップレイアウトの都合上、
第５図１ζ示すように符号変換回路を２段階にして、比
較器群と等１段の符号変換回路２１を１つのブロックと
して、ｎ個のブロックに分割される０第５図においては
、°８ビットのＡＤＣの場合で、４個のブロックに分割
した場合を示し、比較器１０の内部に示した数値は、そ
の比較器出力が°Ｈ°となったときのディジタル出力を
示している０同図より明らかなように、上位ビットの変
化するところは、ちょうどブロックが変わるところであ
る。一般に同一ブロック内では入力信号ラインやクロッ
クのラインが共通であるため、各比較器間の整合性がと
れているが、隣り合うブロック間では各ラインが別であ
り、各信号の位相がばらつき整合性が低下し、ビット欠
が生じ易くなる。才な、上位ビットが変化するところだ
け１ζ影響が大きい。
第５図１ζ示すように符号変換回路を２段階にして、比
較器群と等１段の符号変換回路２１を１つのブロックと
して、ｎ個のブロックに分割される０第５図においては
、°８ビットのＡＤＣの場合で、４個のブロックに分割
した場合を示し、比較器１０の内部に示した数値は、そ
の比較器出力が°Ｈ°となったときのディジタル出力を
示している０同図より明らかなように、上位ビットの変
化するところは、ちょうどブロックが変わるところであ
る。一般に同一ブロック内では入力信号ラインやクロッ
クのラインが共通であるため、各比較器間の整合性がと
れているが、隣り合うブロック間では各ラインが別であ
り、各信号の位相がばらつき整合性が低下し、ビット欠
が生じ易くなる。才な、上位ビットが変化するところだ
け１ζ影響が大きい。
この影響を避けるため（こ、第５図に示すように各ブロ
ックごとの第１のエンコーダ２１がらのデータ出力を各
ビットについてＯＲ回路３ｏによりＯＲをとり、それを
抑制信号として隣接する下位のブロックからの出力をゲ
ート回路４０によりゲートすることにより、ブロック間
でのデータの２重発生を防ぎ、ビット欠を抑制する方法
が提案されている。（松沢、井上他；°８ビット超高速
Ａ／Ｄ変換器”、テレビジ１ン学会技術報告、ｖｏｌ、
８ 、 Ｎｏ、 ｌ ｌ 、 １９８４年６月）しか
し、この方法では、データ出力の各ビットについてのＯ
Ｒ回路とゲート回路が新たに必要であり、 ＯＲ回路は
ワイヤードＯＲは構成できないので回路が複雑になるこ
と、また、この回路による伝播遅延時間により、変換速
度が制限されること、およびＯＲ回路出力を通った抑制
信号は、隣接するブロックのデータ出力に対してＯＲ回
路の遅延分だけ遅れることになり、ゲートのタイミング
にずれが生じ、誤動作し易いことなどである〇 〔発明の目的〕 本発明の目的は、並列形高速ＡＤＣに使用し、大きなビ
ット誤りを防止するための符号変換回路を提供するにあ
る。
ックごとの第１のエンコーダ２１がらのデータ出力を各
ビットについてＯＲ回路３ｏによりＯＲをとり、それを
抑制信号として隣接する下位のブロックからの出力をゲ
ート回路４０によりゲートすることにより、ブロック間
でのデータの２重発生を防ぎ、ビット欠を抑制する方法
が提案されている。（松沢、井上他；°８ビット超高速
Ａ／Ｄ変換器”、テレビジ１ン学会技術報告、ｖｏｌ、
８ 、 Ｎｏ、 ｌ ｌ 、 １９８４年６月）しか
し、この方法では、データ出力の各ビットについてのＯ
Ｒ回路とゲート回路が新たに必要であり、 ＯＲ回路は
ワイヤードＯＲは構成できないので回路が複雑になるこ
と、また、この回路による伝播遅延時間により、変換速
度が制限されること、およびＯＲ回路出力を通った抑制
信号は、隣接するブロックのデータ出力に対してＯＲ回
路の遅延分だけ遅れることになり、ゲートのタイミング
にずれが生じ、誤動作し易いことなどである〇 〔発明の目的〕 本発明の目的は、並列形高速ＡＤＣに使用し、大きなビ
ット誤りを防止するための符号変換回路を提供するにあ
る。
かかる目的を達成するため本発明は、上位のブロックか
らのデータ出力の各ビ・ントのＯＲをとり、その信号で
下位のブロックからのデータ出力をゲートするのではな
く、上位ビ・ソトの切り換り点を境にして、それ以上の
レベルに対応するいくつかの比較器の出力で下位のブロ
ック出力をゲートしたことを特徴とする。
らのデータ出力の各ビ・ントのＯＲをとり、その信号で
下位のブロックからのデータ出力をゲートするのではな
く、上位ビ・ソトの切り換り点を境にして、それ以上の
レベルに対応するいくつかの比較器の出力で下位のブロ
ック出力をゲートしたことを特徴とする。
以下、本発明を実施例により説明する。第１図は、本発
明の第１の実施例を示したもので、比較器１０は参照信
号と入力信号を比較する部分と、隣接するレベルの参照
電圧を受ける比較器の比較部分の出力を受けて一致性を
検査するための排他的ＯＲ回路を含む。したがって、比
較器１０の出力は隣接する比較器の比較部分の出力が異
なる部分、すなわち、入力信号がある参照電圧を超える
部分に対応する比較器のみ°Ｈ°レベルになるものとす
る。第１図において比較器１０の内部に記しである数値
はその比較器に対応する２進コードで、この場合は８ビ
ツトの例として示しである。
明の第１の実施例を示したもので、比較器１０は参照信
号と入力信号を比較する部分と、隣接するレベルの参照
電圧を受ける比較器の比較部分の出力を受けて一致性を
検査するための排他的ＯＲ回路を含む。したがって、比
較器１０の出力は隣接する比較器の比較部分の出力が異
なる部分、すなわち、入力信号がある参照電圧を超える
部分に対応する比較器のみ°Ｈ°レベルになるものとす
る。第１図において比較器１０の内部に記しである数値
はその比較器に対応する２進コードで、この場合は８ビ
ツトの例として示しである。
才た、同図は、８ビツトのＡＤＣを例として掲げ、２５
６の比較器を４つのブロックに分割した場合について示
してあり、第２．第３番目のブロックを示しである。本
発明の特徴は上位ビット（この例では上位２ビット以上
）が変化する点から上の入力レベルｉこ対応する比較器
の出力のＯＲ論理をとって、その出力を禁止信号として
下位のブロック出力をゲート回路４０によりゲートする
ものである。これによって、クロックのジッタや、入力
信号の遅延ばらつきなどによる各比較器の出力が同時に
°Ｈ”レベルになるデータの２重発生による出力データ
の大きな誤り、すなわちビット欠けを防止することがで
きる。ここで、何個の比較器の出力のＯＲをとって、そ
れを禁止信号とするのであるが、クロックのジッタや、
入力信号の遅延ばらつきによって、出力が同時に′Ｈ”
レベルになる比較器は近接した比較器間で発生し、離れ
た比較器間では発生することは無いから、多くの比較器
の出力のＯＲをとる必要はなく、８個程度で実用上問題
は無い。同図において、５０はバッファあるいはラッチ
回路であり、原理的には無くても良い。
６の比較器を４つのブロックに分割した場合について示
してあり、第２．第３番目のブロックを示しである。本
発明の特徴は上位ビット（この例では上位２ビット以上
）が変化する点から上の入力レベルｉこ対応する比較器
の出力のＯＲ論理をとって、その出力を禁止信号として
下位のブロック出力をゲート回路４０によりゲートする
ものである。これによって、クロックのジッタや、入力
信号の遅延ばらつきなどによる各比較器の出力が同時に
°Ｈ”レベルになるデータの２重発生による出力データ
の大きな誤り、すなわちビット欠けを防止することがで
きる。ここで、何個の比較器の出力のＯＲをとって、そ
れを禁止信号とするのであるが、クロックのジッタや、
入力信号の遅延ばらつきによって、出力が同時に′Ｈ”
レベルになる比較器は近接した比較器間で発生し、離れ
た比較器間では発生することは無いから、多くの比較器
の出力のＯＲをとる必要はなく、８個程度で実用上問題
は無い。同図において、５０はバッファあるいはラッチ
回路であり、原理的には無くても良い。
第２図に本発明の第２の実施例を示す０同図においてｌ
Ｏは比較器、５０．５１はバッファ回路、６０はラッチ
回路である。５０．５１のバッファ回路、および６０の
ラッチ回路の具体例を第３図に示す。５０．５１のバッ
ファ回路はエミッタ７１０３回路で構成されており、入
力端子２１１゜５１１は各々ブロック内における第１の
エンコーダの出力ビツト線、および、上位の比較器から
の禁止信号線に接続される０第１のエンコーダの出力ビ
ツト線の信号と、禁止信号は共に比較器出力のワイヤー
ドＯＲにより得られるものである。ここで、出力ビツト
線の信号が信号成分ｖ８とオフセット分■。１、とから
成り■１＋■ｏ１、で表わされ、また、素止信号も信号
成分ｖ２とオフセット分■。１２から成り■２＋ｖＯＦ
！で表わされるものとする。ビット線の信号を第３図に
おけるＲ、・工、でレベルシフトし、また禁止信号もＲ
２・工。
Ｏは比較器、５０．５１はバッファ回路、６０はラッチ
回路である。５０．５１のバッファ回路、および６０の
ラッチ回路の具体例を第３図に示す。５０．５１のバッ
ファ回路はエミッタ７１０３回路で構成されており、入
力端子２１１゜５１１は各々ブロック内における第１の
エンコーダの出力ビツト線、および、上位の比較器から
の禁止信号線に接続される０第１のエンコーダの出力ビ
ツト線の信号と、禁止信号は共に比較器出力のワイヤー
ドＯＲにより得られるものである。ここで、出力ビツト
線の信号が信号成分ｖ８とオフセット分■。１、とから
成り■１＋■ｏ１、で表わされ、また、素止信号も信号
成分ｖ２とオフセット分■。１２から成り■２＋ｖＯＦ
！で表わされるものとする。ビット線の信号を第３図に
おけるＲ、・工、でレベルシフトし、また禁止信号もＲ
２・工。
でレベルシフトして
ｖＯＦｌ＋Ｉ！Ｒ２＜Ｖ。、１＋Ｉ、Ｒ１＜Ｖｏ、＋Ｉ
２Ｒ２＋Ｖ２＜Ｖ。、ｌ＋ＩＩＲ，＋Ｖ、 （
１）を満足するようにレベルシフトすれば、すなわちこ
の図の場合にはＲ，、Ｒ，Ｉ、、Ｉ２を選べば、禁止信
号が０Ｈルベルのとき、ビット線の信号にかかわらずラ
ッチ回路６０の出力２２１は“Ｌルベルとなる。一方、
禁止信号が”Ｌ“レベルであれば、ビット線の出力に応
じてラッチ回路の出力が変化することにより、このラッ
チ回路でビット数の出力をゲートすることができる。
２Ｒ２＋Ｖ２＜Ｖ。、ｌ＋ＩＩＲ，＋Ｖ、 （
１）を満足するようにレベルシフトすれば、すなわちこ
の図の場合にはＲ，、Ｒ，Ｉ、、Ｉ２を選べば、禁止信
号が０Ｈルベルのとき、ビット線の信号にかかわらずラ
ッチ回路６０の出力２２１は“Ｌルベルとなる。一方、
禁止信号が”Ｌ“レベルであれば、ビット線の出力に応
じてラッチ回路の出力が変化することにより、このラッ
チ回路でビット数の出力をゲートすることができる。
さらに、第３図の回路構成では、ビット線の出力信号お
よび禁止信号の信号成分およびオフセット分がばらつく
と（１）式を満足するようにレベルシフト景すなわちＲ
１Ｒ１，、１１，Ｉ、 を決めることが難かしくなる
ことがある。そこで、これを避けるための実施例を第４
図に示す。ビット線の出力および禁止信号は、各比較器
のエミッタからの出力を相互に接続してワイヤードＯＲ
を構成するのが一般的であり、これら信号線とトランジ
スタのエミッタを接続し、該トランジスタのベース（こ
ビット線の出力信号あるいは禁止信号の中間点の電圧を
与え、コレクタに抵抗ＲＢ□あるいはＲＢ□を接続する
ことにより、ＯＲ回路が構成できる。この回路構成によ
れば、ビット線の出力信号および禁止信号は、Ｒ、Ｉ
および′ＦＬＢ２・より２ なるＢＩ Ｂｌ 振幅となり、オフセット成分は共に■。０ となる。
よび禁止信号の信号成分およびオフセット分がばらつく
と（１）式を満足するようにレベルシフト景すなわちＲ
１Ｒ１，、１１，Ｉ、 を決めることが難かしくなる
ことがある。そこで、これを避けるための実施例を第４
図に示す。ビット線の出力および禁止信号は、各比較器
のエミッタからの出力を相互に接続してワイヤードＯＲ
を構成するのが一般的であり、これら信号線とトランジ
スタのエミッタを接続し、該トランジスタのベース（こ
ビット線の出力信号あるいは禁止信号の中間点の電圧を
与え、コレクタに抵抗ＲＢ□あるいはＲＢ□を接続する
ことにより、ＯＲ回路が構成できる。この回路構成によ
れば、ビット線の出力信号および禁止信号は、Ｒ、Ｉ
および′ＦＬＢ２・より２ なるＢＩ Ｂｌ 振幅となり、オフセット成分は共に■。０ となる。
このため・ＲＢｌ・ＲＢｌ・よりｌ・より２ を注意し
て設計すれば、ビット線の出力信号および禁止信号の信
号成分、オフセット分のばらつきは少なくなり、（１）
式を満足するようにレベルシフト量をマージンをとって
設計できる。
て設計すれば、ビット線の出力信号および禁止信号の信
号成分、オフセット分のばらつきは少なくなり、（１）
式を満足するようにレベルシフト量をマージンをとって
設計できる。
さらに本回路では、各比較器の出力がエミッタフォロア
ーを介して得られる場合、各比較器の出力トランジスタ
のエミッタが本回路の入力に接続し、ＯＲをとることに
なる。したがって、エミッタフォロアー回路のエミッタ
を相互に接続してＯＲをとる場合、一般にエミッタに定
電流源あるいは抵抗を電源に接続する必要があるが、本
回路ではその必要がなく消費電力の増加はない。また、
エミッタフォロア回路でＯＲ，をとる場合に比べて、本
回路は差動増幅器構成をしており、各比較器出力齋こ対
して増幅作用を有しているため、定電流源Ｉ８１１１１
３２の値を大きくすることなしに、高速動作と波形整形
作用が得られ、安定なＯＲを得ることができるものであ
る。
ーを介して得られる場合、各比較器の出力トランジスタ
のエミッタが本回路の入力に接続し、ＯＲをとることに
なる。したがって、エミッタフォロアー回路のエミッタ
を相互に接続してＯＲをとる場合、一般にエミッタに定
電流源あるいは抵抗を電源に接続する必要があるが、本
回路ではその必要がなく消費電力の増加はない。また、
エミッタフォロア回路でＯＲ，をとる場合に比べて、本
回路は差動増幅器構成をしており、各比較器出力齋こ対
して増幅作用を有しているため、定電流源Ｉ８１１１１
３２の値を大きくすることなしに、高速動作と波形整形
作用が得られ、安定なＯＲを得ることができるものであ
る。
本発明によれば、禁止信号を作るためのＯＲ回路が特に
いらないこと、ラッチ回路にゲート機能をもたせること
ができることから、回路構成が非常に簡単になる。また
、ビット線の出力信号と禁止信号とが、同等の回路を介
してラッチ回路に入力するために伝播遅延差が生じない
ので、高速化に対応できるなど、経済的に性能向上が図
れるという効果がある。
いらないこと、ラッチ回路にゲート機能をもたせること
ができることから、回路構成が非常に簡単になる。また
、ビット線の出力信号と禁止信号とが、同等の回路を介
してラッチ回路に入力するために伝播遅延差が生じない
ので、高速化に対応できるなど、経済的に性能向上が図
れるという効果がある。
第１図およびｔ４２図はそれぞれ第１および第２の実施
例を示す図、第３図、第４図は第２の実施例の具体的回
路を示す図、第５図は従来例を示す図、第６図は並列形
ＡＤＣの構成図である。 １００．比較器、２．・・符号変換回路、ｌｏ…比較器
、２１…第１段のエンコーダ、２２…第２段のエンコー
ダ、５Ｑ、５１…バッファ回路、４０…ゲート回路、６
０…ラッチ回路０第２図 第２図 第５図
例を示す図、第３図、第４図は第２の実施例の具体的回
路を示す図、第５図は従来例を示す図、第６図は並列形
ＡＤＣの構成図である。 １００．比較器、２．・・符号変換回路、ｌｏ…比較器
、２１…第１段のエンコーダ、２２…第２段のエンコー
ダ、５Ｑ、５１…バッファ回路、４０…ゲート回路、６
０…ラッチ回路０第２図 第２図 第５図
Claims (1)
- 【特許請求の範囲】 １、入力信号と分解能に応じたレベルを発生する参照信
号とを比較し、入力信号が参照信号より大となる変化点
に対応する比較器の出力が他の比較器と異なる出力を発
生する比較群を有し、該比較器を２＾ｎ（ｎ＝１、２…
）個に分割してブロックを構成し、ブロックごとに該比
較器出力から２進化符号に変換し、各ブロック出力を合
成して２進化符号出力を得る並列形ＡＤ変換器において
、２進化符号で上位ビットが変化する点に対応する比較
器を含めて、それ以上のレベルに対応する複数個の比較
器の出力のいずれかが特異の出力、例えば“Ｈ”レベル
を発生したとき、これを禁止信号としてこれら比較器の
対応するレベルより低いレベルに対応する比較器群から
成るブロックからの出力を禁止する手段を設けたことを
特徴とするＡＤ変換器用符号変換回路。 ２、上記禁止手段はラッチ回路から成り、ブロックから
の出力はラッチ回路の一方の入力に、２進化符号で上位
ビットが変化する点に対応する比較器とそれ以上のレベ
ルに対応する複数個の比較器の出力はＯＲ論理を通して
禁止信号としてラッチ回路の他方の入力に接続され、該
禁止信号の“Ｈ”レベルはブロックからの出力のいずれ
のレベルより高く、該禁止信号の“Ｌ”レベルはブロッ
クからの出力の“Ｈ”レベルと“Ｌ”レベルの中間のレ
ベルにするようレベルシフトされていることを特徴とす
る特許請求範囲第１項記載のＡＤ変換器用符号変換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181707A JPH0681050B2 (ja) | 1985-08-21 | 1985-08-21 | 並列形ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181707A JPH0681050B2 (ja) | 1985-08-21 | 1985-08-21 | 並列形ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243217A true JPS6243217A (ja) | 1987-02-25 |
| JPH0681050B2 JPH0681050B2 (ja) | 1994-10-12 |
Family
ID=16105450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181707A Expired - Lifetime JPH0681050B2 (ja) | 1985-08-21 | 1985-08-21 | 並列形ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681050B2 (ja) |
Cited By (5)
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|---|---|---|---|---|
| JPS63198418A (ja) * | 1987-02-13 | 1988-08-17 | Sony Corp | 並列型ａ／ｄコンバ−タ |
| JPS63232526A (ja) * | 1987-03-20 | 1988-09-28 | Hitachi Ltd | Ａｄ変換器 |
| JPH0735637U (ja) * | 1993-12-14 | 1995-07-04 | 宮本 昇 | 粘着テープ |
| JPH08293795A (ja) * | 1995-02-22 | 1996-11-05 | Fujitsu Ltd | エンコーダ及びａ／ｄ変換器及び半導体集積回路装置 |
| US6288668B1 (en) | 1995-02-22 | 2001-09-11 | Fujitsu Limited | Analog to digital converter, encoder, and recorded data reproducing apparatus |
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| JPS59107629A (ja) * | 1982-12-10 | 1984-06-21 | Matsushita Electric Ind Co Ltd | アナログデジタル変換器 |
| JPS60100833A (ja) * | 1983-08-22 | 1985-06-04 | テイ ア−ル ダブリユ− インコ−ポレ−テツド | 並列型アナログ―デジタルコンバータ |
-
1985
- 1985-08-21 JP JP60181707A patent/JPH0681050B2/ja not_active Expired - Lifetime
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| US6288665B1 (en) | 1995-02-22 | 2001-09-11 | Fujitsu Limited | Analog to digital converter, encoder, and recorded data reproducing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681050B2 (ja) | 1994-10-12 |
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