JPH033419B2 - - Google Patents
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- JPH033419B2 JPH033419B2 JP56206806A JP20680681A JPH033419B2 JP H033419 B2 JPH033419 B2 JP H033419B2 JP 56206806 A JP56206806 A JP 56206806A JP 20680681 A JP20680681 A JP 20680681A JP H033419 B2 JPH033419 B2 JP H033419B2
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- Japan
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- circuit
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- 238000006243 chemical reaction Methods 0.000 claims description 23
- 230000007704 transition Effects 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 6
- 238000003780 insertion Methods 0.000 description 10
- 230000037431 insertion Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000009466 transformation Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ入力信号をデイジタル出力信
号に変換するためのアナログ−デイジタル変換回
路であつて、アナログ入力信号を供給する入力端
子と、該入力端子に結合させた粗変換器と、前記
入力端子に結合させた第１および第２折返し回路
と、これらの第１および第２折返し回路の出力端
子にそれぞれ結合させた第１および第２細密変換
器とを具えており、前記粗および細密変換器がそ
れらの出力端子に２つの信号レベルを有する２進
信号を発生するアナログ−デイジタル変換回路に
関するものである。
号に変換するためのアナログ−デイジタル変換回
路であつて、アナログ入力信号を供給する入力端
子と、該入力端子に結合させた粗変換器と、前記
入力端子に結合させた第１および第２折返し回路
と、これらの第１および第２折返し回路の出力端
子にそれぞれ結合させた第１および第２細密変換
器とを具えており、前記粗および細密変換器がそ
れらの出力端子に２つの信号レベルを有する２進
信号を発生するアナログ−デイジタル変換回路に
関するものである。
“IEEE Transactions on Nuclear Science”
（1975年２月号、第446〜451頁）の特に第１２図
には例えばテレビジヨン伝送方式におけるビデオ
信号のような帯域幅が大きな信号を変換するのに
好適な上述したようなタイプのアナログ−デイジ
タル変換回路が記載されている。しかし斯種回路
の実際例においては粗ビツト信号（粗デイジツ
ト）から成る出力信号と細密ビツト信号（細密デ
イジツト）から成る出力信号との間における遅延
によつて生ずる誤差をなくすか、または補償する
ことは困難であることを確かめた。
（1975年２月号、第446〜451頁）の特に第１２図
には例えばテレビジヨン伝送方式におけるビデオ
信号のような帯域幅が大きな信号を変換するのに
好適な上述したようなタイプのアナログ−デイジ
タル変換回路が記載されている。しかし斯種回路
の実際例においては粗ビツト信号（粗デイジツ
ト）から成る出力信号と細密ビツト信号（細密デ
イジツト）から成る出力信号との間における遅延
によつて生ずる誤差をなくすか、または補償する
ことは困難であることを確かめた。
本発明の目的はこのような問題を解決すること
にある。
にある。
本発明は、冒頭にて述べた種類のアナログ−デ
イジタル変換回路において、粗変換器の１つの出
力端子に現われる２進信号の信号転換部を粗変換
器の他の出力端子の出力信号および第２の細密変
換器の出力信号を用いて検出する複数の検出手段
と、前記複数の検出手段のそれぞれに対応して設
けられ、それら検出手段が信号転換部を検出した
とき、粗変換器の信号転換部が検出された出力端
子の信号を同時期に信号転換する第１の精密変換
器の出力端子の信号に切換える手段とを具えるこ
とを特徴とする。
イジタル変換回路において、粗変換器の１つの出
力端子に現われる２進信号の信号転換部を粗変換
器の他の出力端子の出力信号および第２の細密変
換器の出力信号を用いて検出する複数の検出手段
と、前記複数の検出手段のそれぞれに対応して設
けられ、それら検出手段が信号転換部を検出した
とき、粗変換器の信号転換部が検出された出力端
子の信号を同時期に信号転換する第１の精密変換
器の出力端子の信号に切換える手段とを具えるこ
とを特徴とする。
本発明による手段によれば、粗ビツト信号の転
換部を細密ビツト信号の転換部と切り換えるた
め、関連する粗ビツト信号と細密ビツト信号との
間に最早遅延誤差を生ぜしめないようにすること
ができる。これは、並列動作する折返し回路とこ
れら回路に結合させる複数個の細密変換器とを有
する斯かるタイプの変換回路の場合、粗変換器の
出力信号に変化が生ずるレベルと同じ入力信号レ
ベルで１個の細密変換器の出力信号に変化が生ず
るので可能であることを確かめた。
換部を細密ビツト信号の転換部と切り換えるた
め、関連する粗ビツト信号と細密ビツト信号との
間に最早遅延誤差を生ぜしめないようにすること
ができる。これは、並列動作する折返し回路とこ
れら回路に結合させる複数個の細密変換器とを有
する斯かるタイプの変換回路の場合、粗変換器の
出力信号に変化が生ずるレベルと同じ入力信号レ
ベルで１個の細密変換器の出力信号に変化が生ず
るので可能であることを確かめた。
図面につき本発明を説明する。
第１図は本発明によるアナログ−デイジタル変
換回路を示し、この回路の出力端子１には変換す
べきアナログ信号Ｖを供給する。斯かる入力端子
１は粗変換器５の入力端子３と、第１折返し回路
９の入力端子７と、第２折返し回路１３の入力端
子１１とに接続する。
換回路を示し、この回路の出力端子１には変換す
べきアナログ信号Ｖを供給する。斯かる入力端子
１は粗変換器５の入力端子３と、第１折返し回路
９の入力端子７と、第２折返し回路１３の入力端
子１１とに接続する。
第１折返し回路９の出力端子１５に発生する信
号の波形を入力信号Ｖの振幅の関数として第２図
にＡにて示してある。この信号Ａは第１細密変換
器１９の入力端子１７に供給する。
号の波形を入力信号Ｖの振幅の関数として第２図
にＡにて示してある。この信号Ａは第１細密変換
器１９の入力端子１７に供給する。
第２折返し回路１３の出力端子２１に発生する
信号の波形を入力信号Ｖの振幅の関数として第２
図にＢにて示してある。この信号Ｂは第２細密変
換器２５の入力端子２３に供給する。
信号の波形を入力信号Ｖの振幅の関数として第２
図にＢにて示してある。この信号Ｂは第２細密変
換器２５の入力端子２３に供給する。
第１細密変換器１９の３個の出力端子２７，２
９，３１はメモリ回路３３に接続する。メモリ回
路３３は、クロツクパルス発生器３４によつて制
御され、２つの連続するクロツクパルス間にて３
個の出力端子３５，３７，３９に一定レベルの論
理信号を発生させる。この信号レベルはクロツク
パルスの発生時に第１細密変換器１９の出力端子
２７，２９，３１に現れる論理信号のレベルと一
致する。メモリ３３の出力端子３５，３７および
３９に発生する斯かるレベルの論理信号を第２図
に波形a1，a2およびa3にてそれぞれ示してある。
９，３１はメモリ回路３３に接続する。メモリ回
路３３は、クロツクパルス発生器３４によつて制
御され、２つの連続するクロツクパルス間にて３
個の出力端子３５，３７，３９に一定レベルの論
理信号を発生させる。この信号レベルはクロツク
パルスの発生時に第１細密変換器１９の出力端子
２７，２９，３１に現れる論理信号のレベルと一
致する。メモリ３３の出力端子３５，３７および
３９に発生する斯かるレベルの論理信号を第２図
に波形a1，a2およびa3にてそれぞれ示してある。
同様に、メモリ回路３３の３個の各出力端子４
７，４９および５１を第２細密変換器２５の３個
の各出力端子４１，４３および４５にそれぞれ結
合させると共に、メモリ回路３３の５個の各出力
端子６３，６５，６７，６９および７１を粗変換
器５の５個の各出力端子５３，５５，５７，５９
および６１にそれぞれ結合させる。
７，４９および５１を第２細密変換器２５の３個
の各出力端子４１，４３および４５にそれぞれ結
合させると共に、メモリ回路３３の５個の各出力
端子６３，６５，６７，６９および７１を粗変換
器５の５個の各出力端子５３，５５，５７，５９
および６１にそれぞれ結合させる。
メモリ回路３３の出力端子３５，３７，３９；
４７，４９，５１；６３，６５，６７，６９，７
１にそれぞれ発生する論理信号の各波形を第２図
にa1，a2，a3；b1，b2，b3；g0，g1，g2，g3，g4
にてそれぞれ示してある。
４７，４９，５１；６３，６５，６７，６９，７
１にそれぞれ発生する論理信号の各波形を第２図
にa1，a2，a3；b1，b2，b3；g0，g1，g2，g3，g4
にてそれぞれ示してある。
メモリ回路３３の出力端子３５，３７，３９，
４７，４９，５１は細密ビツト信号a1，a2，a3，
b1，b2，b3をデコーダ回路７３に供給し、メモリ
回路３３の出力端子６５，６７，６９は粗ビツト
信号g1，g2，g3を３個の挿入回路７５，７７およ
び７９にそれぞれ供給する。
４７，４９，５１は細密ビツト信号a1，a2，a3，
b1，b2，b3をデコーダ回路７３に供給し、メモリ
回路３３の出力端子６５，６７，６９は粗ビツト
信号g1，g2，g3を３個の挿入回路７５，７７およ
び７９にそれぞれ供給する。
挿入回路７５はメモリ３３の出力端子６３から
の粗ビツト信号g0と、出力端子６７からの粗ビツ
ト信号g2と、メモリ３３の出力端子３７および４
９からの細密ビツト信号a2，b2も受信する。
の粗ビツト信号g0と、出力端子６７からの粗ビツ
ト信号g2と、メモリ３３の出力端子３７および４
９からの細密ビツト信号a2，b2も受信する。
挿入回路７７はメモリ回路３３の出力端子６５
および６９からの粗ビツト信号g1，g3と、出力端
子３７および４９からの細密ビツト信号a2，b2も
受信する。
および６９からの粗ビツト信号g1，g3と、出力端
子３７および４９からの細密ビツト信号a2，b2も
受信する。
挿入回路７９はメモリ回路３３の出力端子６７
からの粗ビツト信号g2と、出力端子７１からの追
加の粗ビツト信号g4と、出力端子３７および４９
からの細密ビツト信号a2，b2も受信する。
からの粗ビツト信号g2と、出力端子７１からの追
加の粗ビツト信号g4と、出力端子３７および４９
からの細密ビツト信号a2，b2も受信する。
挿入回路７５，７７および７９の各力端子８
１，８３および８５にそれぞ現れる補正された粗
ビツト信号g1cprr，g2cprr，およびg3cprrはデコーデ
イング回路７３にそれぞれ供給する。
１，８３および８５にそれぞ現れる補正された粗
ビツト信号g1cprr，g2cprr，およびg3cprrはデコーデ
イング回路７３にそれぞれ供給する。
デコーデイング回路７３は２進４ビツトコード
用の組合せ出力端子８７を有している。このデコ
ーデイング回路を所望コード用に設計することは
詳述しなくても当業者にとつては容易なことであ
る。
用の組合せ出力端子８７を有している。このデコ
ーデイング回路を所望コード用に設計することは
詳述しなくても当業者にとつては容易なことであ
る。
第４図は前記挿入回路７７を詳細に示したもの
である。なお第１図のものと同一部分を示すもの
には同一符号を付して示してある。
である。なお第１図のものと同一部分を示すもの
には同一符号を付して示してある。
第２図および第３図の表から明らかなように、
挿入回路７７によつて補正すべき粗ビツト信号g2
は最大変換可能入力値の半分１／2Vnaxで論理０
から論理１への転換部を有する。細密ビツト信号
において信号レベルが切り換わる転換部（以後、
単に「転換部」と称する）に対し、斯かるg2の転
換部は時間的に多少ずれることがある。これによ
り変換動作に不確定因子が導入されることにな
り、このことを第３図の表のg2所に×印にて示し
てある。これがため、粗ビツト信号g2における斯
かる転換部をAND−ゲート８９によつて検出す
る。AND−ゲート８９には信号g1，b2′および
g3′（ダツシユ符号は反転を意味する）を供給す
る。
挿入回路７７によつて補正すべき粗ビツト信号g2
は最大変換可能入力値の半分１／2Vnaxで論理０
から論理１への転換部を有する。細密ビツト信号
において信号レベルが切り換わる転換部（以後、
単に「転換部」と称する）に対し、斯かるg2の転
換部は時間的に多少ずれることがある。これによ
り変換動作に不確定因子が導入されることにな
り、このことを第３図の表のg2所に×印にて示し
てある。これがため、粗ビツト信号g2における斯
かる転換部をAND−ゲート８９によつて検出す
る。AND−ゲート８９には信号g1，b2′および
g3′（ダツシユ符号は反転を意味する）を供給す
る。
粗ビツト信号g2の転換部は入力信号の値が８
Ｖ／16から９Ｖ／16になる遷移範囲にて生ずる。第３図 の表にはこれらの入力値ではg1＝１，g3＝０およ
びb2＝０と示してある。ビツト信号g1，g3および
b2に対する値の斯かる組合わせは他には生じない
ため、粗ビツト信号g2に対する遷移範囲の検出に
ANDゲート８９を用いるのが好適である。
Ｖ／16から９Ｖ／16になる遷移範囲にて生ずる。第３図 の表にはこれらの入力値ではg1＝１，g3＝０およ
びb2＝０と示してある。ビツト信号g1，g3および
b2に対する値の斯かる組合わせは他には生じない
ため、粗ビツト信号g2に対する遷移範囲の検出に
ANDゲート８９を用いるのが好適である。
２個のAND−ゲート９１，９３と、これらの
AND−ゲートの出力端子に接続したOR−ゲート
９５とを有している別のゲート回路を用いて、粗
ビツト信号g2に対する遷移範囲内におけるg2の代
わりに細密ビツト信号a2を挿入させる。このため
に、AND−ゲート８９の出力信号をAND−ゲー
ト９３に供給し、このAND−ゲート９３には細
密ビツト信号a2も供給する。遷移範囲外では
AND−ゲート９１が粗ビツト信号g2をORゲート
９５に通す。従つてORゲート９５からの出力信
号g2cprrは細密ビツト信号の転換部によつて遷移
範囲内に形成されるため、この出力信号と、メモ
リ回路３３の出力端子３５，３７，３９，４７，
４９および５１に現れる細密ビツト信号との間に
は関連する転換部に時間差による誤差が生じなく
なる。
AND−ゲートの出力端子に接続したOR−ゲート
９５とを有している別のゲート回路を用いて、粗
ビツト信号g2に対する遷移範囲内におけるg2の代
わりに細密ビツト信号a2を挿入させる。このため
に、AND−ゲート８９の出力信号をAND−ゲー
ト９３に供給し、このAND−ゲート９３には細
密ビツト信号a2も供給する。遷移範囲外では
AND−ゲート９１が粗ビツト信号g2をORゲート
９５に通す。従つてORゲート９５からの出力信
号g2cprrは細密ビツト信号の転換部によつて遷移
範囲内に形成されるため、この出力信号と、メモ
リ回路３３の出力端子３５，３７，３９，４７，
４９および５１に現れる細密ビツト信号との間に
は関連する転換部に時間差による誤差が生じなく
なる。
補正すべき粗ビツト信号の転換部を検出し、こ
の転換部を細密ビツト信号の転換部と切換える場
合に、隣接する粗ビツト信号と中央の細密ビツト
信号とによつて常に十分な補正を行えると云え
る。このことは４ビツト以上の変換器についても
云えることである。
の転換部を細密ビツト信号の転換部と切換える場
合に、隣接する粗ビツト信号と中央の細密ビツト
信号とによつて常に十分な補正を行えると云え
る。このことは４ビツト以上の変換器についても
云えることである。
同様なゲート回路を粗ビツト信号g1およびg3に
対しても設計することができ、この場合には隣接
する粗ビツト信号が見つからないことからして、
慣例の変換器に対して第２および第３図に示すよ
うにして追加の粗ビツト信号g0およびg4をそれぞ
れ発生させる。
対しても設計することができ、この場合には隣接
する粗ビツト信号が見つからないことからして、
慣例の変換器に対して第２および第３図に示すよ
うにして追加の粗ビツト信号g0およびg4をそれぞ
れ発生させる。
g1およびg3における切換えるべき粗ビツト信号
の転換部を検出するAND−ゲートに信号
b2g0g2′およびb2g2g4′をそれぞれ用いると共に、
粗ビツト信号と切換えるのには何れの場合にも
a2′を用いるようにする。
の転換部を検出するAND−ゲートに信号
b2g0g2′およびb2g2g4′をそれぞれ用いると共に、
粗ビツト信号と切換えるのには何れの場合にも
a2′を用いるようにする。
所要に応じ、上述した挿入回路の代りに、適当
にプログラムしたプログラマブル読出専用メモリ
（PROM）を用い、これを所要に応じデコーデイ
ング回路としてプログラム化することもできる。
にプログラムしたプログラマブル読出専用メモリ
（PROM）を用い、これを所要に応じデコーデイ
ング回路としてプログラム化することもできる。
上述した例では細密変換器の数個の出力端子に
ビツト転換部が異なるビツト信号が同時に発生す
る。これによるデユアル信号となるが、この信号
は所要に応じ、細密変換器１９，２５から細密ビ
ツト信号a1およびa3か、b1およびb3か、a1および
b3か、またはa3およびb1を発生する素子を省くこ
とによつて発生させないようにすることができ
る。
ビツト転換部が異なるビツト信号が同時に発生す
る。これによるデユアル信号となるが、この信号
は所要に応じ、細密変換器１９，２５から細密ビ
ツト信号a1およびa3か、b1およびb3か、a1および
b3か、またはa3およびb1を発生する素子を省くこ
とによつて発生させないようにすることができ
る。
上述した例では粗ビツトの数を５とし、又各細
密変換器に対する細密ビツトの数を３としたが、
これらのビツト数は種々の値とすることができ、
しかも所要に応じ例えば細密変換器によつて相対
的に異なる数の細密ビツト信号を発生させるよう
にすることもできる。
密変換器に対する細密ビツトの数を３としたが、
これらのビツト数は種々の値とすることができ、
しかも所要に応じ例えば細密変換器によつて相対
的に異なる数の細密ビツト信号を発生させるよう
にすることもできる。
本発明は多数の折返し回路を順次配列して設
け、アナログ−デイジタル変換器を例えば上述し
た例におけるような、粗と細密との２つのグルー
プでなく、粗と、中間と、細密と云つたように、
２ビツトグループ以上に分割する場合にも適用し
得ることは明らかである。ビツトグループの中間
とは例えば粗のビツトグループに比べては細密で
あり、また細密ビツトグループに対しては粗であ
るものと見なすことができる。
け、アナログ−デイジタル変換器を例えば上述し
た例におけるような、粗と細密との２つのグルー
プでなく、粗と、中間と、細密と云つたように、
２ビツトグループ以上に分割する場合にも適用し
得ることは明らかである。ビツトグループの中間
とは例えば粗のビツトグループに比べては細密で
あり、また細密ビツトグループに対しては粗であ
るものと見なすことができる。
本発明は上述した例のみに限定されるものでは
なく幾多の変更を加え得ること勿論である。
なく幾多の変更を加え得ること勿論である。
第１図は本発明によるアナログ−デイジタル変
換回路の一例を示すブロツク線図；第２図は第１
図の回路における種々の個所に発生する信号を変
換回路入力信号の振幅の関数として示した多数の
信号波形図；第３図は第１図の回路における種々
の個所に発生する第２図に示した信号波形に対応
する粗および細密ビツト情報を表にして示した
図；第４図は第１図に示した変換回路用の挿入回
路の一例を詳細に示したブロツク線図である。 １…アナログ信号入力端子、５…粗変換器、９
…第１折返し回路、１３…第２折返し回路、１９
…第１細密変換器、２５…第２細密変換器、３３
…メモリ回路、３４…クロツクパルス発生器、７
３…デコーダ回路、７５，７７，７９…挿入回
路、８９，９１，９３…ANDゲート、９５…OR
ゲート。
換回路の一例を示すブロツク線図；第２図は第１
図の回路における種々の個所に発生する信号を変
換回路入力信号の振幅の関数として示した多数の
信号波形図；第３図は第１図の回路における種々
の個所に発生する第２図に示した信号波形に対応
する粗および細密ビツト情報を表にして示した
図；第４図は第１図に示した変換回路用の挿入回
路の一例を詳細に示したブロツク線図である。 １…アナログ信号入力端子、５…粗変換器、９
…第１折返し回路、１３…第２折返し回路、１９
…第１細密変換器、２５…第２細密変換器、３３
…メモリ回路、３４…クロツクパルス発生器、７
３…デコーダ回路、７５，７７，７９…挿入回
路、８９，９１，９３…ANDゲート、９５…OR
ゲート。
Claims (1)
- １ アナログ入力信号をデイジタル出力信号に変
換するためのアナログ−デイジタル変換器であつ
て、アナログ入力信号を供給する入力端子と、該
入力端子に結合させた粗変換器と、前記入力端子
に結合させた第１および第２折返し回路と、これ
らの第１および第２折返し回路の出力端子にそれ
ぞれ結合させた第１および第２細密変換器とを具
えており、前記粗および細密変換器がそれらの出
力端子に２つの信号レベルを有する２進信号を発
生するアナログ−デイジタル変換回路において、
粗変換器の１つの出力端子に現われる２進信号の
信号転換部を粗変換器の他の出力端子の出力信号
および第２の細密変換器の出力信号を用いて検出
する複数の検出手段と、前記複数の検出手段のそ
れぞれに対応して設けられ、それら検出手段が信
号転換部を検出したとき、粗変換器の信号転換部
が検出された出力端子の信号を同時期に信号転換
する第１の精密変換器の出力端子の信号に切換え
る手段とを具えることを特徴とするアナログ−デ
イジタル変換回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8006995A NL8006995A (nl) | 1980-12-23 | 1980-12-23 | Analoog-digitaal omzetschakeling. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57131122A JPS57131122A (en) | 1982-08-13 |
| JPH033419B2 true JPH033419B2 (ja) | 1991-01-18 |
Family
ID=19836364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56206806A Granted JPS57131122A (en) | 1980-12-23 | 1981-12-21 | Analog-to-digital converting circuit |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4456904A (ja) |
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