KR100714943B1 - 보간 비교기 어레이를 가진 플래시 ａ/ｄ에서의 온-라인오프셋 소거 - Google Patents

보간 비교기 어레이를 가진 플래시 ａ/ｄ에서의 온-라인오프셋 소거 Download PDF

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Abstract

복수의 균일 간격의 아날로그 기준 전압을 제공하는 기준 전압 회로와, 상기 기준 전압에 대해 입력 전압을 비교하여 어느 기준 전압이 상기 입력 전압에 대응하는지에 대한 표시를 제공하는 복수의 시스템 전압 비교기를 포함하는 플래시 아날로그/디지털 변환기("ADC")에서 자동-제로 기능을 행하는 방법이 개시된다. 이 방법에서 다음의 단계들이 행해진다. 복수의 여분의 전압 비교기가 제공된다. 복수의 시스템 전압 비교기들의 서브셋이 선택된다. 자동-제로는 선택된 비교기들에서 행해지고, 여분의 비교기들은 선택된 비교기들 대신 사용되어진다. 메인 비교기 어레이 및 추가 비교기들의 출력은 최종 디지털 출력을 만들기 위해 결합된다.
플래시 ADC, 여분의 비교기, 자동-제로 모드, 전치 증폭기, 시스템 전압, 이동 레지스트, 스테이트 머신

Description

보간 비교기 어레이를 가진 플래시 Ａ/Ｄ에서의 온-라인 오프셋 소거{ON-LINE OFFSET CANCELLATION IN FLASH A/D WITH INTERPOLATING COMPARATOR ARRAY}
도 1a는 자동-제로 모드에서 종래 기술의 플래시 ADC의 일부 도면이다.
도 1b는 샘플 변환 모드에서 종래 기술의 플래시 ADC의 일부 도면이다
도 2a는 비교기 대체 선택의 첫째단 및 영향을 받는 비교기를 보여주는 플래시 ADC 어레이의 기호 도면이다;
도 2b는 비교기 대체 선택의 두번째단 및 영향을 받는 비교기를 보여주는 플래시 ADC 어레이의 기호 도면이다.
도 3은 플래시 ADC에서 다양한 신호를 보여주는 파형 도면이다.
도 4는 본 발명의 우선의 실시예의 스테이트 머신(state machine)으로 구현된 시퀀스를 보여주는 순서도이다.
도 5는 본 발명의 우선의 실시예에 대한 제어 구조의 시프트 레지스터 부분의 구역을 보여주는 논리 도면이다.
도 6은 메인 어레이로부터 비교기의 관련 부분을 보여주는 도면이다.
도 7a는 다이렉트 모드에서 주요 비교기 어레이를 보여주는 하이 레벨 블럭 도면이다.
도 7b는 자동-제로 모드에서 도 7b의 주요 비교기 어레이를 보여주는 하이 레벨 블럭 도면이다.
도 8a는 다이렉트 모드에서, 두개의 디지털 카운터를 포함한,주요 비교기 어레이를 보여주는 하이 레벨 블럭 도면이다.
도 8b는 자동-제로 모드에서 도 8b의 주요 비교기 어레이를 보여주는 하이레벨 블럭 도면이다.
도 9는 어레이의 동작을 이해하는데 도움이 되는 부가적인 설명이 있는 도 8a와 동일한 어레이의 하이 레벨 블럭 도면이다.
<도면의 간단한 설명>
10:플래시 ADC
18:캐패시터
12:레지스트 래더
16:래치
34:ROM 부호기
본 발명은 아날로그/디지털 변환기(ADC)에 관한 것으로서, 특히 플래시(flash) ADC의 성능을 향상시키는 방법 및 장치에 관한 것이다.
아날로그 디지털 변환기(ADC)는 신호 처리, 기구, 통신 및 데이타 저장에 널리 이용되는 중요한 부류의 반도체 부품이다. 도 1a 및 1b는 두개의 다른 모드로 플래시 ADC(10)의 일부를 보여준다. 도 1a는 자동-제로 모드로 플래시 ADC(10)을 보여주는 반면, 도 1b는 샘플 변환 모드로 플래시 ADC(10)을 보여준다. 2n개의 균일한 간격의 아날로그 기준 전압을 형성하기 위하여, 레지스터 래더(ladder)(12)는 도 1a에 도시된 2개의 플러스 기준 전압 VREF+ 와 마이너스 기준 전압 VREF- 에 각각 연결된다. 이들 2n개의 기준 전압에 따른 전하는 2n 개의 대응 캐패시터(18) 각각에 저장된다. 도 1a 및 1b에 도시된 ADC(10)은 n+1비트의 레졸루션을 갖는다.
아날로그 입력 전압 VIN 은 샘플 및 홀드("SH")회로(14)에 의해 주기적으로 캡처되고 도 1b에 도시된 바와같이, 기준 전압에 따라 어레이된 대응 갯수의 비교기에서 2n 기준전압과 비교된다. VIN 과 케패시터(18)의 어레이에 저장된 전하로부터의 기준 전압의 결합에 의해 도 1b의 ADC(10)에 비교기 기능이 제공된다. VIN 이 어레이(18) 내의 특정 캐패시터의 기준 전압보다 높을때, 최종 양의 접압은 전치증폭기 P1 및 P2에 의해 증폭되고, 연관된 래치(16)를 시동시키며, 데이타 값"1"을 저장한다. 각 비교기에 수를 할당함으로써, 아날로그 입력이 기준 전압 이하에서 기준 전압 이상이 되는 어레이 내의 비교기의 수는 아날로그 입력의 디지털 표현에 대응한다.
플래시 ADC의 속도가 올라감에 따라, 해결해야 하는 다양한 문제들이 발생한다. 하나의 문제는 비교기에서의 불일치로 인한 플래시 ADC에서의 오류이다. 이 불일치는 비교기의 출력이 0에서부터 1로 변하는 아날로그 값을 변화시켜, ADC의 정확성도 떨어뜨린다. 이 문제를 고치기 위한 발전된 해결책은 오프셋을 소거하기 위해 비교기를 자동-제로하는 것이다. 일반적으로, 이 오프셋 수정은 저장 캐패시터의 전압으로써 저장된다.
캐패시터들의 느린 누설 전하때문에, 주기적으로 캐패시터의 어레이에 이 자동-제로 동작을 행하는 것이 필요하다. 긴 클럭 싸이클을 가진, 저속 플래시 ADC에서는, 이 자동-제로 기능은 매 클럭 싸이클 마다 행해진다. 그러나, 고속 ADC의 클럭 싸이클은 자동-제로 기능을 끝내기에는 너무 짧다. 그래서 고속 ADC에서의 자동-제로 기능은 아이들(idle) 주기동안 행해져야만 한다.
그러나, 통신 애플리케이션과 같은 애플리케이션에서는, 아이들 시간은 사용하지 않는다. 이 문제를 극복하기 위해 사용되는 일반적인 기술은 한번에 하나의 비교기만을 자동-제로하는 것이다. 자동-제로가 된 비교기의 기능성을 이어받기 위해서 추가 비교기가 일시적으로 사용된다. 예를 들어, S.Tsukamoto et al., "A CMOS 6-b,200 MSample/s,3V Supply A/D Converter for PRML Read Channel LSI."IEEE J. 고체-상태 회로, Vol.31,No.11,pp.1831-1836를 참조한다. 이 기술은 ADC가 자동-제로 기능을 행하기 위해 오프라인을 취하지 않고, 연속적으로 변환되어지는 것이기 때문에, 온라인 자동-제로라고 한다.
플래시 ADC에서 부닥치는 다른 문제는 전단 SH회로에서 속도 병목이다. 이 병목을 줄이기 위해 사용된 하나의 기술은 확실한 샘플 전압을 제공하는데 필요한 시간을 줄임으로써, SH회로에 캐패시터 로드를 줄이는 것이다. SH로드는 두개의 인수에 의해서 줄어들기 때문에, 이것은 비교기의 반의 첫번째단 전치증폭기를 없앰으로써 가능해진다. 두개의 인접한 첫번째단 전치증폭기의 출력은 첫번째단 전치 증폭기가 없는 비교기의 두번째단 전치증폭기의 입력으로 제공하기 위해서 보간된다.
첫번째단 전치증폭기 반이 제거된 이 기술은 도 1a 및 1b에 보여진 ADC에 이용된다. 확실히 하기 위해서 도면에는 단일 단으로 도시되었지만, 이들 도면에서 아날로그 신호 패스는 차이가 있음에 주목해야한다. P2 전치증폭기의 몇몇은 보간 전치증폭기이고, P2´로 식별됨에 주목해야한다. 이들 P2´전치 증폭기는 인접한 P1 전치 증폭기 출력들 사이에서 보간한다.
위에서 언급한대로, 도 1a는 자동-제로("AZ") 주기 동안 ADC(10) 구성을 보여준다. 이 자동-제로 주기는 실제적으로 두개의 위상을 갖는다. AZ의 첫번째 위상동안, 두번째단 보간 전치 증폭기 P2´는 자동-제로를 행하기 위하여 제로 입력이 필요하기 때문에, 그 출력이 제로가 되도록, 첫번째단 전치증폭기 P1은 리셋 스위치를 턴온하여 리셋된다. 이러한 AZ의 위상동안 전치증폭기 P2는 자동-제로된다. 보간 P2´에 대해서, 이것은 또한 P1 리셋 모드 출력 전압에서의 차이 때문에 어떤 오프셋도 소거한다. AZ의 두번째 위상동안, 전치 증폭기 P1의 리셋 스위치는 턴오프되고, 전치증폭기 P1은 자동-제로 되고 그들의 오프셋은 캐패시터(18)에 저장된다.
SH를 전치 증폭기들 P1에 연결하는 커플링 캐패시터(18)는 P1의 오프셋과 P1에 대한 레지스터 래더(12)에서 발생된 기준 전압을 저장한다. 그 결과, 두개의 P1 전치 증폭기 사이에 보간된 P2´전치증폭기를 자동-제로하기 위해, 양 P1 전치증폭기들은 AZ의 첫번째 부분동안 리셋되어야만 한다. 이들 P1은 자동-제로가 되는 P2에 대한 입력 뿐만 아니라 그들 자신의 P2 및 그들의 위 아래 모두의 P2에 대한 입력을 제공하기 때문에, 자동-제로가 된 하나의 P2에 의해 총 5개의 출력이 영향을 받는다.
이것은, 어레이 내에서 한번에 하나의 비교기가 자동-제로가 되고 그 출력이 추가 비교기의 출력으로 대체된다면, 문제가 생긴다는 것을 의미한다. 총 다섯개의 메인 어레이 출력들은 자동-제로에 의해 영향을 받으며, 비교기가 자동 제로되고, 두개는 그 위에, 두개는 그 아래에 있다. 이것은, 어레이를 통한 AZ의 진행을 보여주는 도 2에 도시된다. 물음표는 자동-제로된 공정에 의해 영향받는 출력을 식별한다. 검은 전치 증폭기들은 자동-제로된 것들이고, 회색 전치 증폭기들은 자동-제로되지 않고, 현재 실행되는 자동-제로 공정에 의해 영향받은 출력들을 갖는 전치 증폭기들이다.
본 발명은 위에서 언급한 고속 플래시 ADC를 사용한 두개의 일반적인 플래시 ADC 기술을 합친 회로 구조에 관여하고 이 두 기술들을 합치는 것에서 발생하는 몇몇의 문제들을 해결한다. 본 발명에 따르면, 복수의 균일 간격의 아날로그 기준 전압과, 기준 전압에 대해 입력 전압을 비교하는 복수의 시스템 전압 비교기를 제공하고, 입력 전압에 따른 기준 전압의 표시를 제공하는 기준 전압 회로를 포함하는 플래시 아날로그 디지털 변환기("ADC")에서 자동-제로 기능을 행하는 방법이 제공된다. 이 방법에서는, 다음의 단계들이 실행된다. 복수의 여분의 전압 비교기가 제공된다. 복수의 시스템 전압 비교기의 서브셋이 선택된다. 자동-제로는 선택된 비교기에 대해 행해지고, 여분의 비교기들은 선택된 비교기 대신에 사용된다
본 발명의 이들 및 다른 특성들은 첨부한 도면과 함께 취해진 다음의 발명의 상세한 설명으로부터 당업자에게 자명할 것이다.
본 발명의 우선의 실시예는 플래시 ADC에서 자동-제로를 행하는 방법을 포함한다. 제1 우선 실시예에 따른 자동-제로를 행하는데 있어서, 하나의 P1단 비교기는 한번에 자동-제로가 되고, 메인 어레이에서 다섯 개 비교기들의 그룹은 한번에 정상 동작에서 제거된다. 예를 들어, 도 2a를 다시 참조하면, 전치 증폭기들(52, 54, 59, 60, 및 56)들만 이 싸이클동안 자동-제로가 된다고 해도, P2 비교기들(50, 52, 54, 59, 60, 56, 및 58)은 자동-제로 싸이클동안 정상 동작에서 모두 제거된다. 위에서 언급한 전치 증폭기들(50 및 58)의 출력에 관한 모호성 때문에 이것이 행해진다.
그러나, 이렇게 되기 전에, 일시적으로 제거될 비교기들의 이 그룹을 여분의 비교기가 대체한다. 이것은 다음의 단계들을 행함으로써 이루어진다;
1. 비교기 k 내지 k+4는 자동-제로된다고 가정한다. 제1 단계는, RBUS로 명명한, 아날로그 다중 버스 상에 대응 기준 전압을 인가하여, 여분의 비교기에 기준 전압을 제공한다.
2. 그들의 오프셋을 소거하기 위하여, 여분의 비교기들을 자동-제로 모드로 두고, 적당한 기준 전압들을 연관된 캐패시터에 저장한다.
3. 여분의 비교기들은 자동-제로 모드에서 표준 변환 모드로 전환된다. 어떤 불일치도 없다면, 여분의 비교기들은 이제 비교기 k부터 k+4까지의 정확한 복사를 행한다.
4. 비교기 k부터 k+4를 자동-제로 모드로 둔다.
5. 비교기 k부터 k+4를 표준 동작으로 되돌린다.
6. 비교기 k+2부터 k+6에 대한 자동-제로 싸이클이 단계 1에 기술한 바와 같이 시작된다.
자동-제로 싸이클에서 나타난 관련 파형은 도 3의 파형도에 도시된다. 이들 파형들은, 시스템 클럭 CLK, 제어 신호 ADV_N, 제어 신호 DIR_SHN, 추가 비교기 자동-제로 명령 AZX 및 메인 어레이 비교기 자동-제로 명령 AZ이다. 대문자 N으로 끝나는 파형 표시자는 즉, 레벨이 낮을 때 나타나는 음의 논리를 가지는 연관된 신호를 표시한다는 것에 주목해야 한다. 예를 들어, DIR_SHN 같은 신호다. 또한 파형 표시자가 대문자 X로 끝나는 것은, 이 신호가 메인 어레이 비교기와는 대조적인 추가의, 즉, 여분의 비교기들에 대한 명령을 표시한다는 것에 주목해야 한다. 예를 들어, AZX같은 신호이다. ADV_N은 증가분 K에 대해 사용된다. 그것이 높을 때, 신호 DIR_SHN은 추가 비교기들이 자동-제로 된다는 것을 표시한다. 이들 신호의 기능은 도 4의 설명과 함께 아래에서 자세히 설명되어진다.
본 발명의 우선의 실시예에 따른 자동-제로 제어기는 매 2-비트 비교기에 하나의 플립-플롭과 같이 비교기 어레이를 분배하는 시프트 레지스터와 스테이트 머신의 두 개의 주요한 부분을 포함한다.
스테이트 머신은 도 4에 예시된 시퀀스를 실행한다. 스테이트 머신은 두개의 포개진(nested) 카운터들로서 개념적으로 설명될 수 있다. 6개-상태의 안쪽 카운터(20)가 도 3 및 도 4를 참조하여 먼저 설명될 것이다.
상태 (0)에서, DIR_SHN 신호는 하이로 설정되고 ADV_N 신호는 증가분 K에 의해 로우로 구동되어 활성화된다. 이 증가분 K는, 자동-제로되어야만 하는 다섯개 비교기들의 서브셋을 표시하는 바깥 카운터(22)가 앞서 나가는 것을 도면에 나타낸다. 하이로 된 DIR_SHN 신호는 비교기 어레이를 다이렉트 모드로 두고, 여기서는 메인 어레이 내의 모든 비교기들을 사용하고, 추가 비교기들은 사용하지 않는다.
스테이트 (1)에서는, AZX 신호가 활성화된다. 이것은 여분의 비교기들에 대한 자동-제로 싸이클을 개시한다.
스테이트 (2)에서는, AZX신호는 비활성화된다. 이 상태는, 여분의 비교기들이 자동-제로 상태를 떠나는 시간과 여분의 비교기들의 래치된 출력이 유효하게 되는 시간사이에서의 레이턴시를 설명하기 위해 포함되어야만 한다.
스테이트 (3)에서는, DIR_SHN 신호가 로우로 된다. 이것은, 메인 어레이의 다섯개의 비교기들의 출력은 사용되지 않을 것이고, 여분의 비교기 출력이 그 대신에 사용될 것임을 나타낸다.
스테이트 (4)에서는, AZ신호가 활성화된다. 이것은, 메인 어레이의 선택된 다섯개의 비교기들에 대한 자동-제로 싸이클을 개시한다.
스테이트 (5)에서는, AZ신호가 비활성화된다. 이 상태는 다섯개의 최초 비교기들이 자동-제로 상태를 떠나는 시간과 이들 비교기들의 래치된 출력이 유효하게 되는 시간 사이에서의 레이턴시를 설명하기 위해서 포함되어야만 한다.
스테이트 (1) 및 (4)는 1, 2, 4, 또는 8 싸이클동안 가변 지속될 수 있음에 주목해야한다. 이는, 자동-제로를 위해 필요한 시간은 고정되지만, ADC 동작의 클럭 주기는 고정되지 않기 때문이다. 그러므로, 전체 자동-제로 동작을 완료하기 위해서 필요한 클럭 사이클의 수는 ADC의 동작 주기에 비례하여 증가되어야 한다.
제어 구조의 시프트 레지스터부의 섹션은 도 5에 도시된다. 이러한 섹션 하나는 비교기 어레이 내의 각각 두개의 비교기들에 제공된다. 이 섹션은 AZ, AZX, RST(reset)), SHR_IN, CLK 및 ADV_N 신호들에 대한 선들을 입력으로서 갖는다. 이 섹션은 두개의 3-입력 AND 게이트(24, 26)와, 하나의 반전 입력을 각각 가지며, 두개의 입력 멀티플렉서("MUX")(28) 및 DQ 플립플롭(30)을 포함한다. AZ신호 선은 두번째 AND게이트(24)의 비반전 입력에 연결되어 있다. AZX신호 선은 첫번째 AND 게이트(26)의 비반전 입력에 연결되어 있다. RST신호 선은 플립플롭(30)의 리셋 입력에 연결되어 있다. SHR_IN 신호 선은 MUX(28)의 첫번째 입력, 두번째 AND 게이트(26)의 비반전 입력 및 첫번째 AND 게이트(24)의 반전 입력에 연결되어 있다. CLK신호 선은 플립플롭(30)의 클럭 입력에 연결되어 있다. ADV_N신호 선은 MUX(28)의 선택 입력에 연결되어 있다. MUX(28)의 출력은 플립플롭(30)의 D입력에 연결되는 반면, 플립플롭(30)의 Q출력은 SHR_OUT 출력 신호 선, AND 게이트(26)의 반전 입력, AND 게이트(24)의 반전 입력, 및 MUX(28)의 두번째 입력에 연결된다. SHR_OUT은 그 위의 비교기의 SHR_IN에 연결되어 있다. 첫번째 비교기의 SHR_IN은 어느 하나의 비교기에 연결되어 있다.
삭제
시프트 레지스터의 동작은 아래에서 계속 설명된다: 최초로 모든 플립플롭들은 제로로 리셋된다. 플립플롭(30)은 항상 SHR_IN 핀의 하나를 갖고 있다.
개념적으로, 플립플롭이 그 입력에서의 하이 신호, SHR_IN, 및 그 출력에서의 로우 신호, SHR_OUT을 검출할 때마다 토큰(token) 신호가 발생한다. 토큰 신호는, 현재의 비교기는 물론 어레이 내의 바로 위의 네개 이상의 비교기들이 자동-제로 동작을 위해 선택되어진다는 것을 나타낸다.
TAZX 및 TAZ 신호는 메인 어레이 비교기에 대한 자동-제로 기능을 제어하는 회로에 사용된다. 이것은, 메인 어레이로부터 비교기의 관련 부분을 보여주는 도 6에 도시된다. 저장 캐패시터(18) 및 저장 캐패시터(18)의 하나의 포트에 연결된 P1 전치 증폭기(60), P2 전치 증폭기(62) 및 P1 전치 증폭기(60)의 출력을 수신하는 보간 P2´전치 증폭기(64)가 도시되어 있다. RBUS의 선은, 위에서 언급한 대로, 제1 스위치(66)의 한쪽에 연결되어 있다. 스위치(66)의 다른 쪽은 레지스터 래더로부터의 기준 전압 탭 및 제2 스위치(68)의 한쪽에 연결되어져 있다. 스위치(68)의 다른 쪽은 캐패시터(18)의 다른 포트 및 제 3 스위치(70)의 한쪽에 연결되어져 있다. 스위치(70)의 다른쪽은 샘플 및 홀드 출력에 연결되어져 있다. 제4 스위치(72)는 전치 증폭기(60)의 입력과 출력 사이에 연결되어져 있다. 전치 증폭기(60)의 출력은 또한 P2 전치 증폭기(62)의 입력과 P2´전치 증폭기(64)의 하나의 입력에 연결되어 있다. 제어 신호 TAZX는 스위치(66)를 닫는다. 제어 신호 TAZ는 스위치(68) 및 스위치(72)를 닫는다. 이것은 또한 P2 전치 증폭기(62) 및 P2´전치 증폭기(64)를 제어하여 자동-제로를 행한다. 제어 신호 /TAZ는 스위치(70)를 닫는다.
보여진대로, TAZ가 활성화될때, 레지스터 래더로 부터의 기준 전압은 메인 어레이에 연결되어 있고, 전치 증폭기(60)를 쇼트하여 P1´의 자동-제로를 행한다. 또한, P2 전치 증폭기(62) 및 P2´전치 증폭기(64)가 제어되어 자동-제로를 행한다. TAZ가 비활성화될때는, 스위치(70)가 닫히고, P1 전치 증폭기, P2 전치 증폭기 및 래치가 그들의 비교기 기능을 행할수 있도록 한다.
반면에, TAZX가 활성화될때, 레지스터 래더로 부터의 기준 전압은, 스위치(66)의 작동으로 여분의 비교기들에 연결되어, 여분의 비교기들이 자동 제로될 수 있다.
마지막으로, 도 5로 되돌아가서, TAZX 및 TAZ 신호들이 그들의 기능을 행한후에, ADV_N는 로우로 활성화된다. 이것은 논리 하이가 시프트 레지스터의 스택에서 더 높게 전파되도록 하여 비교기의 다음 그룹이 자동-제로를 위해 선택될 것이다.
시프트 레지스터의 탑에 도달되어질때, RST 신호가 활성화된다. 이것은 비교기 어레이의 바닥으로부터 자동-제로 싸이클이 새롭게 시작하도록 모든 플립-플롭을 리셋한다.
각각의 자동-제로 싸이클은 두개의 주요한 부분으로 이루어진다:
1. 추가 비교기들에 적절한 기준 전압을 인가하는 부분:
2a. 메인 비교기 어레이에서 그룹을 대체하도록 여분의 비교기들을 트레이닝(training)하는 부분. 이것이 다이렉트 모드이다.
2b. 추가 비교기들을 적절하게 사용하면서 메인 어레이 내의 비교기의 블럭을 자동-제로하는 부분. 이것이 자동-제로 모드이다.
다이렉트 모드에서, 비교기 어레이의 출력들은 적절한 디지털 출력을 선택하기 위해서 롬(ROM) 부호기의 입력에 적용된다. 자동-제로 모드로 행해질 때 이것은 회로에 약간의 수정이 필요하므로 더 설명되어진다. 개념적으로, 필요한 변화는 도 7a 및 7b에 보여진 대로 구현될 수 있다.
도 7a는, VREF 및 VIN 을 수신하고, 2진 디지털 값에 대한 디코딩을 위해 ROM(34)에 서모미터(thermometer) 코드를 제공하는 메인 비교기 어레이를 다이렉트 모드로 도시하는 하이 레벨 블록도이다. 블럭(36)은 여분의 비교기를 나타낸다. 검게 칠한것은 비교기가 오프-라인이며, 자동-제로가 됨을 뜻한다. 도 7b는 자동-제로 모드로 동일한 메인 비교기 어레이(32)를 도시하는 하이 레벨 블럭도이다. 보여진대로, 자동-제로 모드에서 메인 어레이 내의 비교기의 선택된 블록(38)은 오프-라인이며, 자동 제로가 되는 반면, 여분의 비교기의 블럭(36)은 자동-제로가 될 비교기의 위치에 연결되어 있다.
이 구현은, 개념적으로는 간단하지만, 다음의 이유로, 어떤 필요한 애플리케이션들에서는 필요한 동작을 제공하지 못한다. 첫째로, 여분의 비교기의 출력들은 각각의 비교기 위치에 분산되어야만 한다. 여분의 비교기들의 결과물을 분산하는데 필요한 버스에 대한 용량 부하는 무거우며, 비교기들의 수에 비례한다. 비교기들의 수 및 용량 부하가 각 레졸루션의 여분의 비트의 두배가 되기 때문에, 구조는 레졸루션의 비트 수에 비례하지는 않는다. 두번째로, 비교기 어레이 내의 전치 증폭기의 인터링빙 때문에, 자동-제로는 다섯개의 비교기 그룹 내에서 일어나지만, 세개는 겹쳐진다. 이것은 가장 나쁜 경우에, 비교기의 출력은 네개의 소스중의 하나(메인 어레이에서의 비교기, 또는 세개의 추가 비교기들중의 하나)에서 나올 수 있음을 의미한다. 4가지 방식의 다중화(multiplexing)는 추가적인 속도 불이익을 만든다.
본 발명의 또 다른 우선 실시예에서는, 아래에서 설명되고 도 8a 및 8b에 보여진 것처럼, 위에서 설명된 속도 한계들을 가지지 않는다. 도 8a 및 8b는 도 7a 및 7b와 유사하다. 하지만, 아래에서 설명되어지는 바와 같이, 두 개의 디지털 가산기(46, 48)가 제공된다.
도 8a에 도시된 다이렉트 모드에서는, 자동-제로 없이 플래시 ADC에서 일반적으로 이루어지는대로, 2진 디지털 출력이 ROM 부호기(34)의 출력으로써 형성되어진다. 그러나, 자동-제로 모드에서는, 비교기 출력들은 세개의 카테고리로 나뉜다; 자동-제로될 다섯개의 비교기들의 그룹(38), 아래 그룹(42) 및 위의 그룹(44)이다. 자동-제로 그룹(38)의 출력들은 무효가 되고 간단히 무시된다. (42)아래의 비교기들의 출력들은 ROM 부호기의 선택 라인들에 대응하여 전송된다. 자동-제로 그룹(44)위의 비교기들의 출력들은 다섯개의 비교기 위치에 의해 아래로 시프트되어, 자동-제로되지 않는 다른 시스템 비교기들의 출력에 효과적으로 연관된다. 추가 비교기들의 출력들은 0에서부터 5까지의 값을 가질 수 있는 2진 값인, 3비트 보조 워드를 형성하기 위하여 가산기(46)의 0 또는 1의 2진 값으로서 함께 더해진다. 마지막으로, ROM 부호기(34)의 출력들 및 보조 워드들은 최종 출력을 형성하기 위하여 가산기(48)에서 함께 더해진다.
입력 전압 VIN 은 세개 전압 범위중의 하나가 된다: 자동-제로가 행해지는 비교기의 전압 범위 이하, 이상, 또는 그 전압 범위 내 일 수 있다. 도 9는 도 8a와 유사한 도면이며, 정확한 디지털 출력이 세가지 경우 모두에서 생성될 것임을 보여주는데 도움이 되는 특정한 부가적인 표현들이 기재되어 있다.
A 경우에서, 입력 전압 A는 자동-제로가 될 비교기들의 블럭에 따른 기준 전압 Vbot 이하이다. 이 경우에, 추가 비교기들의 출력은 제로이고, ROM 부호기의 출력은 A이므로, SUM이 A인 것이 정확하다.
B 경우에서, 입력 전압 B는 자동-제로가 될 비교기들의 블럭에 따른 기준 전압의 범위안에 있다. 이 경우에, ROM 부호기의 출력은 Vbot에 따른 디지털 코드이고, 추가 비교기 출력은 B-Vbot 이므로, SUM은 Vbot + B - Vbot = B 인 것이 정확하다.
C 경우에서, 입력 전압 C는 자동-제로가 될 비교기들의 블럭에 따른 기준 전압 이상이다. 이 경우에, 추가 비교기의 출력은 5이고, ROM 부호기의 출력은 C - 5이므로, SUM은 C - 5 + 5 = C 인 것이 정확하다.
이 기술은 단지 모든 ROM 부호기 선택 선에서 투(two)-웨이(way) 방식의 멀티플렉서를 채용한다(즉, 비교기 출력 또는 위의 비교기 다섯 위치들의 출력 중 어느 하나가 선택되어야함). 이것은 논리 게이트 로우의 전파 지연을 유지하고 빠른 동작을 허용한다.
더욱더, 이 기술은 비교기들의 수가 2배가 됨으로 인한 어떤 불이익도 없이 임의의 비트 레졸루션으로 평가될 수 있다.
레이아웃(layout)은 VLSI 구현에 적절하도록 모듈화되며 일반적이다.
본 발명 및 장점들이 자세하게 설명되었다고 해도, 첨부된 특허청구범위에 의해 정의된 대로 본 발명의 정신과 범주를 벗어나지 않고 다양한 변화들, 대체들 및 변경들이 이뤄질 수 있다.

Claims (5)

  1. 복수의 균일 간격의 아날로그 기준 전압을 제공하는 기준 전압 회로와, 상기 기준 전압들에 대해 입력 전압을 비교하여 어느 기준 전압이 상기 입력 전압에 대응하는지에 대한 표시를 제공하는 복수의 시스템 전압 비교기를 포함하는 플래시 아날로그 디지털 변환기("ADC")에서 자동-제로 기능을 행하는 방법에 있어서,
    복수의 여분의 전압 비교기를 제공하는 단계;
    상기 복수의 시스템 전압 비교기의 서브셋을 선택하는 단계;
    상기 선택된 비교기들에 대해 자동-제로를 행하는 단계; 및
    상기 선택된 비교기들 대신에 상기 여분의 비교기들을 사용하는 단계
    를 포함하는 방법.
  2. 복수의 균일 간격의 아날로그 기준 전압을 제공하는 기준 전압 회로와, 상기 기준 전압들에 대해 입력 전압을 비교하여 상기 입력 전압의 레벨이 그 레벨 이하인 상기 기준 전압들 중 하나에 대한 표시를 제공하는 복수의 시스템 전압 비교기를 포함하는 플래시 아날로그 디지털 변환기("ADC")에서 자동-제로 기능을 행하는 방법에 있어서,
    복수의 여분의 전압 비교기를 제공하는 단계;
    상기 복수의 시스템 전압 비교기의 서브셋을 선택하는 단계;
    상기 여분의 전압 비교기들에 대해 자동-제로를 행하는 단계;
    상기 선택된 비교기들에 대해 자동-제로를 행하는 단계;및
    변환 동작 동안 상기 선택된 비교기들 대신에 상기 여분의 비교기들을 사용하는 단계
    를 포함하는 방법.
  3. 복수의 균일 간격의 아날로그 기준 전압을 제공하는 기준 전압 회로와, 상기 기준 전압들에 대해 입력 전압을 비교하여 상기 입력 전압의 레벨이 그 레벨 이하인 상기 기준 전압들 중 하나에 대한 표시를 제공하는 복수의 시스템 전압 비교기를 포함하며, 입력을 가지는 플래시 아날로그 디지털 변환기("ADC")에서 자동-제로 기능을 행하고, 아날로그 디지털 변환을 행하는 방법에 있어서,
    상기 입력에 입력 전압을 인가하는 단계;
    복수의 여분의 전압 비교기를 제공하는 단계;
    상기 복수의 시스템 전압 비교기의 서브셋을 선택하는 단계;
    상기 여분의 전압 비교기들에 대해 자동-제로를 행하는 단계;
    상기 선택된 비교기들에 대해 자동-제로를 행하는 단계;
    상기 선택된 비교기들 대신에 상기 여분의 비교기들을 사용하여 상기 입력 전압에서 아날로그 디지털 변환을 행하는 단계; 및
    상기 시스템 전압 비교기들 및 상기 여분의 비교기들의 출력을 결합하는 단계
    를 포함하는 방법.
  4. 복수의 균일 간격의 아날로그 기준 전압을 제공하는 기준 전압 회로와, 상기 기준 전압들에 대해 입력 전압을 비교하여 어떤 기준 전압이 상기 입력 전압에 대응하는지에 대한 표시를 나타내는 표시 신호 - 상기 표시 신호는 상기 입력 전압에 대응하는 이진 코드로 변환됨 - 를 제공하는 복수의 시스템 전압 비교기를 포함하는 플래시 아날로그 디지털 변환기("ADC")에서 자동-제로 기능을 행하는 방법에 있어서,
    복수의 여분의 전압 비교기를 제공하는 단계;
    상기 복수의 시스템 전압 비교기의 서브셋을 선택하는 단계;
    상기 여분의 전압 비교기들에 대해 자동-제로를 행하는 단계;
    상기 선택된 비교기들에 대해 자동-제로를 행하는 단계;
    변환 동작 동안 상기 선택된 비교기들 대신에 상기 여분의 비교기들을 사용하는 단계;
    상기 선택된 비교기들을 제외하고, 상기 시스템 전압 비교기들의 출력을 제1 디지털 값으로 변환하는 단계;
    제2 디지털 값으로 상기 여분의 비교기들의 출력을 변환하는 단계; 및
    상기 제1 디지털 값과 상기 제2 디지털 값을 더하는 단계
    를 포함하는 방법.
  5. 복수의 균일 간격의 아날로그 기준 전압을 제공하는 기준 전압 회로와, 상기 기준 전압들에 대해 입력 전압을 비교하여 상기 입력 전압에 대응하는 서모미터(thermometer) 코드 - 상기 서모미터 코드는 상기 입력 전압에 대응하는 이진 코드로 상기 서모미터 코드를 변환하는 변환기에 제공됨 - 를 제공하는 복수의 시스템 전압 비교기들을 포함하는 플래시 아날로그 디지털 변환기("ADC")에서 자동-제로 기능을 행하는 방법에 있어서,
    복수의 여분의 전압 비교기를 제공하는 단계;
    상기 복수의 시스템 전압 비교기의 서브셋을 선택하는 단계;
    상기 여분의 전압 비교기들에 대해 자동-제로를 행하는 단계;
    상기 선택된 비교기들에 대해 자동-제로를 행하는 단계;
    상기 여분의 전압 비교기들의 출력이 유효하도록, 상기 여분의 전압 비교기들에 대해 자동-제로를 행하는 상기 단계 후 충분한 시간이 지난 후, 변환 동작 동안 상기 선택된 비교기들 대신에 상기 여분의 비교기들를 이용하는 단계;
    제1 디지털 값을 생성하기 위해서, 상기 선택된 비교기들을 제외하고, 상기 시스템 전압 비교기들의 출력에 대해 서모미터 코드 이진 코드 변환을 행하는 단계 - 상기 선택된 비교기들을 제외한, 상기 시스템 전압 비교기들의 출력은 상기 선택된 비교기들 위의 비교기들을 아래로 시프팅함으로써 연결됨 - ;
    제2 이진 디지털 값을 생성하기 위해서 이진 값들로서 상기 여분의 비교기들의 출력을 더하는 단계; 및
    상기 제1 디지털 값과 상기 제2 디지털 값을 더하는 단계
    를 포함하는 방법.
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