JP4290341B2

JP4290341B2 - アナログ・デジタルコンバータ

Info

Publication number: JP4290341B2
Application number: JP2000573002A
Authority: JP
Inventors: ジョン、ビー．ヒューズ; ウイリアム、レッドマン‐ホワイト; マーク、ブレイシー
Original assignee: NXP BV
Current assignee: NXP BV
Priority date: 1998-09-30
Filing date: 1999-09-23
Publication date: 2009-07-01
Anticipated expiration: 2019-09-23
Also published as: WO2000019614A3; WO2000019614A2; DE69916419D1; JP2002526964A; US6313780B1; EP1046231B1; DE69916419T2; EP1046231A2; GB9821091D0

Description

【０００１】
【発明の属する技術分野】
本発明は、電流モードがパイプライン処理されたアナログ・デジタル（Ａ／Ｄ）コンバータと、このようなコンバータで使用する単一段とに関する。
【０００２】
【従来の技術】
このようなＡ／Ｄコンバータは、ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖｏｌ．３１，Ｎｏ．７，１９９６年７月におけるＭａｒｋＢｒａｃｅｙ，ＷｉｌｌｉａｍＲｅｄｍａｎ−Ｗｈｉｔｅ，ＪｕｄｉｔｈＲｉｃｈａｒｄｓｏｎ，ＪｏｈｎＢ．Ｈｕｇｅｓによる「フルナイキスト１５ＭＳ／ｓ８−ｂ差動切替電流Ａ／Ｄコンバータ（ＡＦｕｌｌＮｙｑｕｉｓｔ１５ＭＳ／ｓ８−ｂＤｉｆｆｅｒｅｎｔｉａｌＳｗｉｔｃｈｅｄ−ＣｕｒｒｅｎｔＡ／ＤＣｏｎｖｅｒｔｅｒ）」という表題の論文に開示されている。この開示のＡ／Ｄコンバータにおいては、各ビット段は単一経路に２つの電流メモリ回路を含んでいる。これにより、送信損失、ノイズ、電力消費量が上昇する。
【０００３】
各ビット段の単一経路に２つの電流メモリ回路を含む別のＡ／Ｄコンバータは、ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ、Ｖｏｌ．２９、Ｎｏ．８、１９９４年８月におけるＤ．Ｍａｃｑ、Ｐ．Ｇ．Ａ．Ｊｅｓｐｅｒｓによる、「１０ビットパイプライン処理されたスイッチ電流Ａ／Ｄコンバータ（Ａ１０ＢｉｔＰｉｐｅｌｉｎｅｄＳｗｉｔｃｈｅｄ−ＣｕｒｒｅｎｔＡ／ＤＣｏｎｖｅｒｔｅｒ）」という表題の論文に開示されている。これは、もちろん、先のパラグラフで述べたのと同様の欠点を有している。
【０００４】
パイプライン処理されているＡ／Ｄコンバータは、１９９７ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＣｉｒｃｕｉｔｓａｎｄＳｙｓｔｅｍｓ，１９９７年６月９〜１２日におけるＭｉｋａｅｌＧｕｓｔａｖｓｓｏｎおよびＮｉａｎｘｉｏｎｇＴａｎによる「新電流モードパイプラインＡ／Ｄコンバータアーキテクチャ（ＮｅｗＣｕｒｒｅｎｔ−ＭｏｄｅＰｉｐｅｌｉｎｅＡ／ＤＣｏｎｖｅｒｔｅｒＡｒｃｈｉｔｅｃｔｕｒｅ）」という表題の論文に開示されており、その中ではパイプライン化コンバータの各ビット段が単一の電流メモリを使用している。この構成において、第１生成切替電流メモリは量子化器として使用されており、また次のビットセルの電流メモリは時間挿入されており、これにより全てのクロック相において出力電流を供給する必要が生じる。
【０００５】
【発明が解決しようとする課題】
再生ラッチング回路を含む比較器が電流メモリ回路の出力に接続されている場合、電流メモリに保存された電流が低下することが分かっている。従って、単一の電流メモリのみをビット段で使用する場合、次の段に送られる電流は比較器の操作により低下する場合がある。これは、単一の送信経路においてビット段毎に各２つの電流メモリを使用する設計を提案するに至らしめた１つの要因である。Ｂｒａｃｅｙその他による論文に開示されているように、第１電流メモリは比較が行われる前に第２電流メモリに低下していない電流を送るので、比較器に印加した後で低下電流が使用されなくなると、比較器の動作により生じる第１電流メモリの電流の低下量は減少する。
【０００６】
本発明は、従来例に見られる問題の一部または全てを減少または解決する電流モードがパイプライン処理されたＡ／Ｄコンバータの提供を可能にすることを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、電流モードがパイプライン処理されたアナログ・デジタルコンバータ（ＡＤＣ）であって、複数の直列接続された変換段を具備し、各変換段が、一連の入力電流サンプルを受ける電流入力、一連の残留電流サンプルを生成する電流出力、段により実行されるデジタル変換を表すデジタル信号を生成するデジタル出力を含み、各サンプル変換期間の第１部分において第１電流メモリ回路の入力に電流入力を接続する手段と、各サンプル変換期間の第２部分において第２電流メモリ回路の入力に電流入力を接続する手段と、第１電流メモリ回路の出力に接続された第１入力、基準電流を受ける第２入力、デジタル出力およびデジタル・アナログコンバータ（ＤＡＣ）の入力に接続された出力を有する電流比較器と、第２電流メモリ回路の出力に接続された第１入力、ＤＡＣの出力に接続された第２入力、電流出力に接続された出力を有する電流加算手段とを具備してなるアナログ・デジタルコンバータ（ＡＤＣ）を提供する。
【０００８】
それぞれが異なる時間に入力電流をサンプリングし、また一方がサンプリングした入力電流を変換段の出力に送る各変換段の２つの電流メモリ段を使用すると、比較器の「反動（kick back）」で次の段に送られる電流を低下させることなく、送信損失を減少することが可能となる。そのため、本発明による構成においては、比較器に接続された電流メモリは、比較器にＤＡＣを制御するための決定を実行させるが、次の段に送られる電流を決定することなく、そのため電流が低下することはない。従って、比較器を駆動するメモリセルに保存されたサンプルは単一経路に存在せず、また決定後は廃棄されるので、比較器の「反動」による保存された電流の低下は僅かとなる。
【０００９】
各変換段は、ＡＤＣのデジタル出力の１ビットを生成する。これにより、単一の比較器の出力をデジタル入力として取るだけの単一のＤＡＣを使用することが可能となる。もちろん、各変換段毎に１ビット以上を変換することは可能であるが、例えば複数の比較器、（電流ミラー回路を使用して配設される）第１電流メモリからの複数の出力、ＤＡＣにおける複数の切替整合電流源など更に複雑な回路構成が必要となる。
【００１０】
第１電流メモリ回路の出力は、サンプル期間の第２部分において、比較器の第１入力に印加される。これにより、比較結果（および段のデジタル出力）が得られる前に、遅延は最小となる。
【００１１】
各サンプル期間は４つの段階に分けられ、第１段階の間は、第１電流メモリにおいて入力電流サンプルがサンプリングおよび保存され、第２段階の間は、第２電流メモリにおいて入力電流サンプルがサンプリングおよび保存され、第１電流メモリの出力が比較器の第１入力に送られ、また第３段階の間は、比較結果が現在の変換段の結果としてデジタル出力とＤＡＣの入力とに送られ、更に第４段階および次の段階の間は、ＤＡＣの出力および第２電流メモリが加算手段の各入力に送られ、また加算手段の出力が電流出力に接続されて、変換段の残留電流出力を提供する。
【００１２】
このような状況においては、各変換段が３段階のみを使用して入力サンプル電流を変換し、残留サンプル電流を次の変換段に送ることが当業者によって理解される。その結果、タイミングがサンプル期間の１段階により段毎に変化する。これは、パイプラインタイミングを調整するためにデスキューイングロジック（deskwing logic）がすでに存在しており、このタイミングの移行はそのロジックにおいて簡単に処理されるのであまり重要ではない。その結果、各入力サンプルのパイプライン処理の総時間遅延は、各変換段でサンプル期間全体を使用する場合の７５％に減少する。
【００１３】
また各サンプル期間は４段階に分割され、第１および第２段階の間は、入力電流サンプルが第１電流メモリ回路にサンプリングおよび保存され、第２電流メモリ回路の出力は電流加算手段の第１入力に送られる、ＤＡＣの出力は電流加算手段の第２入力に送られ、電流加算手段の出力は電流出力に接続され、変換段の残留電流出力を供給し、第３段階の間は、入力電流サンプルは第２電流メモリ回路においてサンプリングおよび保存され、第１電流メモリ回路の出力は比較器の第１入力に送られ、また第４段階の間には、比較結果が現在の変換段によるデジタル変換としてデジタル出力およびＤＡＣの入力に送られ、ＤＡＣの出力および第２電流メモリは加算手段の各入力に送られ、加算手段の出力は電流出力に接続されて、変換段の残留電流出力を供給する。
【００１４】
この場合、各変換段はサンプル期間全体を利用して、次の段に印加する残留サンプル電流を生成し、長時間第１電流メモリ回路を安定させるので、安定精度が向上する。
【００１５】
本発明はまた、差動入力電流サンプルを変換する電流モードをパイプライン処理したアナログ・デジタルコンバータ（ＡＤＣ）であって、複数の直列接続された変換段を具備し、各変換段が一連の差動入力電流サンプルを受ける差動電流入力、一連の差動残留電流サンプルを生成する差動電流出力、段が実行するデジタル変換を表すデジタル信号を生成するデジタル出力を含み、各サンプル変換期間の第１部分において差動電流サンプルを保存することの可能な第１電流メモリ回路の入力に電流入力を接続する手段と、各サンプル変換期間の第２部分において差動電流サンプルを保存することの可能な第２電流メモリ回路の入力に電流入力を接続する手段と、第１電流メモリ回路の出力に接続された第１および第２入力、出力をデジタル出力とデジタル入力に応じて差動出力電流を生成することの可能なデジタル・アナログコンバータ（ＤＡＣ）の入力とに接続することの可能な出力を有する電流比較器と、第２電流メモリ回路の出力に接続された第１差動入力、ＤＡＣの出力に接続された第２差動入力、差動電流出力に接続されて変換段の残留差動電流出力を提供する差動出力を有する電流加算手段とを具備してなるアナログ・デジタルコンバータ（ＡＤＣ）を提供する。
【００１６】
この手段により、入力差動電流をデジタル信号に変換することができる。これにより、アナログ信号からデジタル信号への変換に先立って、アナログ信号処理を差動モードで実行することが可能となり、このようなアナログ信号処理の効果を得ることができ、またアナログ領域において差動信号からシングルエンド信号への変換の必要性がなくなる。
【００１７】
各変換段では、ＡＤＣのデジタル出力の１ビットが生成される。サンプル期間の第２部分においては、第１電流メモリ回路の出力を比較器の入力に送っても良い。
【００１８】
各サンプル期間は４つの段階に分けられ、第１段階の間には、第１電流メモリにおいて入力電流サンプルのサンプリングと保存が行われ、第２段階の間には、第２電流メモリにおいて入力電流サンプルのサンプリングと保存が行われ、第１電流メモリの出力は比較器の入力に送られ、第３段階の間には比較結果が現在の変換段によるデジタル変換としてデジタル出力とＤＡＣの入力とに送られ、ＤＡＣおよび第２電流メモリの出力が加算手段の各入力に送られ、加算手段の出力は電流出力に接続されて変換段の残留電流出力を供給する。
【００１９】
また、各サンプル期間は４つの段階に分けられ、第１および第２段階の間には、第１電流メモリ回路において入力電流サンプルがサンプリングおよび保存され、第２電流メモリ回路の出力は電流加算手段の第１差動入力に送られ、ＤＡＣの出力は電流加算手段の第２差動入力に送られ、電流加算手段の差動出力は差動電流出力に接続されて変換段の差動残留電流出力を供給し、第３段階の間には、入力電流サンプルが第２電流メモリ回路においてサンプリングおよび保存され、第３段階の間には、第１電流メモリ回路の出力が比較器の第１入力に送られ、第４段階の間には、比較結果が現在の変換段によるデジタル変換としてデジタル出力とＤＡＣの入力とに送られ、ＤＡＣおよび第２電流メモリの差動出力が加算回路の各差動入力に送られ、また加算手段の差動出力が差動電流出力に接続されて、変換段の差動残留電流出力を供給する。
【００２０】
本発明は更に、多重化電流モードがパイプライン処理されたアナログ・デジタルコンバータ（ＡＤＣ）であって、第１および第２の複数の直列接続された変換段を具備し、第１の複数の変換段の各変換段が、一連の入力電流サンプルを受ける電流入力と、一連の残留電流サンプルを生成する電流出力と、段が実行するデジタル変換を表すデジタル信号を生成するデジタル出力とを含み、各サンプル変換期間の第３部分の間に電流入力を第１電流メモリ回路の入力に接続する手段と、各サンプル変換期間の第４部分の間に電流入力を第２電流メモリ回路の入力に接続する手段と、第１電流メモリ回路の出力に接続された第１入力、基準電流を受ける第２入力、デジタル出力とデジタル・アナログコンバータ（ＤＡＣ）の入力とに接続された出力を有する電流比較器と、第２電流メモリ回路の出力に接続された第１入力、ＤＡＣの出力に接続された第２入力、電流出力に接続された出力を有する電流加算手段とを具備し、更に第２の複数の変換段の各変換段が、一連の入力電流サンプルを受ける電流入力と、一連の残留電流サンプルを生成する電流出力と、段が生成するデジタル変換を表すデジタル信号を生成するデジタル出力とを含み、各サンプル変換期間の第３部分の間に電流入力を第１電流メモリ回路の入力に接続する手段と、各サンプル変換期間の第４部分の間に電流入力を第２電流メモリ回路の入力に接続する手段と、第１電流メモリ回路の出力に接続された第１入力、基準電流を受ける第２入力、デジタル出力とデジタル・アナログコンバータ（ＤＡＣ）の入力とに接続された出力を有する電流比較器と、第２電流メモリ回路の出力に接続された第１入力、ＤＡＣの出力に接続された第２入力、電流出力に接続された出力を有する電流加算手段とを具備して成り、第１電流メモリ、比較器、ＤＡＣが第１および第２の複数の変換段の各変換段に共通しているアナログ・デジタルコンバータ（ＡＤＣ）を供給する。
【００２１】
２つのパイプラインコンバータを多重化することにより、変換速度を効果的に倍速することができ、また本発明の方法により、回路構成を節減することが可能となる。従って、第１電流メモリ回路、比較器、ＤＡＣは、両パイプラインにおいて各変換段で共有することができる。もちろん、パイプラインの数を２の倍数で増やすことが可能であるので、各パイプライン対は第１電流メモリ、比較器、ＤＡＣを共有することができる。パイプラインの数をそれぞれ増やすと、有効サンプリング速度が内部クロック速度に達するまでの間のみであるが、可能な変換速度が適切に上昇する。
【００２２】
各サンプル期間は４つの段階に分けられ、第１の複数の変換段の各変換段においては、第１段階の間に、第１電流メモリ回路が入力電流サンプルのサンプリングと保存を行い、第２電流メモリ回路の出力が加算手段に接続され、ＤＡＣの出力が加算手段に接続され、第２段階においては、第２電流メモリ回路が入力電流サンプルのサンプリングと保存を行い、第１電流メモリ回路の出力が比較器に送られ、第３段階においては、比較器の出力が変換段のデジタル出力に接続され、第４段階においては、比較結果がデジタル入力としてＤＡＣに印加され、ＤＡＣの出力が加算手段に送られ、第２電流メモリ回路の出力が加算手段に送られ、第２の複数の変換段の変換段においては、第１段階において、比較器の出力がデジタル出力に接続され、第２段階においては比較結果がデジタル信号としてＤＡＣに送られ、ＤＡＣの出力が加算手段に送られ、第２電流メモリ回路の出力が電流加算手段に送られ、第３段階においては、第１電流メモリ回路が入力電流サンプルのサンプリングおよび保存を行い、ＤＡＣの出力が電流加算手段に送られ、第２電流メモリ回路の出力が電流加算手段に送られ、第４段階においては、第２電流メモリ回路が入力電流サンプルのサンプリングと保存を行い、第１電流メモリの出力が比較器入力に接続される。
【００２３】
比較器の出力は第１および第３段階の初めに第１ラッチ回路にクロック化してもよく、またラッチの出力は第１および第２の複数の各変換段の共通デジタル出力に接続されてもよい。
【００２４】
第１ラッチ回路の出力は第２および第４段階の初めに第２ラッチ回路にクロック化してもよく、また第２ラッチ回路の出力によりＤＡＣのデジタル入力が供給されてもよい。
【００２５】
これにより、適切な加算接合に送られるＤＡＣの出力は、関連する第２電流メモリに保存されるものと同一の入力電流サンプルに依存することになる。
【００２６】
本発明は更に、差動入力電流サンプルを変換する多重化電流モードがパイプライン処理されたアナログ・デジタルコンバータ（ＡＤＣ）であって、第１および第２の複数の直列接続変換段を具備し、第１の複数の各変換段が、一連の差動入力電流サンプルを受ける差動電流入力と、一連の差動残留電流サンプルを生成する差動電流出力と、段により実行されるデジタル変換を表すデジタル信号を生成するデジタル出力とを含み、各サンプル変換期間の第１段階において、差動電流サンプルを保存可能な第１電流メモリ回路の入力に電流入力を接続する手段と、各サンプル変換期間の第２部分において、差動電流サンプルを保存することの可能な第２電流メモリ回路の入力に電流入力を接続する手段と、第１電流メモリ回路の差動出力に接続された第１および第２入力、デジタル入力に応じて差動出力電流を生成することの可能なデジタル・アナログコンバータ（ＤＡＣ）の入力とデジタル出力とに接続された出力を有する電流比較器と、第２電流メモリ回路の出力に接続された第１差動入力、ＤＡＣの出力に接続された第２差動入力、差動電流出力に接続された差動出力を有する電流加算手段とを具備し、更に第２の複数の各変換段が、一連の差動入力電流サンプルを受ける差動電流入力と、一連の差動残留電流サンプルを生成する差動電流出力と、段が実行するデジタル変換を表すデジタル信号を生成するデジタル出力とを含み、各サンプル変換期間の第３部分の間に差動電流サンプルを保存することの可能な第１電流メモリ回路の入力に電流入力を接続する手段と、各サンプル変換期間の第４段階の間に差動電流サンプルを保存することの可能な第２電流メモリ回路の入力に電流入力を接続する手段と、第１電流メモリ回路の差動出力に接続された第１および第２入力、デジタル入力に応じて差動出力電流を生成することの可能なＤＡＣの入力とデジタル出力とに接続された出力を有する電流比較器と、第２電流メモリ回路の出力に接続された第１差動入力、ＤＡＣの出力に接続された第２差動入力、差動電流出力に接続された差動出力を有する電流加算手段とを具備して成り、第１電流メモリ、比較器、ＤＡＣが第１および第２の複数の変換段の各変換段に共通するアナログ・デジタルコンバータ（ＤＡＣ）に関する。
【００２７】
これにより、非多重化コンバータに関する上記と同様の方法で、多重化パイプライン化コンバータにおいて、アナログ信号の差動処理の効果を得ることができる。
【００２８】
各サンプル期間は４段階に分けられ、第１の複数の変換段の変換段において、第１段階の間には、第１電流メモリ回路が入力電流サンプルのサンプリングおよび保存を行い、第２電流メモリ回路の出力は加算手段に接続され、ＤＡＣの出力は加算手段に接続され、第２段階の間には、第２電流メモリ回路が入力電流サンプルのサンプリングおよび保存を行い、第１電流メモリ回路の出力は比較器に送られ、第３段階の間には、比較器の出力は変換段のデジタル出力に接続され、第４段階の間には、比較結果がデジタル入力としてＤＡＣに送られ、ＤＡＣの出力は加算手段に送られ、第２電流メモリ回路の出力は加算手段に送られ、また第２の複数の変換段の変換段においては、第１段階の間に、比較器の出力がデジタル出力に接続され、第２段階の間には、比較結果がデジタル入力信号としてＤＡＣに送られ、ＤＡＣの出力が加算手段に送られ、第２電流メモリ回路の出力が電流加算手段に送られ、第３段階の間には、第１電流メモリ回路が入力電流サンプルのサンプリングと保存を行い、ＤＡＣの出力が電流加算手段に送られ、第２電流メモリ回路の出力が電流加算手段に送られ、また第４段階には、第２電流メモリ回路が入力電流サンプルのサンプリングと保存を行い、第１電流メモリの出力が比較器入力に接続される。
【００２９】
第１および第３段階の初めに、比較器の出力は第１ラッチ回路にクロックされ、ラッチの出力は第１および第２の複数の各変換段の共通デジタル出力に接続されてもよい。第２および第４段階の初めには、第１ラッチ回路の出力が第２ラッチ回路にクロックされ、第２ラッチ回路の出力はＤＡＣのデジタル入力を供給してもよい。
【００３０】
本発明の上記およびその他の特徴、効果は、添付の図面を参考にして、一例となる以下の本発明の実施例の説明より明らかとなる。
【００３１】
【発明の実施の形態】
図１は、本発明が実施される電流モードパイプライン化アナログ・デジタルコンバータを示すブロック概略図である。図１に示すコンバータは、変換される信号が入力される入力１を有している。入力信号が電圧信号である場合、入力１は電圧・電流コンバータ２に接続される。入力信号が電流の形を取っている場合、電圧・電流コンバータ２は不要である。また、入力１に連続信号が送られる場合、クロック信号の２相に対して入力信号定数を保持するためのサンプルおよび保持回路が必要となる。サンプルおよび保持回路は、入力信号の形式および上記回路が必要な電圧・電流コンバータの前または後に配設されているかに応じて、入力電圧または入力電流を適切にサンプリングする。電圧・電流コンバータ２の出力は複数の直列接続された変換段３−１〜３−Ｎの第１入力に接続されており、各変換段はデジタル出力の１ビットを生成するよう構成されている。第１変換段３−１は最上位ビットを生成し、また最後の変換段３−Ｎはデジタル出力の最下位ビットを生成する。変換段３−１〜３−Ｎのそれぞれの出力はデスキューイングロジック４に送られ、また上記デスキューイングロジック４の出力は出力５でデジタルＮビット信号を生成する。デスキューイングロジック４の機能は各ビット段からの出力のタイミングを調整するためのものであるので、変換される特定のサンプルはＮビット出力を生成するよう構成される。当業者に明らかなように、変換段３−Ｎにより生成される所定の入力サンプルからの出力は、変換段３−１からのサンプルの最上位ビットの出力よりもＮサンプル期間遅れている。そのため、パイプライン化アナログ・デジタルコンバータがサンプル速度でデジタルワードを生成する間は、デジタル・アナログコンバータへのサンプルの印加とその特定サンプルの変換を表すデジタルコード生成との間には遅延が存在している。つまり、サンプル１に対して最下位ビットが生成されるときに、最上位ビットはサンプルＮに対して変換される。
【００３２】
図２は、Ｂｒａｃｅｙその他による論文に開示されている変換段のシングルエンド形式を示している。図２に示すように、変換段は、スイッチＳ２０を介して電流メモリ回路Ｍ２０に接続されている入力２０を有している。電流メモリ回路Ｍ２０の出力は、スイッチＳ２１を介して第２電流メモリ回路Ｍ２１の入力、およびスイッチＳ２２を介して比較器Ｃ２０の入力に接続されている。比較器の出力は、そのクロック入力が波形φ４で供給されるラッチＬ２０のデータ入力に送られる。ラッチＬ２０のＱ出力は、変換段により生成されたデジタル変換を使用できる出力２１に接続されている。ラッチＬ２０のＱ出力は更にデジタル・アナログコンバータ２２の入力に接続されており、その出力はスイッチＳ２３を介して加算接合２３に接続される。第２電流メモリＭ２１の出力は、スイッチＳ２４を介して電流加算接合またはノード２３に接続される。電流加算ノード２３は変換段の出力２４に接続され、パイプラインの次の変換段へ印加されるアナログ残留信号が生成される。
【００３３】
図３は、スイッチを動作させ、また変換段におけるラッチに使用される波形φ１、φ２、φ３、φ４と、サンプル期間Ｔ_Ｎに対するその関係を示している。波形φ１がハイのとき、スイッチＳ２０、Ｓ２３、Ｓ２４は閉じる。波形φ２がハイのとき、スイッチＳ２１は閉じる。波形φ３がハイの場合、スイッチＳ２２は閉じる。ラッチＬ２０は、波形φ４の立ち上がりによりクロック化される。
【００３４】
動作においては、各サンプル期間の段階φ１の間に、入力電流は入力２０に送られ、第１電流メモリＭ２０において感知および保存される。段階φ２においては、第１電流メモリがスイッチＳ２１を介して第２電流メモリＭ２１に接続され、また入力電流は第２電流メモリＭ２１に再サンプリングされるので、サンプルをクリーンにして次のビット段に送ることができる。段階φ３の間には、スイッチＳ２２が閉じて、スイッチＳ２１が開き、また第１電流メモリＭ２０に保存された入力電流が比較器Ｃ２０の入力に送られて、基準電流と比較される。比較器は、ラッチＬ２０のデータ入力に送られる出力を生成する。比較結果は波形φ４の立ち上がりによってラッチＬ２０にクロックされ、段階φ４において、ビット段のデジタル出力は出力２１で得られる。ラッチＬ２０のＱ出力もデジタル・アナログコンバータ２２に接続され、またサンプル期間Ｓ_Ｎ＋１の段階φ１の間に、残留アナログ信号は出力２４で得られ、パイプラインにおける次の変換段によりサンプリングされる。アナログ・デジタルコンバータの変換段の動作およびパイプライン構造の詳細な説明は、上記のＢｒａｃｅｙその他による論文を読むことにより明らかとなる。
【００３５】
図４は、本発明によるパイプライン化アナログ・デジタルコンバータの変換段を示すブロック概略図である。図４に示すように、変換段は、サンプリングおよび保持された入力アナログ電流が送られる入力４０を有している。入力４０はスイッチＳ４１を介して第１電流メモリＭ４２の入力と、スイッチＳ４０を介して第２電流メモリＭ４１の入力とに接続されている。第１電流メモリＭ４２の出力は、スイッチＳ４２を介して比較器Ｃ４３の入力に接続されている。比較器の出力は、波形φ３の立ち上がりによりクロックされるラッチ回路Ｌ４４のデータ入力に接続されている。ラッチ回路Ｌ４４の出力は、段階φ３の間に変換段により構成されるデジタルビットが得られる出力４５と、デジタル・アナログコンバータ４６の入力とに送られる。デジタル・アナログコンバータ４６の出力は、スイッチＳ４３を介して加算ノード４８に送られる。第２電流メモリＭ４１の出力も、スイッチＳ４４を介して加算ノード４８に送られる。加算ノード４８は変換段の出力４７に送られる。次の変換段の入力は、現在のビット段の出力に接続された第１スイッチＳ４０’と第２スイッチＳ４１’とを有している。波形φ１がハイのときは、スイッチＳ４１およびＳ４０’が閉じ、波形φ１または波形φ４がハイのときはスイッチＳ４３およびＳ４４が閉じ、また波形φ４がハイのときはスイッチＳ４１’が閉じる。
【００３６】
変換段の動作は以下の通りである。
【００３７】
段階φ１の間に、第１電流メモリＭ４２は入力電流のサンプリングと保存を行う。段階φ２の間に、第２電流メモリＭ４１は入力電流のサンプリングと保存を行い、第１電流メモリＭ４２の出力は比較器Ｃ４３に送られる。比較器Ｃ４３は、その入力に送られた電流と、段変換毎の１ビットに対してゼロになる基準電流を比較する。すなわち、比較器は電流の極性を検出し、またその出力は比較結果に応じた状態を使用する。再生比較器として形成されている比較器Ｃ４３は第１電流メモリＭ４２に保持されている信号を劣化させるが、次のビット段に送られる信号電流は第２電流メモリＭ４１に保持され、劣化することはないのであまり重要ではない。段階φ３においては、比較器の出力はラッチＬ４４にクロックされる。現在のサンプル期間の段階φ４および次のサンプル期間の段階φ１では、デジタル・アナログコンバータ４６の出力が第２電流メモリＭ４１から減算され、次の段に供給される信号が得られる。図示するように、この次の段は段階φ４の出力を、スイッチＳ４１’を介して第１電流メモリ回路Ｍ４２の出力にサンプリングし、また次のサンプル期間の段階φ１においてはスイッチＳ４０’を介して第２電流メモリＭ４１にサンプリングする。ちなみに、本発明による変換段は４相クロックも使用するが、各段で同一のタイミングを使用する前の構成とは異なり、図４の実施例における各連続段に対し、１クロック相ずつタイミングが進む。これは、パイプラインにより生成されるスキューイングを回避するのにＮビット出力の再タイミングが必要であり、タイミングの進みはデスキューイングロジックにおいて補正されるのであまり重量ではない。しかし、パイプラインによる遅延は図２の構成の遅延の３／４に減少するので効果的である。
【００３８】
従来構成で使用される２つの電流メモリ回路と比較すると、各段毎に単一の電流メモリを使用して入力から出力へ信号を伝播するので、送信損失と電流メモリの物理的に生成されたノイズは、従来構成の効果の半分になる。ちなみに、第１電流メモリＭ４２は信号伝達が関係している限り信号経路に置かれることはないが、変換段に送られる入力電流を変換段内の比較に供給するよう機能するのみである。これにより、許容可能な送信損失および電流メモリの物理的に生成されたノイズは従来構成で使用されるものの２倍となり、出力設計を減少させることが可能となる。また、同一の電流メモリパラメータを使用することにより、変換の精度を向上させることができる。
【００３９】
図４に示す変換段は、波形φ１またはφ２のいずれかがハイのときにスイッチＳ４１が閉じるようにそのタイミングが変更されている。つまり、各サンプル期間の段階φ１およびφ２の間に、入力をサンプリングする。その場合、波形φ３がハイになると、スイッチＳ４０およびＳ４２が閉じる。ラッチＬ４４は波形φ４によりクロックされ、また波形φ４、φ１、φ２のいずれかがハイのとき、スイッチＳ４３およびＳ４４が閉じる。次の段において、波形φ２がハイのときにスイッチＳ４０’が閉じ、また波形φ４またはφ１がハイのときにスイッチＳ４１’が閉じる。次の段における各その他のスイッチは、スイッチＳ４０’およびＳ４１’と同様に１クロック相早く閉じることが当業者に明らかとなる。この構成の効果は、現在のメモリＭ４２が安定するのにより長く時間がかかるため、安定精度が向上することにある。
【００４０】
パイプラインの各段が、単一ビット期間変換を完了させるのに４つの主クロック相を必要とすることが分かる。そのため、変換サンプル速度の４倍の内部サンプル速度が必要である。例えば、必要な変換速度が毎秒１５メガサンプルである場合、その速度を得るためには６０ＭＨｚの内部サンプル速度クロックが必要となる。
【００４１】
図５は、多重化パイプラインの変換段、および２つの交互配置されたコンバータが同一の比較器、第１電流メモリ回路、ＤＡＣを使用するデジタルコンバータを示している。
【００４２】
図５に示すように、変換段は、第１電流入力サンプルを受ける第１入力５１と、第２電流入力サンプルを受ける第２入力５２とを有している。第１入力５１はスイッチＳ５１を介して電流メモリ回路Ｍ５１の入力と、またスイッチＳ５２を介して別の電流メモリ回路Ｍ５２の入力とに接続されている。電流メモリ回路Ｍ５１の出力は、スイッチＳ５３を介して加算ノード５３に送られる。第２入力５２は、スイッチＳ５４を介して電流メモリ回路Ｍ５３の入力と、またスイッチＳ５５を介して電流メモリ回路Ｍ５２の入力とに送られる。電流メモリ回路Ｍ５３の出力は、スイッチＳ５６を介して加算ノード５４に送られる。加算ノード５３は、次の変換段の第１入力５５に接続され、加算ノード５４は次の変換段の第２入力５６に送られる。電流メモリ回路Ｍ５２の出力は、スイッチＳ５７を介して比較器Ｃ５０の入力に送られる。比較器Ｃ５０の出力は、ラッチＬ５０のＤ入力に送られる。ラッチＬ５０のＱ出力は、変換段のデジタル出力を生成する出力５７と、Ｑ出力がデジタル・アナログコンバータ５８の入力に送られる別のラッチＬ５１のＤ入力とに送られる。デジタル・アナログコンバータ５８の出力は、スイッチＳ５８を介して第１加算ノード５３と、スイッチＳ５９を介して第２加算ノード５４とに送られる。
【００４３】
動作においては、入力５１および５２に送られるサンプルが挿入される。つまり、入力５１はサンプルＳ_Ｎ、Ｓ_Ｎ＋２、Ｓ_Ｎ＋４などを受け、また入力５２はサンプルＳ_Ｎ＋１、Ｓ_Ｎ＋３、Ｓ_Ｎ＋５などを受ける。波形φ２がハイのときスイッチＳ５１が閉じ、波形φ１がハイのときスイッチＳ５２が閉じ、波形φ４またはφ１がハイのときスイッチＳ５３が閉じ、波形φ４がハイのときスイッチＳ５４が閉じ、波形φ３がハイのときスイッチＳ５５が閉じ、波形φ２またはφ３がハイのときスイッチＳ５６が閉じ、波形φ２またはφ４がハイのときスイッチＳ５７が閉じ、波形φ４またはφ１がハイのときスイッチＳ５８が閉じ、波形φ２またはφ３がハイのときスイッチＳ５９が閉じる。ラッチＬ５０は波形φ３およびφ１の立ち上がりによりクロックされ、またラッチＬ５１は波形φ４およびφ２の立ち上がりによりクロックされる。図５から明らかなように、電流メモリＭ５２、比較器Ｃ５０、ラッチＬ５０および５１、デジタル・アナログコンバータ５８は、両入力ストリームに共通している。図５に示す変換段では、スイッチＳ５８またはＳ５９が閉じている状態でデジタル・アナログコンバータ５８により生成された電流を変化させないようにするために、別途設けたラッチＬ５１はデジタル・アナログコンバータ５８への比較結果の入力を遅らせる必要があることは、当業者にとって明らかである。そのため、実際においては、共通の第２電流メモリ、比較器、ラッチ、デジタル・アナログコンバータを使用する２つの並列パイプライン処理アナログ・デジタルコンバータが得られる。
【００４４】
交互的パイプライン変換段の動作を要約すると、サンプルＳ_Ｎ、Ｓ_Ｎ＋２、Ｓ_Ｎ＋４など（奇数サンプル）が、サンプル期間Ｔ１、Ｔ２、Ｔ３などの段階φ１およびφ２の間に上位パイプラインの入力に印加され、また上位パイプラインの変換段のデジタル出力はサンプル期間Ｔ１、Ｔ２、Ｔ３などの段階φ３およびφ４の間に得られる。サンプルＳ_Ｎ＋１、Ｓ_Ｎ＋３、Ｓ_Ｎ＋５など（偶数サンプル）はサンプル期間Ｔ１、Ｔ２、Ｔ３などの段階φ３およびφ４の間に下位パイプラインに印加され、また下位パイプラインの変換段のデジタル出力はサンプル期間Ｔ２、Ｔ３、Ｔ４などの段階φ１およびφ２の間に得られる。もちろん、このタイミングは現在の変換段に適用され、また各後続変換段における各パイプラインのタイミングはサンプル期間Ｔの１相だけ進んでいる。
【００４５】
図６は、変換する電流サンプルの２つの多重化ストリームを有する完全差動パイプライン化コンバータで使用する変換段を示している。
【００４６】
変換段は、電流サンプルの第１集合を受ける第１入力６０および６１、および入力電流サンプルの第２集合を受ける第２入力６２および６３を有している。入力６０および６１は、２つのスイッチＳ６０およびＳ６１を介して差動電流メモリＭ６１の入力に送られる。同様に、入力６２および６３は、２つのスイッチＳ６２およびＳ６３を介して差動電流メモリＭ６２の入力に送られる。更に、入力６０および６１は、スイッチＳ６４およびＳ６５を介して、差動電流メモリＭ６３の入力に接続される。同様に、入力６２および６３は、スイッチＳ６６およびＳ６７を介して電流メモリＭ６３の入力に接続される。電流メモリＭ６１の出力はスイッチＳ６８およびＳ６９を介して各加算接合６４および６５に接続され、また電流メモリＭ６２の出力はスイッチＳ７０およびＳ７１を介して各加算接合６６および６７に接続される。電流メモリＭ６３の出力は、スイッチＳ７２およびＳ７３を介して比較器Ｃ６０の各入力に接続される。比較器Ｃ６０の出力はラッチ回路Ｌ６０のデータ入力に接続される。ラッチ回路Ｌ６０のＱ出力は、この段におけるデジタル変換結果を与えるデジタル出力６８に接続される。ラッチＬ６０のＱ出力は、別のラッチＬ６１のＤ入力に接続される。ラッチＬ６１のＱ出力は、差動出力がスイッチＳ７４を介して加算接合６４に接続され、スイッチＳ７５を介して加算接合６５に接続され、スイッチＳ７６を介して加算接合６６に接続され、またスイッチＳ７７を介して加算接合６７に接続されるデジタル・アナログコンバータＳ６９の入力に接続されている。加算接合６４および６５は次のビット段の入力７０および７１に接続され、また加算接合６６および６７は次のビット段の入力７２および７３に接続される。
【００４７】
図６に示すように、波形φ２がハイのときにスイッチＳ６０およびＳ６１が閉じ、波形φ４がハイのときにスイッチＳ６２およびＳ６３が閉じ、波形φ１がハイのときにスイッチＳ６４およびＳ６５が閉じ、波形φ３がハイのときにスイッチＳ６６およびＳ６７が閉じ、波形φ４またはφ１がハイのときにスイッチＳ６８およびＳ６９が閉じ、波形φ２またはφ３がハイのときにスイッチＳ７０およびＳ７１が閉じ、波形φ４またはφ２がハイのときにスイッチＳ７２およびＳ７３が閉じ、波形φ４またはφ１がハイのときにスイッチＳ７４およびＳ７５が閉じ、波形φ２またはφ３がハイのときにスイッチＳ７６およびＳ７７が閉じる。ラッチ回路Ｌ６０は波形φ３およびφ１の立ち上がりで比較器回路Ｃ６０の出力をラッチし、またラッチＬ６０は波形φ４およびφ２の立ち上がりでラッチＬ６０のＱ出力をラッチする。
【００４８】
図６に示すように、次の変換段は、形状が現在の変換段と同一である入力切替構成を有している。これは、スイッチＳ６０〜Ｓ６７と同じ構成に配置されたスイッチＳ８０〜Ｓ８７を含んでいる。
【００４９】
各変換段は、図３に示す４段階φ１、φ２、φ３、φ４に分けられる変換期間Ｔで動作する。これは、アナログ・デジタルコンバータの内部サンプル速度である。１つのサンプル（奇数）集合が入力６０および６１に送られ、また第２のサンプル（偶数）集合が入力６２および６３に送られる多重化パイプラインを生成することにより、デジタル・アナログコンバータの外部サンプリング速度は２倍になる。
【００５０】
コンバータの上位パイプラインの動作についての以下の説明において、入力６０および６１に送られるサンプルＳ_１、Ｓ_３、Ｓ_５などは段階φ１において電流メモリＭ６３に送られ、また期間Ｔ１、Ｔ２、Ｔ３などの段階φ２において電流メモリＭ６１に送られるとする。従って、変換期間Ｔ１の段階φ１において、電流メモリＭ６３は入力６０および６１に送られる入力をサンプリングし、またサンプリングされた電流を保存する。期間Ｔ１の段階φ２においては、電流メモリＭ６１は入力６０および６１に送られる入力電流をサンプリングし、またサンプリングされた電流を保存する。また段階φ２においては、電流メモリＭ６３に保存された電流はスイッチＳ７２およびＳ７３を介して比較器Ｃ６０に送られる。比較結果は、波形φ３の立ち上がりによりラッチＬ６０にクロックされる。これは、変換期間Ｔ１の段階φ３およびφ４において、ラッチＬ６０のＱ出力および出力６８で得られる。ラッチＬ６０のＱ出力はまた、波形φ４の立ち上がりによりクロックされるラッチＬ６１のＤ入力にも送られる。従って、段階φ４の初めには、ラッチＬ６１のＱ出力は、ラッチＬ６１のＱ出力の状態によって異なるアナログ出力を生成するデジタル・アナログコンバータ６９に送られる。変換期間Ｔ１の段階φ４および変換期間Ｔ２の段階φ１の間には、デジタル・アナログコンバータＳ６９の出力は、スイッチＳ７４およびＳ７５を介して加算接合６４および６５に送られる。また、このときスイッチＳ６８およびＳ６９が閉じるので、この段のアナログ残留出力は次の変換段の入力７０および７１に送られる。従って、変換期間Ｔ１の段階φ４において、現在の変換段のアナログ残留信号は、次の変換段の電流メモリＭ６３に等しい電流メモリに入力される。次の変換期間Ｔ２の段階φ１においては、スイッチＳ８０およびＳ８１が閉じ、現在の段からのアナログ残留電流は、次の段において現在の段の電流メモリＭ６１に等しい電流メモリに送られる。
【００５１】
従って、各奇数のサンプルＳ_１、Ｓ_３、Ｓ_５などに対し、上位パイプラインの現在の変換段は段階φ１およびφ２において入力電流をサンプリングし、期間Ｔ１、Ｔ２、Ｔ３などの段階φ３およびφ４においてデジタル出力が得られるようにする。単一パイプラインコンバータに関しては、タイミングは連続する各変換段に対して１段階だけ進む。すなわち、次の変換段において、Ｔ１の段階φ４およびＴ２の段階φ１の間に入力がサンプリングされ、またデジタル出力はＴ２の段階φ２およびφ３の間にデジタル出力が生成される。上記に説明したように、これはさほど重要ではなく、このタイミングの進みはデスキューイングロジック４において考慮される。
【００５２】
下位パイプラインの動作は上記パイプラインと同様であり、サンプルＳ_２、Ｓ_４、Ｓ_６などは期間Ｔ１、Ｔ２、Ｔ３などの段階φ３においてコンバータの下位パイプラインの入力６２および６３に送られ、またスイッチＳ６６およびＳ６７を介して電流メモリＭ６３の入力に供給される。電流メモリＭ６３は、入力６２および６３に送られる入力電流のサンプリングおよび保存を行う。段階φ４においては、スイッチＳ６２およびＳ６３が閉じ、電流メモリＭ６２の入力は入力６２および６３に送られる入力電流のサンプリングおよび保存を行う。期間Ｔ１の段階φ４においては、スイッチＳ７２およびＳ７３が閉じ、電流メモリＭ６３に保存されたアナログ電流は比較器Ｃ６０に送られる。次の期間Ｔ２の段階φ１においては、比較結果は波形φ１によりラッチＬ６０にラッチされる。従って、期間Ｔ１の段階φ３およびφ４の間に、この段階の入力６２および６３に接続された入力サンプルの変換結果は、次の変換期間Ｔ２の段階φ１およびφ２の間に出力６８で得られる。ラッチＬ６０のＱ出力は波形φ２によりラッチＬ６１にクロックされ、またラッチＬ６１のＱ出力はデジタル・アナログコンバータ６９を制御する。段階φ２およびφ３の間に、スイッチＳ７６およびＳ７７はスイッチＳ７０およびＳ７１と同様に閉じる。その結果、電流メモリＭ６２に保存されている電流はデジタル・アナログコンバータ６９によって生成される電流と共に加算され、現在の変換段の残留電流を形成し、次の変換段の入力７２および７３に送られる。次の期間Ｔ２の段階φ２においては、スイッチＳ８６およびＳ８７が閉じて、次の段の電流メモリＭ６３に等しい電流メモリは入力７２および７３に送られる残留電流のサンプリングおよび保存を行う。同様に、段階φ３においては、スイッチＳ８２およびＳ８３が閉じて、現在の段の電流メモリＭ６２に等しい次の段の電流メモリが入力電流のサンプリングおよび保存を行う。
【００５３】
各偶数サンプルＳ_２、Ｓ_４、Ｓ_６などに対し、下位パイプラインの現在の変換段は期間Ｔ１、Ｔ２、Ｔ３などの段階φ３およびφ４において入力電流のサンプリングを行い、期間Ｔ２、Ｔ３、Ｔ４などの段階φ１およびφ２においてデジタル出力を得られるようにすることが分かる。
【００５４】
この構成により、単一の非多重化パイプラインコンバータのサンプル速度の２倍の速度で変換が可能となることが当業者に明らかとなる。また、この構成では、比較器電流メモリ、比較器、デジタル・アナログコンバータを両パイプラインで使用できるので、構成部材を節減できることが明らかとなる。
【００５５】
図７ａおよびｂは、図６の構成の詳細を示している。
【００５６】
図７には、電流メモリ、比較器、Ａ／Ｄコンバータの具体的実施例が示されている。これらは当然のことながら電流メモリ、比較器、Ｄ／Ａコンバータの一例に過ぎず、これらの機能を実行可能な他の回路構成を用いることも可能である。図７において、図６に示す構成部材には同様の参照符号を使用している。
【００５７】
図７ａに示すように、各電流メモリは、第１および第２ｐチャネル電界効果トランジスタＰ１およびＰ２、第１および第２ｎチャネル電界効果トランジスタＮ１およびＮ２を含んでいる。トランジスタＰ１およびＮ１は、供給レールＶ_ｄｄおよびＶ_ｓｓ間に直列に接続され、また同様にトランジスタＰ２およびＮ２は供給レールＶ_ｄｄおよびＶ_ｓｓ間に直列に接続されている。スイッチＳＰ１はバイアスレールＶ_ｂとトランジスタＰ１のゲート電極との間に接続されており、またスイッチＰ２はバイアスレールＶ_ｂとトランジスタＰ２のゲート電極との間に接続されている。更に、スイッチＳＰ３はトランジスタＰ１のゲートとドレーンとの間に接続されており、またスイッチＳＰ４はトランジスタＰ２のゲートとドレーンとの間に接続されている。スイッチＳＮ１はトランジスタＮ１のゲートとドレーンとの間に接続されており、またスイッチＳＮ２はトランジスタＮ２のゲートとドレーンとの間に接続されている。スイッチＳ６０は入力６０とトランジスタＰ１およびＮ１のドレーン電極の接合との間に接続され、スイッチＳ６１は入力６１とトランジスタＮ２およびＰ２のドレーン電極の接合との間に接続されている。更に、トランジスタＰ１およびＮ１の接合はスイッチＳ６８の片側に接続され、トランジスタＮ２およびＰ２のドレーン電極の接合はスイッチＳ６９の片側に接続されている。電流メモリＭ６２およびＭ６３は、電極メモリＭ６１の構造と同一である。段階φ１、φ２、φ３、φ４は更に図３に示すようにａ）およびｂ）の下位段階に分けられ、また段階φ２の第１あるいはａ）下位段階においては、電流メモリＭ６１のスイッチＳＰ１、ＳＰ２、ＳＮ１、ＳＮ２が閉じる。その結果、トランジスタＰ１およびＰ２は、バイアス電圧Ｖ_ｂによって決まる定バイアス電流Ｊを生成する。これにより、接続されたダイオードであるトランジスタＮ１およびＮ２は、バイアス電流に等しい電流と入力６０および６１に送られる入力電流をそれぞれ通過させる。ａ）下位段階の終わりには、スイッチＳＮ１、ＳＮ２、ＳＰ１、ＳＰ２が開き、またｂ）下位段階においてスイッチＳＰ３およびＳＰ４が閉じる。その結果、３つのトランジスタのゲート−ソースキャパシタンスに保存されている電荷によってスイッチＳＮ１およびＳＮ２が開くと、トランジスタＮ１およびＮ２が感知する電流が維持される。同様に、スイッチＳＰ１およびＳＰ２が開くと、初めにトランジスタＰ１およびＰ２によって通過された電流が維持される。スイッチＳＰ３およびＳＰ４が閉じると、トランジスタＰ１はトランジスタＮ１により生成される電流間の差、および入力６１における入力電流とを感知する。段階φ２のｂ）下位段階の終わりには、スイッチＳＰ３およびＳＰ４が開き、トランジスタのゲート−ソースキャパシタンスの電荷により電流メモリＭ６１で電流が維持される。当然のことながら、このとき、スイッチＳ６０およびＳ６１も開く。次のサンプル期間の段階φ４および段階φ１においては、スイッチＳ６８およびＳ６９が閉じて、電流メモリＭ６１に保存された電流が加算接合６４および６５に送られる。電流メモリＭ６２は、電流メモリＭ６１と同様に形成される。段階φ４のａ）下位段階においては、そのスイッチＳＰ１、ＳＰ２、ＳＮ１、ＳＮ２が閉じ、段階φ４のｂ）下位段階においては、スイッチＳＰ３およびＳＰ４が閉じる。次の期間の段階φ２およびφ３においては、出力スイッチＳ７０およびＳ７１が閉じ、メモリＭ６２の出力は加算接合６６および６７に接続される。
【００５８】
また、電流メモリＭ６３は電流メモリＭ６１と同様に形成されている。しかしながら、電流メモリＭ６３の場合、段階φ１およびφ３のａ）下位段階において、スイッチＳＰ１、ＳＰ２、ＳＮ１、ＳＮ２が閉じる。同様に、段階φ１およびφ３のｂ）下位段階において、スイッチＳＰ３およびＳＰ４が閉じる。従って、電流メモリＭ６３は段階φ１の間に入力６０および６１から送られる電流と、また段階φ３の間に入力６２および６３から送られる電流とを感知して保存する。段階φ２およびφ４の下位段階ａ）の間には、スイッチＳ７２ａおよびＳ７３ａは、電流メモリＭ６３の出力を比較器Ｃ６０の入力に接続する。段階φ２およびφ４の下位段階ｂ）の間には、スイッチＳ７２ｂおよびＳ７３ｂは電流メモリＭ６３の出力を比較器Ｃ６０の入力に逆に接続する。電流メモリＭ６１、Ｍ６２、Ｍ６３は欧州特許出願Ｎｏ．０，６０８，９３６（ＰＨＢ３３８３０）に記載されている通りであり、上記出願を参照してその構造および動作の詳細な説明を読むことができる。
【００５９】
図７ｂに示す比較器Ｃ６０は、欧州特許出願Ｎｏ．０，７４４，０３２（ＰＨＢ３３９８５）に記載されているのと同じ形式および構成である。
【００６０】
比較器Ｃ６０は、スイッチＳ７２ａおよびＳ７３ａの接合に接続され、線１０１を介してトランジスタＭＰ３のドレーン電極、およびスイッチＳ１０４を介してトランジスタＭＰ３のゲート電極に送られる第１入力を有している。また線１０１は、トランジスタＭＰ１のドレーン電極と、トランジスタＭＮ１のドレーン電極とに接続されている。第２入力はスイッチＳ７２ｂおよびＳ７３ｂの接合に接続されており、線１０２を介してトランジスタＭＰ４のドレーン電極、およびスイッチＳ１０５を介してそのゲート電極とに送られる。トランジスタＭＰ２のゲート電極は、スイッチＳ１０６を介してトランジスタＭＰ１のドレーン電極に接続され、またトランジスタＭＰ１のゲート電極はスイッチＳ１０７を介してトランジスタＭＰ２のドレーン電極に接続されている。トランジスタＭＰ１〜ＭＰ４のソース電極は供給レールＶ_ｄｄに接続され、またトランジスタＭＮ１およびＭＮ２のソース電極は供給レールＶ_ｓｓに接続されている。入力端子１０４は、トランジスタＭＰ５のゲート入力と、またスイッチＳ１０８を介してトランジスタＭＰ１のゲート電極と、またスイッチＳ１０９を介してトランジスタＭＰ２のゲート電極とに接続されている。
【００６１】
トランジスタＭＰ５のドレーン電極は、トランジスタＭＮ３のドレーンおよびゲート電極とに接続されている。トランジスタＭＮ３のゲート電極は、トランジスタＭＮ１およびＭＮ２のゲート電極に接続されている。トランジスタＭＮ３のソース電極は供給レールＶ_ｓｓに接続されており、またトランジスタＭＰ５のソース電極は供給レールＶ_ｄｄに接続されている。
【００６２】
トランジスタＭＰ１のゲート電極はトランジスタＭＰ６のゲート電極に接続されており、またトランジスタＭＰ２のゲート電極はトランジスタＭＰ７のゲート電極に接続されている。トランジスタＭＰ６のドレーン電極はトランジスタＭＮ４のドレーンおよびゲート電極に接続され、またトランジスタＭＰ７のドレーン電極はトランジスタＭＮ５のドレーン電極に接続されている。トランジスタＭＮ４およびＭＮ５のゲート電極は、共に接続されている。トランジスタＭＰ７およびＭＮ５のドレーン電極の接合は、出力端子１０５に接続されている。トランジスタＭＰ６およびＭＰ７のソース電極は供給レールＶ_ｄｄに接続され、トランジスタＭＮ４およびＭＮ５のソース電極は供給レールＶ_ｓｓに接続されている。
【００６３】
比較器のスイッチは、以下の段階および下位段階において閉じる。段階φ２およびφ４のａ）下位段階においては、Ｓ７２ａ、Ｓ７３ａ、Ｓ１０４、Ｓ１０５が閉じ、段階φ２およびφ４のｂ）下位段階においては、Ｓ７２ｂおよびＳ７３ｂが閉じ、段階φ２およびφ４のｂ下位段階および段階φ１およびφ３のａ）下位段階においては、Ｓ１０６およびＳ１０７が閉じ、段階φ１およびφ３のｂ）下位段階および段階φ２およびφ４のａ）下位段階においては、Ｓ１０８およびＳ１０９が閉じる。
【００６４】
比較器Ｃ６０は、２つの電流源ＭＮ１およびＭＮ２によりバイアスされたラッチを形成する相互接続トランジスタ対ＭＰ１およびＭＰ２を含んでいる。電流源はそれぞれ２Ｊの値の電流を生成し、ここでＪはメモリセルＭ６１〜Ｍ６３のバイアス電流と同じ数値を有する。ラッチのリセットは、φ２ａおよびφ４ａを表す段階φ２およびφ４の第１部分において相互接続トランジスタ対ＭＰ１およびＭＰ２を短絡させるスイッチにより行われる。しかし、本実施例においては、バイアス基準トランジスタＭＰ５を使用して、対応するメモリセルにおける電流濃度と同等であるＪに等しくなるようトランジスタＭＰ１およびＭＰ２の電流を設定する。従って、比較器により決まる入力電圧は、段階φ２ａおよびφ２ｂおよびφ４ａおよびφ４ｂにおいてＳ２１メモリセルからの出力をサンプリングする間に、精密電流保存部の公称設定電圧に等しくなるので、電流移送の誤りを最小に抑えることが可能である。理想的な２：１の比率からのオフセットを含む、ＭＮ１／ＭＮ２とＭＰ１／ＭＰ２との間の差電流は、２つのサンプル電流保存トランジスタＭＰ３およびＭＰ４により搬送される。この数値は、上位パイプラインの場合は期間φ２ａ、また下位パイプラインの場合はφ４ａの間に、入力信号と共に感知される。φ２ｂである段階φ２の第２部分およびφ４ｂである段階φ４において、入力電流保存スイッチ、すなわちスイッチＳ１０４およびＳ１０５が開く。その結果、ある方向からの差分入力信号ｌｄｍ、その共通モード成分ｌｃｍ、オフセット電流が保存される。φ２ｂおよびφ４ｂにおいては、ラッチトランジスタＭＰ１およびＭＰ２はスイッチＳ１０６およびＳ１０７により相互接続される。入力信号スイッチＳ７２ｂおよびＳ７３ｂが閉じるため、入力電流は逆に印加される。すなわち、逆の符号マイナスｌｄｍを有する差動入力電流を共通モード電流ｌｃｍと共に印加する。電流保存装置ＭＰ３およびＭＰ４は電流源として機能しており、またプラス２ｌｄｍの差動電流はラッチに送られる。ラッチは、Ｃ／ｇ_ｍ時定数により決定される速度でその決定に進む。出力は、上位パイプライン比較の場合段階φ２ｂの終端から段階φ３ａの終端まで、また下位パイプライン比較の場合段階φ４ｂの終端から次の変換期間の段階φ１ａの終端まで得ることができる。
【００６５】
比較器の適切な動作に関しては、ランジスタＭＮ４およびＭＮ５と、またトランジスタＭＰ６およびＭＰ７とを含む出力レベル変換器を、リセット期間においてラッチが実質的に設定されるまでトランジスタＭＰ６およびＭＰ７が飽和動作領域に存在する、すなわち切替が行われている間はキャパシタンスのバランスが取られるよう構成しなければならない。これは、トランジスタＭＮ５のチャネル幅対長さ比をトランジスタＭＮ４よりも大きくなるよう設定すれば可能となる。これにより、比較器の出力はリセットの間には常にローとなる。
【００６６】
比較器Ｃ６０の出力は、波形φ１およびφ３によりクロックされるラッチ回路Ｌ６０のＤ入力に送られる。ラッチＬ６０のＱ出力は、その変換段からのデジタル値を供給する出力６８に接続されている。これは、各変換期間の段階φ１およびφ３の間に得られる。従って変換期間の段階φ３において、入力６０および６１に送られる入力信号がデジタル変換され、また次の変換期間の段階φ１において、入力６２および６３に送られる入力信号がデジタル変換される。またラッチＬ６０のＱ出力は、波形φ２およびφ４の立ち上がりによりクロックされるラッチＬ６１のＤ入力に送られる。
【００６７】
Ｑおよび／Ｑ出力は、デジタル・アナログコンバータ６９の出力切替を制御し、またこれらの出力の状態によって、スイッチＳ７４〜Ｓ７７を介して加算接合６４〜６７に送られる電流の極性が決まる。スイッチＳ７４およびＳ７５は、現在の変換期間の段階φ４および次の変換期間の段階φ１の間に閉じる。従って、段階φ４でクロックされるラッチＬ６１の状態により、デジタル・アナログコンバータ６９により生成されて、加算接合６４および６５に送られるアナログ電流の極性が決まる。新たなデータがラッチＬ６１にクロックされる場合、これらの出力は次の変換期間の段階φ２まで一定である。従って、定電流は、現在の変換期間の段階φ４の間、および現在の変換期間の段階φ２において比較器Ｃ６０の比較結果に極性が依存する次の変換期間のφ１の間に加算接合６４および６５に送られる。
【００６８】
デジタル・アナログコンバータ６９は、ソース電極が供給レールＶ_ｄｄに接続され、またゲートおよびドレーン電極が電流源Ｓを介してｎチャネル電界効果トランジスタＮ１０のゲートおよびドレーン電極に接続されるｐチャネル電界効果トランジスタＰ１０を含んでいる。ｎチャネル電界効果トランジスタＮ１０のソース電極は、供給レールＶ_ｓｓに接続されている。別のｐチャネル電界効果トランジスタＰ１１は、そのソース電極が供給レールＶ_ｄｄに接続され、またゲート電極はトランジスタＰ１０のゲート電極に接続され、更にドレーン電極は２つのスイッチＳ９０およびＳ９１の片側の接合に接続されている。別のｎチャネル電界効果トランジスタＮ１１は、そのソース電極が供給レールＶ_ｓｓに接続され、またゲート電極がトランジスタＮ１０のゲート電極に接続され、更にそのドレーン電極が２つのスイッチＳ９２およびＳ９３の片側の接合に接続されている。スイッチＳ９０およびＳ９２の他方の接合はＤＡＣの第１出力１１０に接続され、またスイッチＳ９１およびＳ９３の他方の接合はＤＡＣの第２出力１１１に接続されている。ＤＡＣの出力１１０はスイッチＳ７５およびＳ７７の接合に接続され、またＤＡＣの出力１１１はスイッチＳ７４およびＳ７６の接合に接続されている。ラッチＬ６１のＱ出力がハイのとき、スイッチＳ９０およびＳ９３が閉じ、またラッチＬ６１の／Ｑ出力がハイのとき、スイッチＳ９１およびＳ９２が閉じる。
【００６９】
従って、Ｄ／Ａコンバータ６９は、現在の変化期間の段階φ４、および現在の変換期間の段階φ１およびφ２において入力６０および６１への入力電流から得られる比較器出力に極性が依存する次の変換期間の段階φ１の間に、差動電流を生成する。これは、電流メモリＭ６１に保存され、またその時に使用可能な入力６０および６１への入力電流と共に加算される。
【００７０】
同様に、Ｄ／Ａコンバータ６９は、現在の変換期間の段階φ３およびφ４において入力６２および６３へ送られる入力電流から得られる比較器出力に極性が依存する次の変換期間の段階φ２およびφ３の間に、差動電流を生成する。スイッチＳ７６およびＳ７７は段階φ２およびφ３の間に閉じるので、Ｄ／Ａコンバータ６９の出力は加算接合７２および７３に送られる。加算接合７２および７３においては、電流メモリＭ６２に保存され、またこのときに得られる入力６２および６３への入力電流と加算される。
【００７１】
当業者に明らかとなる多数の変形例は、図示の実施例において可能となる。例えば、様々な形式の電流メモリ回路を必要な性能に応じて使用することができる。図５に示す実施例は、ＥＰ−Ａ−０６０８９３６に記載され、またＳ２１電流メモリとして一般に知られる形式の電流メモリ回路を使用するが、その他の多数の電流メモリ回路も使用可能である。これには、ＥＰ−Ａ−０７８９９２０（ＰＨＢ３４００７）、ＥＰ−Ａ−０７８９９１９（ＰＨＢ３４００９）、ＥＰ−Ａ−０７８９９１８（ＰＨＢ３４０１０）に開示される高度Ｓ２１電流メモリ回路、およびＥＰ−Ａ−０８４８８５２（ＰＨＢ３４０８８）に開示されるＳ３１電流メモリ回路が含まれる。また、ＥＰ−Ａ−０３０８８０７（ＰＨＢ３３３６８）に開示される簡素な第１生成電流メモリ、または電流コピーとしても知られる電流第２生成電流メモリを使用することが可能である。更に、調整カスケード回路とクラスＡ−Ｂ電流メモリを使用するその他の電流メモリ回路も知られている。このような電流メモリ回路は、本発明によるアナログ・デジタルコンバータで使用できる。更に、電流比較器およびＤＡＣの特定の形状を、アナログ・デジタルコンバータの性能要求事項に応じて多数の可能性の中から選択してもよい。
【００７２】
本開示を読むことにより、他の変形例は当業者に明らかとなる。このような変形例は、アナログ・デジタルコンバータおよび構成部分の設計および使用においてすでに既知であり、また上記に説明した特徴の代わりとして使用されたり、あるいは付加されるその他の特徴を含んでいてもよい。特徴の特定の組み合わせに対して請求項が本出願において作成されているが、いずれかの請求項に請求されているのと同一の発明に関係するか否かに関わらず、そして本発明と同一の技術的問題の一部または全てを解決するか否かに関わらず、本出願の開示範囲には明示的または黙示的にここに開示される新規特徴または特徴の新規組み合わせ、あるいは当業者に明らかとなるこのような単一または複数の特徴を含むことが理解される。出願人は、本出願のまたはここから派生する別の出願の実行において、このような特徴および／またはこのような特徴の組み合わせに対して新規請求項が作成されることを通知するものである。
【図面の簡単な説明】
【図１】本発明が実現された電流モードがパイプライン処理されているアナログ・デジタルコンバータの構成のブロック図。
【図２】従来のパイプライン処理されているＡＤＣの変換段を示す図。
【図３】本発明の実施形態における動作スイッチ及びクロックラッチに用いられるクロック信号を示す図。
【図４】本発明に係るＡＤＣの変換段の第１実施形態を示す図。
【図５】本発明に係るＡＤＣの変換段の第２実施形態を示す図。
【図６】本発明に係る多重化されたＡＤＣの変換段の第３実施形態を示す図。
【図７】特定の形態の回路ブロックにより示された図６の実施形態を示す図。

Claims

電流モードがパイプライン処理されているアナログ・デジタルコンバータ（ＡＤＣ）であって、
直列に接続された複数の変換段であって、各変換段が
一連の入力電流サンプルを受信する電流入力と、
一連の残留電流サンプルを生成する電流出力と、
前記段によって実行されるデジタル変換を表すデジタル信号を生成するデジタル出力とを含んでいる、
複数の変換段と、
各サンプル変換期間の第１部分において、前記電流入力を第１電流メモリ回路の入力に接続する手段と、
各サンプル変換期間の第２部分において、前記電流入力を第２電流メモリ回路の入力に接続する手段と、
前記第１電流メモリ回路の出力に接続された第１入力、および、デジタル出力とデジタル・アナログコンバータ（ＤＡＣ）の入力に接続された出力を有する電流比較器であって、前記第１入力における入力を基準電流と比較し、比較結果を当該電流比較器の出力から出力する、電流比較器と、
前記第２電流メモリ回路の出力に接続された第１入力、前記ＤＡＣの出力に接続された第２入力、および、前記電流出力に接続された出力を有する電流加算手段と、
を備えることを特徴とするアナログ・デジタルコンバータ（ＡＤＣ）。
各変換段がＡＤＣのデジタル出力の１ビットを生成することを特徴とする請求項１に記載のＡＤＣ。
サンプル期間の第２部分において、前記第１電流メモリ回路の出力が、前記比較器の第１入力に送られることを特徴とする請求項１または請求項２に記載のＡＤＣ。
各サンプル期間が４つの段階に分けられ、
その第１段階においては、入力電流サンプルがサンプリングされ、第１電流メモリに保存され、
第２段階においては、入力電流サンプルがサンプリングされ、第２電流メモリに保存され、更に第１電流メモリの出力が前記比較器の第１入力に送られ、
第３段階においては、比較結果が現在の変換段のデジタル変換としてデジタル出力およびＤＡＣの入力に送られ、
第４および次の段階においては、ＤＡＣおよび前記第２電流メモリの出力が前記加算手段の各入力に送られ、前記加算手段の出力が電流出力に接続されて、変換段の前記残留電流出力を供給する、
ことを特徴とする請求項１〜３のいずれかに記載のＡＤＣ。
各サンプル期間が４つの段階に分けられ、
その第１および第２段階においては、入力電流サンプルがサンプリングされ、前記第１電流メモリ回路に保存され、前記第２電流メモリ回路の出力が前記電流加算手段の第１入力に送られ、ＤＡＣの出力が前記電流加算手段の第２入力に送られ、前記電流加算手段の出力が電流出力に結合して変換段の前記残留電流出力を行い、
第３段階においては、入力電流サンプルがサンプリングされ、前記第２電流メモリ回路に保存され、前記第１電流メモリ回路の出力が前記比較器の第１入力に送られ、
第４段階においては、比較結果が現在の変換段によるデジタル変換としてデジタル出力およびＤＡＣの入力に送られ、ＤＡＣおよび第２電流メモリの出力が前記加算手段の各入力に送られ、前記加算手段の出力が現在の出力に結合して変換段の前記残留電流出力を行う、
ことを特徴とする請求項１〜３のいずれかに記載のＡＤＣ。
異なる入力電流サンプルを変換する電流モードがパイプライン処理されているアナログ・デジタルコンバータ（ＡＤＣ）であって、
直列に接続された複数の変換段であって、各変換段が、
一連の異なる入力電流サンプルを受ける差動電流入力と、
一連の差動残留電流サンプルを生成する差動電流出力と、
前記段が実行するデジタル変換を表すデジタル信号を生成するデジタル出力とをを含んでいる、
複数の変換段と、
各サンプル変換期間の第１部分において、電流入力を差動電流サンプルを保存することの可能な第３電流メモリ回路の入力に接続する手段と、
各サンプル変換期間の第２部分において、電流入力を差動電流サンプルを保存することの可能な第２電流メモリ回路の入力に接続する手段と、
第１電流メモリ回路の出力に接続された第１および第２入力、および、デジタル出力およびデジタル入力に応じて差動出力電流を生成することの可能なデジタル・アナログコンバータ（ＤＡＣ）の入力に接続された出力を有する電流比較器と、
前記第２電流メモリ回路の出力に接続された第１差動入力、ＤＡＣの出力に接続された第２差動入力、および、差動電流出力に接続されて変換段の残留差動電流出力を行う差動出力を有する電流加算手段と、
を備えることを特徴とするアナログ・デジタルコンバータ（ＡＤＣ）。
各変換段がＡＤＣのデジタル出力の１ビットを生成することを特徴とする請求項６に記載のＡＤＣ。
サンプル期間の第２部分において、前記第１電流メモリ回路の出力が比較器の入力に送られることを特徴とする請求項６または請求項７に記載のＡＤＣ。
各サンプル期間が４つの段階に分けられ、
その第１段階においては、入力電流サンプルがサンプリングされて、前記第１電流メモリに保存され、
第２段階においては、入力電流サンプルがサンプリングされて、前記第２電流メモリに保存され、前記第１電流メモリの出力が前記比較器の入力に送られ、
第３段階においては、比較結果が現在の変換段によるデジタル変換としてデジタル出力およびＤＡＣの入力に送られ、ＤＡＣおよび第２電流メモリの出力が前記加算手段の各入力に送られ、前記加算手段の出力が電流出力に結合して変換段の前記残留電流出力を行う、
ことを特徴とする請求項６〜８のいずれかに記載のＡＤＣ。
各サンプル期間が４つの段階に分けられ、
第１および第２段階において、入力電流サンプルがサンプリングされて、前記第１電流メモリ回路に保存され、第２電流メモリ回路の出力が前記電流加算手段の第１差動入力に送られ、ＤＡＣの出力が前記電流加算手段の第２差動入力に送られ、前記電流加算手段の差動出力が差動電流出力に接続されて変換段の前記差動残留電流出力を行い、
第３段階において、入力電流サンプルがサンプリングされて、前記第２電流メモリ回路に保存され、第３段階において、前記第１電流メモリ回路の出力が前記比較器の第１入力に送られ、
第４段階において、比較結果が現在の変換段によるデジタル変換としてデジタル出力およびＤＡＣの入力に送られ、ＤＡＣの差動および第２電流メモリの出力が前記加算手段の各差動入力に送られ、前記加算手段の差動出力が前記差動電流出力に結合して変換段の前記差動残留電流出力を行う、
ことを特徴とする請求項６〜８のいずれかに記載のＡＤＣ。
多重化された電流モードがパイプライン処理されたアナログ・デジタルコンバータ（ＡＤＣ）であって、
直列に接続された第１および第２の複数の変換段を備え、
第１の複数の変換段のそれぞれが、一連の入力電流サンプルを受ける電流入力と、一連の残留電流サンプルを生成する電流出力と、前記段により実行されるデジタル変換を表すデジタル信号を生成するデジタル出力と、を含む複数の第１の変換段と、
各サンプル変換期間の第１部分において電流入力を第１電流メモリ回路の入力に接続する手段と、
各サンプル変換期間の第２部分において電流入力を第２電流メモリ回路の入力に接続する手段と、
第１電流メモリ回路の出力に接続された第１入力、および、デジタル出力とデジタル・アナログコンバータ（ＤＡＣ）の入力とに接続された出力を有する電流比較器であって、前記第１入力における入力を基準電流と比較し、比較結果を当該電流比較器の出力から出力する、電流比較器と、
第２電流メモリ回路の出力に接続された第１入力、ＤＡＣの出力に接続された第２入力、および、電流出力に接続された出力を有する電流加算手段とを備え、
第２の複数の変換段のそれぞれが、一連の入力電流サンプルを受ける電流入力、一連の残留電流サンプルを生成する電流出力、前記段により実行されるデジタル変換を表すデジタル信号を生成するデジタル出力を有し、
各サンプル変換期間の第３部分において電流入力を第１電流メモリ回路の入力に接続する手段と、
各サンプル変換期間の第４部分において電流入力を第２電流メモリ回路の入力に接続する手段と、
第１電流メモリ回路の出力に接続された第１入力、および、デジタル出力とデジタル・アナログコンバータ（ＤＡＣ）の入力とに接続された出力を有する電流比較器であって、前記第１入力における入力を基準電流と比較し、比較結果を当該電流比較器の出力から出力する、電流比較器と、
第２電流メモリ回路の出力に接続された第１入力、ＤＡＣの出力に接続された第２入力、電流出力に接続された出力を有する電流加算手段とを備え、
前記第１電流メモリ、前記比較器、前記ＤＡＣが、前記第１および第２の複数の変換段の各変換段に共通していることを特徴とするアナログ・デジタルコンバータ（ＡＤＣ）。
各サンプル期間が４つの段階に分けられ、
第１の複数の変換段の変換段においては、第１段階の間に、第１電流メモリ回路が入力電流サンプルのサンプリングと保存を行い、第２電流メモリ回路の出力は加算手段に接続され、ＤＡＣの出力は加算手段に接続され、
第２段階の間には、第２電流メモリ回路が入力電流サンプルのサンプリングと保存を行い、また第１電流メモリ回路の出力は比較器に送られ、
第３段階の間には、比較器の出力は変換段のデジタル出力に接続され、第４段階の間には、比較結果がデジタル入力としてＤＡＣに供給され、ＤＡＣの出力は加算手段に送られ、第２電流メモリ回路の出力は加算手段に送られ、
第２の複数の変換段の変換段においては、第１段階の間に、比較器の出力はデジタル出力に接続し、
第２段階に間には、比較結果がデジタル入力信号としてＤＡＣに供給され、ＤＡＣの出力は加算手段に供給され、第２電流メモリ回路の出力は電流加算手段に送られ、
第３段階の間には、第１電流メモリ回路が入力電流サンプルをサンプリングおよび保存し、ＤＡＣの出力は電流加算手段に送られ、第２電流メモリ回路の出力は電流加算手段に送られ、
第４段階の間には、第２電流メモリ回路は入力電流サンプルのサンプリングおよび保存を行い、第１電流メモリの出力は比較器入力に接続されることを特徴とする請求項１１に記載のＡＤＣ。
第１および第３段階の初めに比較器の出力が第１ラッチ回路にクロックされ、ラッチの出力が第１および第２の複数の変換段のそれぞれの共通デジタル出力に接続されていることを特徴とする請求項１２に記載のＡＤＣ。
第２および第４段階の初めに第１ラッチ回路の出力が第２ラッチ回路にクロックされ、第２ラッチ回路の出力がＤＡＣのデジタル入力を供給することを特徴とする請求項１３に記載のＡＤＣ。
差動入力電流サンプルを変換する多重化電流モードがパイプライン処理されているアナログ・デジタルコンバータ（ＡＤＣ）であって、
第１および第２の複数の直列に接続された変換段を備え、
第１の複数の変換段のそれぞれが、一連の差動入力電流サンプルを受ける差動電流入力と、一連の差動残留電流サンプルを生成する差動電流出力と、前記段により実行されるデジタル変換を表すデジタル信号を生成するデジタル出力を含んでいる、第１の複数の変換段と、
各サンプル変換期間の第３部分において差動電流サンプルを保存することの可能な第１電流メモリ回路の入力に電流入力を接続する手段と、
各サンプル変換期間の第４部分において差動電流サンプルを保存することの可能な第２電流メモリ回路の入力に電流入力を接続する手段と、
第１電流メモリ回路の差動出力に接続された第１および第２入力、デジタル入力に応じて差動出力電流を生成することの可能なデジタル・アナログコンバータ（ＤＡＣ）の入力およびデジタル出力に接続された出力を有する電流比較器と、
第２電流メモリ回路の出力に接続された第１差動入力、ＤＡＣの出力に接続された差動入力、差動電流出力に接続された差動出力を有する電流加算手段と
を備え、
第２の複数の変換段のそれぞれが、一連の差動入力電流サンプルを受ける差動電流入力と、一連の差動残留電流サンプルを生成する差動電流出力と、前記段によって行われるデジタル変換を表すデジタル信号を生成するデジタル出力とを含んでいる、第２の複数の変換段と、
各サンプル変換期間の第３部分において、差動電流サンプルを保存することの可能な第１電流メモリ回路の入力に電流入力を接続する手段と、
各サンプル変換期間の第４部分において、差動電流サンプルを保存することの可能な第２電流メモリ回路の入力に電流入力を接続する手段と、
第１電流メモリ回路の差動出力に接続された第１および第２入力、デジタル入力に応じて差動出力電流を生成することの可能なＤＡＣの入力およびデジタル出力に接続された出力を有する電流比較器と、
第２電流メモリ回路の出力に接続された第１差動入力、ＤＡＣの出力に接続された第２差動入力、差動電流出力に接続された差動出力を有する電流加算手段と、
を備え、
前記第１電流メモリ、前記比較器、ＤＡＣが、前記第１および第２の複数の変換段の各変換段に共通であることを特徴とするアナログ・デジタルコンバータ（ＡＤＣ）。
各サンプル期間が４段階に分けられ、
第１の複数の変換段の変換段において、第１段階の間に、第１電流メモリ回路が入力電流サンプルのサンプリングと保存を行い、第２電流メモリ回路の出力が加算手段に接続され、ＤＡＣの出力が加算手段に接続され、
第２段階の間に、第２電流メモリ回路が入力電流サンプルのサンプリングと保存を行い、第１電流メモリ回路の出力が比較器に送られ、
第３段階の間に、比較器の出力が変換段のデジタル出力に接続され、
第４段階の間に、比較結果がデジタル入力としてＤＡＣに供給され、ＤＡＣの出力が加算手段に送られ、第２電流メモリ回路の出力が加算手段に送られ、
第２の複数の変換段の変換段において、第１段階の間に、比較器の出力がデジタル出力に接続され、
第２段階の間に、比較結果がデジタル入力信号としてＤＡＣに供給され、ＤＡＣの出力が加算回路に送られ、第２電流メモリ回路の出力が電流加算手段に供給され、
第３段階の間に、第１電流メモリ回路が入力電流サンプルのサンプリングと保存を行い、ＤＡＣの出力が電流加算手段に送られ、第２電流メモリ回路の出力が電流加算手段に送られ、
第４段階の間に、第２電流メモリ回路が入力電流サンプルのサンプリングと保存を行い、第１電流メモリの出力が比較器入力に接続される、
ことを特徴とする請求項１５に記載のＡＤＣ。
第１および第３段階の初めに比較器の出力が第１ラッチ回路にクロックされ、ラッチの出力が第１および第２の複数の変換段のそれぞれの共通デジタル出力に接続されることを特徴とする請求項１６に記載のＡＤＣ。
第２および第４段階の初めに第１ラッチ回路の出力が第２ラッチ回路にクロックされ、第２ラッチ回路の出力がＤＡＣのデジタル入力を供給することを特徴とする請求項１７に記載のＡＤＣ。