JP4061034B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、差動アンプにおいて差動出力の同相成分であるコモンモード電圧を所定値に設定する技術に関し、例えば差動型のサンプル・ホールド・アンプに適用して特に有用な技術に関する。
【０００２】
【従来の技術】
正入力と負入力とが完全に平衡形に構成された差動アンプである完全差動アンプにおいては、差動出力の同相成分であるコモンモード電圧を所定値に設定するために、出力信号をフィードバックさせてコモンモード電圧の制御を行うのが一般的である。
【０００３】
図１３および図１４に、コモンモード電圧の制御を行っている完全差動アンプの従来例を示す。
【０００４】
このうち、図１３の完全差動アンプは、フォルデッド型のメインアンプ５０とコモンモードフィードバック回路７０とからなるものであり、コモンモードフィードバック回路７０は、定電流ＭＯＳＦＥＴ（以下、単にＭＯＳと称する）Ｍ７５、入力ＭＯＳ Ｍ７３，Ｍ７４および負荷ＭＯＳ Ｍ７１，Ｍ７２からなる第１の差動アンプと、負荷ＭＯＳ Ｍ７１，Ｍ７２を共通にして入力ＭＯＳ Ｍ７６，Ｍ７７および定電流ＭＯＳ Ｍ７８からなる第２の差動アンプとを用いて、差動出力とコモンモード電圧として目標とする所定の基準電圧ＶＣＭとを比較する方式のものである。すなわち、第１の差動アンプにより一方の差動出力Ｖｏ１と所定の基準電圧ＶＣＭとを比較し、第２の差動アンプにより他方の差動出力Ｖｏ２と所定の基準電圧ＶＣＭとを比較し、それらの比較結果の合成となる負荷ＭＯＳ Ｍ７２の降下電圧をコモンモード制御信号Ｖｃｔｒとしてフォルデッド型のメインアンプにフィードバックするものである。
【０００５】
図１４の完全差動アンプは、メインアンプ８０とコモンモードフィードバック回路９０とからなり、コモンモードフィードバック回路９０は、各コンデンサＣ１，Ｃ２の一端側に差動出力Ｖｏ１，Ｖｏ２を印加し、他端側をそれぞれ結合して差動出力Ｖｏ１，Ｖｏ２の平均化を行い、この平均化された電圧をコモンモード制御信号Ｖｃｔｒとして、完全差動アンプの出力ＭＯＳ Ｍ８２，Ｍ８４のバイアス電圧に使用することで、差動出力Ｖｏ１，Ｖｏ２のコモンモード電圧の制御を行う方式のものである。さらに、クロック信号φ１，φ２によりＭＯＳスイッチＭ９１〜Ｍ９４がオン状態とオフ状態とに順次切り換わることで、所定のコモンモード電圧がコンデンサＣ１ａ，Ｃ２ａに印加され充電されたり、この充電電圧がコンデンサＣ１，Ｃ２に分配されたりする。そして、これが繰り返されることで差動出力Ｖｏ１，Ｖｏ２のコモンモード電圧を所定の基準電圧ＶＣＭに設定することが可能になっている。なお、コモンモード制御信号Ｖｃｔｒが大きく変化すると信号が不安定になるため、この方式の完全差動アンプでは、一般に、コンデンサＣ１ａ，Ｃ２ａの容量値はコンデンサＣ１，Ｃ２より１／１０程度小さく構成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、図１３に示したコモンモードフィードバック回路の方式では、差動出力Ｖｏ１，Ｖｏ２と所定の基準電圧ＶＣＭとの比較を２個の差動アンプを用いて個々に行っているので、差動出力Ｖｏ１，Ｖｏ２の振幅が大きくなるものでは、比較用の差動アンプの入出力特性に広いリニア領域が必要となる。広いリニア領域を確保するためには、比較用の差動アンプの動作電流を大きくしなければならず、消費電力を増大させてしまう。
【０００７】
また、図１４のコモンモードフィードバック回路の方式では、コンデンサＣ１，Ｃ２により差動出力Ｖｏ１，Ｖｏ２を平均化してコモンモード制御信号Ｖｃｔｒとするため、差動出力Ｖｏ１，Ｖｏ２の振幅が大きくなっても問題ない。しかしながら、この方式では、コモンモード制御信号Ｖｃｔｒを保持したり、コモンモード電圧を所定の基準電圧ＶＣＭに制御するために、４つのコンデンサＣ１，Ｃ１ａ，Ｃ２，Ｃ２ａを用いており、各コンデンサの容量は所定比率に構成する必要があるため、結果として、各コンデンサの比精度を上げるためにその容量を大きく形成しなければならず、チップ占有面積が増大するという問題がある。
【０００８】
この発明の目的は、コモンモード電圧を制御するためのフィードバック回路を消費電力を低く且つチップ占有面積を小さく構成し、完全差動アンプやサンプル・ホールド・アンプ並びに完全差動アンプを利用したＬＳＩにおいて、消費電力の低減と回路規模の縮小を図ることである。
【０００９】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１１】
すなわち、差動信号を増幅する差動増幅段と、該差動増幅段の正相の出力ノードと負相の出力ノードとの間に直列接続される少なくとも２個の抵抗手段およびこれら２個の抵抗手段に流れる電流を遮断又は通過させるスイッチ手段と、所定の基準電圧と上記２個の抵抗手段の接続ノードの電圧とを比較してその比較結果を出力する電圧比較器とを備え、上記電圧比較器の出力が差動出力の同相成分を制御するコモンモード制御信号として上記差動増幅段に帰還するように差動増幅回路を構成したものである。
【００１２】
このような手段によれば、差動増幅回路の出力利得を低くできるタイミングに、スイッチ手段をオン状態にすることで、上記抵抗手段の間に差動出力の同相成分であるコモンモード電圧を発生させることが出来る。そして、電圧比較器において比較する電圧は、この差動出力の同相成分と、例えば所定のコモンモード電圧となる基準電圧であるので、差動出力の振幅が大きくなっても、比較する電圧値は大きく変動しない。従って、入出力特性のリニア領域が比較的狭い電圧比較器を用いても、差動出力の同相成分の安定的な制御が可能である。また、リニア領域が狭くて良いことから、電圧比較器の消費電力の低減を図れる。
【００１３】
望ましくは、上記抵抗手段およびスイッチ手段は、ソース・ドレイン間を抵抗手段とし、ゲートスイッチをスイッチ手段とするＭＯＳトランジスタから構成すると良い。
【００１４】
さらに望ましくは、上記差動増幅段の正相出力ノードと負相出力ノードとの間に直列接続される少なくとも２個のコンデンサを備え、上記２個の抵抗手段の接続ノードと上記２個のコンデンサの接続ノードとを結合する構成にすると良い。
【００１５】
このような構成によれば、上記抵抗手段により発生させたコモンモード電圧は、スイッチ手段をオフ状態にしたときでもコンデンサにより保持されるので、これを用いて上記の電圧比較および同相成分の制御を行うことが出来る。サンプル・ホールド・アンプなどに適用する場合には、サンプル時に上記スイッチ手段をオンしてコモンモード電圧を発生させ、ホールド時に上記スイッチ手段をオフして利得を正常に保つようにすることで、回路動作中に連続した同相成分の制御が可能である。また、上記のような同相成分の制御に必要な最小数のコンデンサは２個であり、その容量は配線容量やトランジスタの寄生容量より十分に大きければ良いので、従来例の第２の方式として述べたものに比べて、コンデンサが占有するチップ面積を１／１０程度に小さくすることが出来る。従って、差動増幅回路の占有面積の縮小が図れる。
【００１６】
また望ましくは、上記差動増幅回路の入力端子に電圧保持用のコンデンサを接続したサンプル・ホールド・アンプにおいて、サンプル時に上記差動増幅回路の正相と負相の出力端子を負相と正相の入力端子へ負帰還させるスイッチとを備えると良い。上記の負帰還によりオフセット電圧をキャンセルすることが出来る。
【００１７】
更に望ましくは、上記サンプル・ホールド・アンプにおいて、サンプル時に上記差動増幅回路の正相と負相の入力端子に上記基準電圧を供給するスイッチを備えると良い。完全差動増幅回路においては、正相出力を負相入力へ、並びに、負相出力を正相入力へと負帰還させても、内部回路によっては正帰還の成分も発生する場合があり、出力から入力への負帰還だけでは、差動出力の同相成分が安定しない場合がある。そのような場合でも、上記構成を適用すれば、オフセットキャンセルと同相成分の制御とともに安定する。
【００１８】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１９】
図１は、本発明を適用して好適な完全差動アンプの実施例を示す構成図、図２はその回路図である。
【００２０】
この実施例の完全差動アンプは、特に制限されないが図２に示すようなフォルデッド型のメインアンプ５０と、差動出力Ｖｏ１，Ｖｏ２の同相成分を制御するコモンモード制御信号Ｖｃｔｒをメインアンプ５０にフィードバックするコモンモードフィードバック回路４０とから構成される。
【００２１】
コモンモードフィードバック回路４０は、メインアンプ５０の正相と負相の出力ノードｎ１，ｎ２の間に直列に接続された２個のＭＯＳトランジスタＭ１，Ｍ２、同様に正相と負相の出力ノードｎ１，ｎ２の間に直列に接続された２個のコンデンサＣ１，Ｃ２、２個のコンデンサＣ１，Ｃ２の接続ノードｎ３の電圧と目標のコモンモード電圧となる基準電圧ＶＣＭとを比較する電圧比較器４０ａとから構成される。ＭＯＳトランジスタＭ１，Ｍ２の接続ノードとコンデンサＣ１，Ｃ２の接続ノードｎ３とは結合される。
【００２２】
ＭＯＳトランジスタＭ１，Ｍ２は、特に制限されないが、オン抵抗が略同一になるように形成される。ＭＯＳトランジスタＭ１，Ｍ２は、クロックφ０によりオン状態とオフ状態に切り替えられるが、オン状態のときにはソース・ドレイン間のオン抵抗により、これらの接続ノードに差動出力Ｖｏ１，Ｖｏ２のほぼ同相成分（コモンモード電圧）となる平均電圧ＶＣＭ１が発生され、電圧比較器４０ａに入力される。また、この平均電圧ＶＣＭ１によりコンデンサＣ１，Ｃ２が充電されるので、ＭＯＳトランジスタＭ１，Ｍ２がオフ状態のときにも、オン状態のときに平均電圧ＶＣＭ１が保持されて電圧比較器４０ａに入力される。
【００２３】
電圧比較器４０ａは、図２に示すように、差動アンプであり、定電流ＭＯＳ Ｍ４５と、該定電流ＭＯＳ Ｍ４５にソースがともに接続された入力ＭＯＳ Ｍ４３，Ｍ４４と、ゲートとドレインが結合され入力ＭＯＳ Ｍ４３，Ｍ４４のドレイン側に接続された負荷ＭＯＳ Ｍ４１，Ｍ４２とから構成される。この電圧比較器４０ａからは、所定の基準電圧ＶＣＭと上記平均電圧ＶＣＭ１との差に比例したコモンモード制御信号Ｖｃｔｒがメインアンプ５０にフィードバックされる。
【００２４】
メインアンプ５０は、特に制限されないが、入力ＭＯＳ Ｍ５５，Ｍ５７と負荷ＭＯＳ Ｍ５４，Ｍ５６，Ｍ５１，Ｍ６０と定電流ＭＯＳ Ｍ５８からなる差動増幅段、該差動増幅段の出力電流を受ける負荷ＭＯＳ Ｍ５３，Ｍ６２よりなるフォルデッドカスコード段と、該フォルデッドカスコード段の出力をさらに増幅するためのＭＯＳ Ｍ６３〜Ｍ６５およびＭ６６〜Ｍ６８からなる出力段とから構成される。電圧比較器４０ａから出力されるコモンモード制御信号Ｖｃｔｒは、上記差動増幅段の負荷ＭＯＳ Ｍ５４，Ｍ５６のゲートに印加され、コモンモード制御信号Ｖｃｔｒが大きければメインアンプ５０の出力を共に高くし、コモンモード制御信号Ｖｃｔｒが小さければメインアンプ５０の出力を共に低くするようになっている。
【００２５】
以上のような完全差動アンプによれば、電圧比較器４０ａは、メインアンプ５０の差動出力Ｖｏ１，Ｖｏ２の平均電圧ＶＣＭ１と所定の基準電圧ＶＣＭとの差異をとるので、差動出力Ｖｏ１，Ｖｏ２の振幅が大きくなっても、比較する電圧は大きくならない。従って、電圧比較器４０ａの入出力特性として必要なリニア領域は比較的狭くても良く、それゆえ電圧比較器４０ａに流す電流を小さく設定できる。
【００２６】
図３は、上記完全差動アンプが適用される、Ｄ／Ａ変換機能および減算機能を有するサンプル・ホールド・アンプ（以下、ＳＨＡと称する）の第１実施例を示すもので、（ａ）はその構成図、（ｂ）はその動作を示すタイムチャートである。
【００２７】
この第１実施例のＳＨＡは、３レベルを示す１．５ビットの入力デジタル信号を３レベルのアナログ信号に変換するＤ／Ａ変換機能と、この変換後のアナログ信号を入力アナログ信号から減算する減算機能とを共に備えたＳＨＡであり、その完全差動アンプ２０４として図１に示した完全差動アンプが適用されている。
【００２８】
図３において、Ｖｉ１，Ｖｉ２は正負の入力アナログ信号、Ｖｏ１，Ｖｏ２は正負の出力アナログ信号、ＶＲＴ，ＶＲＢはＤ／Ａ変換に用いる正負の基準電圧、ＶＣＭは差動信号の目標のコモンモード電圧となる基準電圧、Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２は減算とサンプル・ホールドを行うためのコンデンサ、２０４は完全差動演算増幅器、φd0，φd1，φd2はＤ／Ａ変換する１．５ビットの入力デジタル信号の３レベルに対応した入力パルス（いずれか１つが“１”、その他は“０”となる）、φso，φsはサンプリング用のクロック、φhはホールド用のクロックである。
【００２９】
各パルスφd0，φd1，φd2と、各クロックφs0，φs，φhとは、内部クロックにそれぞれ同期しており、ホールド用のクロックφhとサンプリング用のクロックφso，φsとは逆相に、ホールド用のクロックφhとスイッチ入力パルスφd0，φd1，φd2とは同相にされる。また、完全差動アンプ２０４のコモンモードフィードバック回路４０（図１）に供給されるクロック信号φ0は、上記サンプリング用のクロックφsと同相に設定される。
【００３０】
上記のような構成によれぱ、サンプル用のクロックφsoが“１”になると、コンデンサＣｐ１，Ｃｐ２の一端に正相の入力アナログ信号Ｖｉ１が、コンデンサＣｎ１，Ｃｎ２の一端に負相の入力アナログ信号Ｖｉ２が印加される。また同時に、クロックφsが“１”になるので、上記コンデンサＣｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２の他端と、完全差動アンプ２０４の入力端子とが、所定の基準電圧ＶＣＭにバイアスされる。これらにより、入力アナログ信号Ｖｉ１，Ｖｉ２が、コンデンサＣｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２にサンプリングされる。
【００３１】
また、このサンプル時において、完全差動アンプ２０４のＭＯＳ Ｍ１，Ｍ２（図１）はオン状態となりその利得が低下するが、サンプル時であるのでＳＨＡの動作上の問題にならない。また、完全差動アンプ２０４の入力端子が基準電圧ＶＣＭにバイアスされ、差動出力Ｖｏ１，Ｖｏ２がほぼ等しい電圧となるタイミングにおいて、コモンモード電圧の制御用の平均電圧ＶＣＭ１（図１）が完全差動アンプ２０４内で生成されるが、これはコモンモード電圧を制御する上で問題にならない。
【００３２】
次に、ホールド用のクロックφhが“１”になると、入力パルスφd0，φd1，φd2の選択により３レベルの電圧（基準電圧ＶＲＴ，ＶＲＢとその中間電圧）の何れかがコンデンサＣｐ１，Ｃｎ１の一端にそれぞれ印加され、それに応じてコンデンサＣｐ１，Ｃｎ１からコンデンサＣｐ２，Ｃｎ２に電荷の再配分が行われる。それにより、先にサンプルされた入力アナログ信号Ｖｉ１，Ｖｉ２から上記３レベルの電圧の減算と増幅とが同時に行われる。また、同時に、完全差動アンプ２０４の出力ノードがコンデンサＣｐ２、Ｃｎ２の一端に接続され、且つ、完全差動アンプ２０４のＭＯＳ Ｍ１，Ｍ２はオフ状態となり完全差動アンプ２０４の利得および出力精度は回復するので、上記減算および増幅された電圧が完全差動アンプ２０４によりホールドされる。
【００３３】
図４は、Ｄ／Ａ変換機能および減算機能を有するＳＨＡの第２実施例を示すもので、（ａ）はその構成図、（ｂ）はその動作を示すタイムチャートである。
【００３４】
この第２実施例のＳＨＡは、図３のものに較べて、完全差動アンプ２０４の入力バイアスを行わずに、サンプル時に完全差動アンプ２０４の入出力間を短絡させるようにしたものである。
【００３５】
この実施例のＳＨＡによれば、サンプル時に完全差動アンプ２０４が自己バイアスされてオフセット電圧をキャンセルさせることが出来る。
【００３６】
図５は、Ｄ／Ａ変換機能および減算機能を有するＳＨＡの第３実施例を示すもので、（ａ）はその構成図、（ｂ）はその動作を示すタイムチャートである。
【００３７】
この第３実施例のＳＨＡは、図３の第１実施例で行った完全差動アンプ２０４の入力端子のバイアスと、図４の第２実施例で行った完全差動アンプ２０４の自己バイアスとの両方を行うようにしたものであり、完全差動アンプの自己バイアスだけでは、差動出力のコモンモード電圧が安定的に決まらない場合に有効なものである。所定の基準電圧ＶＣＭの入力バイアスと自己バイアスによりオフセット電圧のキャンセルとコモンモード電圧の安定化を図ることが出来る。
【００３８】
図６には、図３〜図５のＳＨＡの入出力特性を表したグラフを示す。同図において、横軸は入力アナログ信号の差ΔＶｉｎ、縦軸は出力信号の差ΔＶｏを示している。
【００３９】
図３〜図５に示されるＳＨＡの入出力特性は、入力デジタル信号により示される３レベルのうち、最小レベルが入力されたときにφd0＝１、φd1＝０、φd2＝０となって直線（Ｊ）になり、中間レベルが入力されたときにφd0＝０、φd1＝１、φd2＝０となって直線（Ｋ）になり、最大レベルが入力されたときにφd0＝０、φd1＝０、φd2＝１となって直線（Ｌ）になる。入力デジタル信号と入力アナログ信号の範囲に、例えば、φd0＝１、φd1＝０、φd2＝０の場合にΔＶｉｎ＜−ΔＶＲ／４、φd0＝０、φd1＝１、φd2＝０の場合に−ΔＶＲ／４＜ΔＶｉｎ＜ΔＶＲ／４、φd0＝０、φd1＝０、φd2＝１の場合にΔＶｉｎ＜ΔＶＲ／４の関連があるとすれば、その入出力特性は直線（Ｊ），（Ｋ），（Ｌ）のうち実線で示される部分となる。
【００４０】
すなわち、その入出力特性は、入力アナログ信号ΔＶｉｎから入力デジタル信号に応じてΔＶＲ／２，０，−ΔＶＲ／２の３レベルの電圧を減算し、それを２倍に増幅した特性となっている。
【００４１】
図７は、完全差動アンプを適用した１倍利得のＳＨＡの構成図とそのタイムチャートである。
【００４２】
この実施例のＳＨＡは、図１のコモンモードフィードバック回路４０を有する完全差動アンプ２０４と、ＳＨＡの入力端子と完全差動アンプ２０４の入力ノードとの間に接続されたコンデンサＣｐ１，Ｃｎ１と、クロックφso，φs，φhにより開閉するスイッチ等から構成される１倍利得のＳＨＡである。ホールド用のクロックφhとサンプル用のクロックφs，φsoとは逆相にされる。
【００４３】
このような構成によれば、サンプル時にはクロックφsが供給されるスイッチがオン状態に、クロックφhが供給されるスイッチがオフ状態になって、差動入力信号Ｖｉ１，Ｖｉ２がコンデンサＣｐ１，Ｃｎ１の一端側に印加される。同時に、クロックφsoが供給されるスイッチがオン状態となって、完全差動アンプ２０４の入力ノードが所定の基準電圧ＶＣＭにバイアスされる。それにより、差動入力信号Ｖｉ１，Ｖｉ２がコンデンサＣｐ１，Ｃｎ１にサンプルされる。
【００４４】
ホールド時には、クロックφｈが供給されるスイッチがオン状態となって、差動入力信号Ｖｉ１，Ｖｉ２がサンプルされているコンデンサＣｐ１，Ｃｎ１の一端側が完全差動アンプ２０４の出力ノードに接続され、このサンプル信号がホールド出力される。
【００４５】
図８は、完全差動アンプを適用したｎ倍利得のＳＨＡの構成図とそのタイムチャートである。
【００４６】
この実施例のＳＨＡは、図１のコモンモードフィードバック回路４０を有する完全差動アンプ２０４と、ＳＨＡの入力端子と完全差動アンプ２０４の入力ノードとの間に接続されるコンデンサＣｐ１，Ｃｎ１と、完全差動アンプ２０４の入力ノードと出力ノードとの間に接続されるコンデンサＣｐ２，Ｃｎ２と、クロックφso，φs，φhにより開閉するスイッチ等から構成されるｎ倍利得のＳＨＡである。サンプルされた差動入力信号Ｖｉ１，Ｖｉ２は基準電圧ＶＲＴ，ＶＲＢを基準としてｎ倍に増幅出力される。すなわち、Ｖｏ１−Ｖｏ２＝ｎ・（（Ｖｉ１−Ｖｉ２）−（ＶＲＴ−ＶＲＢ））となる。
【００４７】
ホールド用のクロックφhとサンプル用のクロックφs，φsoは逆相にされ、ｎ倍利得を得るためにコンデンサＣｐ１の容量はＣｐ２のｎ倍、コンデンサＣｎ１の容量はＣｎ２のｎ倍としている。
【００４８】
このような構成によれば、サンプル時には、コンデンサＣｐ１，Ｃｎ１の一端側に入力差動信号Ｖｉ１，Ｖｉ２が印加されてサンプルされるとともに、完全差動アンプ２０４の入力ノード、並びに、コンデンサＣｐ２，Ｃｎ２の両端を所定の基準電圧ＶＣＭにバイアスする。
【００４９】
次いで、ホールド時には、入力差動信号Ｖｉ１，Ｖｉ２をサンプルしたコンデンサＣｐ１，Ｃｎ１の一端側に基準電圧ＶＲＴ，ＶＲＢが印加されて、サンプル電圧からこの基準電圧ＶＲＴ，ＶＲＢが減算されるとともに、このサンプル電圧で充電されていた電荷がコンデンサＣｐ２，Ｃｎ２に再配分される。また同時に、コンデンサＣｐ２，Ｃｎ２を介して、完全差動アンプの入力ノードと出力ノードとが接続される。ここで、コンデンサＣｐ１，Ｃｎ１の容量はコンデンサＣｐ２，Ｃｐ２のｎ倍なので、サンプル電圧のほぼｎ倍の電圧が完全差動アンプ２０４の出力としてホールドされる。
【００５０】
なお、図７や図８に示した利得１倍のＳＨＡ、利得ｎ倍のＳＨＡにおいても、図４のようにサンプル時に完全差動アンプ２０４に自己バイアスがかかるように接続したり、図５のようにサンプル時に自己バイアスとなる接続と、サンプル時に基準電圧ＶＣＭが入力バイアスとなる接続の両方を備えるようにも構成可能である。
【００５１】
図９〜図１２には、上述したＳＨＡが適用されるパイプライン方式のＡ／Ｄ変換器の第１の実施例〜第４の実施例をそれぞれ示す。
【００５２】
これらのＡ／Ｄ変換器は、小ビットのＡ／Ｄ変換ステージを複数段縦続接続し、入力アナログ信号をこれら複数段のＡ／Ｄ変換ステージに順次通すことで、上位から小ビットずつＡ／Ｄ変換して最終的に所定ビットのディジタル信号を得るパイプライン方式を採用したものである。
【００５３】
図９のＡ／Ｄ変換器は、最も基本的なパイプライン方式のＡ／Ｄ変換器で、９段のＡ／Ｄ変換ステージ６と、各ステージから得られる小ビットのデジタル信号から１０ビットのデジタル信号を生成するエンコーダ＆デジタル補正回路７と、パイプライン動作用に各ステージ６やエンコーダ＆デジタル補正回路７などにクロックを供給するクロック生成回路８と、入力アナログ信号Ｖｉｎを一時的に保持するサンプルホールドアンプ１等から構成される。
【００５４】
各Ａ／Ｄ変換ステージ６には、入力アナログ信号を３レベルで示される１．５ｂｉｔのデジタル信号に変換するサブＡＤＣ回路２と、このデジタル信号をアナログ信号に変換するサブＤＡＣ回路３と、入力アナログ信号から上記サブＤＡＣ回路３のアナログ信号を減算して残差信号を抽出する減算回路４と、この残差信号を２倍に増幅して保持するＳＨＡ５とが設けられる。このような構成により、入力アナログ信号は各Ａ／Ｄ変換ステージ６を通過するごとに上位１．５ビットずつデジタル信号に変換されていき、９段のＡ／Ｄ変換ステージ６を経て１０ビットのデジタル信号が得られる。
【００５５】
このＡ／Ｄ変換器において、各Ａ／Ｄ変換ステージ６に設けられるサブＤＡＣ回路３、減算回路４およびＳＨＡ５として、図３〜図５に示したＤ／Ａ変換および減算機能内蔵型のＳＨＡを適用することが出来る。この適用により、Ａ／Ｄ変換器の消費電力やチップ占有面積の低減、更に、動作速度の高速化を更に進めることが出来る。
【００５６】
図１０のＡ／Ｄ変換器は、初段のＡ／Ｄ変換ステージ６１を３ビットのタイプで構成し、最終段のＡ／Ｄ変換ステージ６２を３ビットの並列ＡＤＣ回路で構成した例である。このようにＡ／Ｄ変換ステージの段数を減らすことで、同一ビットのＡ／Ｄ変換器であっても、初段のサンプルホールドアンプ５１の要求精度を緩和することが出来る。
【００５７】
このＡ／Ｄ変換器においては、２〜６段目ステージ６，６…のサブＤＡＣ回路３、減算器４、ＳＨＡ５として、図３〜図５の減算機能内蔵型のＳＨＡを適用し、初段目のＳＨＡ５１として図８に示したＳＨＡを適用することが出来る。
【００５８】
図１１のＡ／Ｄ変換器は、特開平１０−１７８３４５号に開示されているので詳細は省略するが、複数のＡ／Ｄ変換ステージ１０４１，１０４…のうち連続する２段のステージに渡って小ビットのＡ／Ｄ変換と同小ビットのＤ／Ａ変換とを行うようにしたものであり、その動作を補償するために２段目以降のサブＡＤＣ回路１００には、リファレンス電圧が前段のデジタル信号に応じて変更されるようにリファレンス選択回路１００ａが設けられている。このような構成によれば、個々のＡ／Ｄ変換ステージ１０４１，１０４…のクリティカルパスが短縮され、全体的なＡ／Ｄ変換処理を高速に行えるという利点がある。
【００５９】
このようなＡ／Ｄ変換器においては、初段ステージ１０４１のＳＨＡ１０３１に図７に示したＳＨＡを、２段目ステージ１０４以降のサブＤＡＣ回路１０１、減算回路１０２および２倍利得のＳＨＡ１０３に、図３〜図５のＤ／Ａ変換および減算機能内蔵型のＳＨＡを適用することが出来る。
【００６０】
図１２のＡ／Ｄ変換器は、図１１の初段ステージ１０４１と２段目のステージ１０４を１段に統合したものである。１段に統合しているため、図１１の初段ステージ１０４１のＳＨＡ１０３１が省かれている。また、初段ステージ１０４１の１．５ビットサブＡＤＣ回路１００１と２段目ステージ１０４のリファレンス選択回路１００ａおよびサブＡＤＣ回路１００とが統合されて、３ビットのサブＡＤＣ回路１００２が設けられている。
【００６１】
このような構成とすることで、Ａ／Ｄ変換ステージの数を減らして、初段のサンプルホールドアンプ１０３の要求精度を緩和することが出来るとともに、初段のサブＤＡＣ回路１００も１．５ビットのもので済むため、回路規模を小さくすることが出来るという利点がある。
【００６２】
このようなＡ／Ｄ変換器においても、初段ステージ１０４２以降のサブＤＡＣ回路１０１、減算回路１０２および２倍利得のＳＨＡ１０３として、図３〜図５のＤ／Ａ変換および減算機能内蔵型のＳＨＡを適用することが出来る。
【００６３】
以上のように、図１に示した完全差動アンプによれば、ＭＯＳトランジスタＭ１，Ｍ２のスイッチ動作により差動出力Ｖｏ１，Ｖｏ２のコモンモード電圧を所定の電圧ＶＣＭに安定的に制御することが出来るとともに、従来に較べて、コモンモード電圧の制御に用いられるコモンモードフィードバック回路４０の消費電力の低減やチップ占有面積の縮小を図ることが出来る。
【００６４】
さらに、このようにスイッチ動作によりコモンモード電圧の制御を行う完全差動アンプは、ＭＯＳトランジスタＭ１，Ｍ２をオンにするタイミングに利得が小さくなってしまうが、例えば図３〜図５、図７、図８に示したようなサンプル・ホールド・アンプに適用することで、利得が小さくなる動作タイミングをサンプル時に設定し、ホールド時には利得を回復させることで、コモンモード電圧の連続的な制御が可能であり、且つ、ＳＨＡとしての問題のない動作が得られる。
【００６５】
また、このようなＳＨＡを、図９〜図１２に示したようなパイプライン方式のＡ／Ｄ変換器に適用することで、Ａ／Ｄ変換器の低消費電力化とチップ占有面積の縮小化を図ることが出来る。
【００６６】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６７】
例えば、完全差動アンプの差動出力のコモンモード電圧を生成する構成として、ＭＯＳトランジスタＭ１，Ｍ２を用いたが、何らかの抵抗手段とスイッチ手段を用いて同様の機能を実現することも出来る。また、完全差動アンプを用いたサンプル・ホールド・アンプの回路構成も、実施例に示したものに限られず、様々な構成のサンプル・ホールド・アンプに適用可能である。
【００６８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるパイプライン方式のＡ／Ｄ変換器について説明したがこの発明はそれに限定されるものでなく、完全差動信号を用いる半導体集積回路に広く利用することができる。
【００６９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００７０】
すなわち、本発明に従うと、完全差動増幅器のコモンモードフィードバック回路を、従来に較べて消費電力が低く、チップ占有面積を小さく構成できるという効果がある。また、その完全差動増幅器をサンプル・ホールド・アンプに適用することで、回路動作に支障なく連続的にコモンモード電圧の制御を行うことが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適な完全差動アンプの実施例を示す構成図である。
【図２】図１の完全差動アンプの回路図である。
【図３】Ｄ／Ａ変換機能および減算機能を有するサンプル・ホールド・アンプの第１実施例を示すもので、（ａ）はその構成図、（ｂ）はその動作を示すタイムチャートである。
【図４】Ｄ／Ａ変換機能および減算機能を有するサンプル・ホールド・アンプの第２実施例を示すもので、（ａ）はその構成図、（ｂ）はその動作を示すタイムチャートである。
【図５】Ｄ／Ａ変換機能および減算機能を有するサンプル・ホールド・アンプの第３実施例を示すもので、（ａ）はその構成図、（ｂ）はその動作を示すタイムチャートである。
【図６】サンプル・ホールド・アンプの特性グラフである。
【図７】実施例の完全差動アンプを適用した１倍利得のサンプル・ホールド・アンプの構成図とそのタイムチャートである。
【図８】実施例の完全差動アンプを適用したｎ倍利得のサンプル・ホールド・アンプの構成図とそのタイムチャートである。
【図９】図３〜図５，図７，図８のサンプル・ホールド・アンプが適用されるパイプライン方式のＡ／Ｄ変換器の第１実施例を示す構成図である。
【図１０】同、サンプル・ホールド・アンプが適用されるＡ／Ｄ変換器の第２実施例を示す構成図である。
【図１１】同、サンプル・ホールド・アンプが適用されるＡ／Ｄ変換器の第３実施例を示す構成図である。
【図１２】同、サンプル・ホールド・アンプが適用されるＡ／Ｄ変換器の第４実施例を示す構成図である。
【図１３】コモンモードフィードバック回路を有する完全差動アンプの第１の従来例を示す回路図である。
【図１４】コモンモードフィードバック回路を有する完全差動アンプの第２の従来例を示す回路図である。
【符号の説明】
４０ コモンモードフィードバック回路
５０ メインアンプ
２０４ 完全差動アンプ
Ｍ１，Ｍ２ ＭＯＳトランジスタ
Ｃ１，Ｃ２ コンデンサ
Ｖｏ１，Ｖｏ２ 差動出力
ＶＣＭ 基準電圧
ＶＣＭ１ 平均電圧
Ｖｃｔｒ コモンモード制御信号
Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２ 電圧のサンプルとホールド用のコンデンサ
【発明の属する技術分野】
この発明は、差動アンプにおいて差動出力の同相成分であるコモンモード電圧を所定値に設定する技術に関し、例えば差動型のサンプル・ホールド・アンプに適用して特に有用な技術に関する。
【０００２】
【従来の技術】
正入力と負入力とが完全に平衡形に構成された差動アンプである完全差動アンプにおいては、差動出力の同相成分であるコモンモード電圧を所定値に設定するために、出力信号をフィードバックさせてコモンモード電圧の制御を行うのが一般的である。
【０００３】
図１３および図１４に、コモンモード電圧の制御を行っている完全差動アンプの従来例を示す。
【０００４】
このうち、図１３の完全差動アンプは、フォルデッド型のメインアンプ５０とコモンモードフィードバック回路７０とからなるものであり、コモンモードフィードバック回路７０は、定電流ＭＯＳＦＥＴ（以下、単にＭＯＳと称する）Ｍ７５、入力ＭＯＳ Ｍ７３，Ｍ７４および負荷ＭＯＳ Ｍ７１，Ｍ７２からなる第１の差動アンプと、負荷ＭＯＳ Ｍ７１，Ｍ７２を共通にして入力ＭＯＳ Ｍ７６，Ｍ７７および定電流ＭＯＳ Ｍ７８からなる第２の差動アンプとを用いて、差動出力とコモンモード電圧として目標とする所定の基準電圧ＶＣＭとを比較する方式のものである。すなわち、第１の差動アンプにより一方の差動出力Ｖｏ１と所定の基準電圧ＶＣＭとを比較し、第２の差動アンプにより他方の差動出力Ｖｏ２と所定の基準電圧ＶＣＭとを比較し、それらの比較結果の合成となる負荷ＭＯＳ Ｍ７２の降下電圧をコモンモード制御信号Ｖｃｔｒとしてフォルデッド型のメインアンプにフィードバックするものである。
【０００５】
図１４の完全差動アンプは、メインアンプ８０とコモンモードフィードバック回路９０とからなり、コモンモードフィードバック回路９０は、各コンデンサＣ１，Ｃ２の一端側に差動出力Ｖｏ１，Ｖｏ２を印加し、他端側をそれぞれ結合して差動出力Ｖｏ１，Ｖｏ２の平均化を行い、この平均化された電圧をコモンモード制御信号Ｖｃｔｒとして、完全差動アンプの出力ＭＯＳ Ｍ８２，Ｍ８４のバイアス電圧に使用することで、差動出力Ｖｏ１，Ｖｏ２のコモンモード電圧の制御を行う方式のものである。さらに、クロック信号φ１，φ２によりＭＯＳスイッチＭ９１〜Ｍ９４がオン状態とオフ状態とに順次切り換わることで、所定のコモンモード電圧がコンデンサＣ１ａ，Ｃ２ａに印加され充電されたり、この充電電圧がコンデンサＣ１，Ｃ２に分配されたりする。そして、これが繰り返されることで差動出力Ｖｏ１，Ｖｏ２のコモンモード電圧を所定の基準電圧ＶＣＭに設定することが可能になっている。なお、コモンモード制御信号Ｖｃｔｒが大きく変化すると信号が不安定になるため、この方式の完全差動アンプでは、一般に、コンデンサＣ１ａ，Ｃ２ａの容量値はコンデンサＣ１，Ｃ２より１／１０程度小さく構成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、図１３に示したコモンモードフィードバック回路の方式では、差動出力Ｖｏ１，Ｖｏ２と所定の基準電圧ＶＣＭとの比較を２個の差動アンプを用いて個々に行っているので、差動出力Ｖｏ１，Ｖｏ２の振幅が大きくなるものでは、比較用の差動アンプの入出力特性に広いリニア領域が必要となる。広いリニア領域を確保するためには、比較用の差動アンプの動作電流を大きくしなければならず、消費電力を増大させてしまう。
【０００７】
また、図１４のコモンモードフィードバック回路の方式では、コンデンサＣ１，Ｃ２により差動出力Ｖｏ１，Ｖｏ２を平均化してコモンモード制御信号Ｖｃｔｒとするため、差動出力Ｖｏ１，Ｖｏ２の振幅が大きくなっても問題ない。しかしながら、この方式では、コモンモード制御信号Ｖｃｔｒを保持したり、コモンモード電圧を所定の基準電圧ＶＣＭに制御するために、４つのコンデンサＣ１，Ｃ１ａ，Ｃ２，Ｃ２ａを用いており、各コンデンサの容量は所定比率に構成する必要があるため、結果として、各コンデンサの比精度を上げるためにその容量を大きく形成しなければならず、チップ占有面積が増大するという問題がある。
【０００８】
この発明の目的は、コモンモード電圧を制御するためのフィードバック回路を消費電力を低く且つチップ占有面積を小さく構成し、完全差動アンプやサンプル・ホールド・アンプ並びに完全差動アンプを利用したＬＳＩにおいて、消費電力の低減と回路規模の縮小を図ることである。
【０００９】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１１】
すなわち、差動信号を増幅する差動増幅段と、該差動増幅段の正相の出力ノードと負相の出力ノードとの間に直列接続される少なくとも２個の抵抗手段およびこれら２個の抵抗手段に流れる電流を遮断又は通過させるスイッチ手段と、所定の基準電圧と上記２個の抵抗手段の接続ノードの電圧とを比較してその比較結果を出力する電圧比較器とを備え、上記電圧比較器の出力が差動出力の同相成分を制御するコモンモード制御信号として上記差動増幅段に帰還するように差動増幅回路を構成したものである。
【００１２】
このような手段によれば、差動増幅回路の出力利得を低くできるタイミングに、スイッチ手段をオン状態にすることで、上記抵抗手段の間に差動出力の同相成分であるコモンモード電圧を発生させることが出来る。そして、電圧比較器において比較する電圧は、この差動出力の同相成分と、例えば所定のコモンモード電圧となる基準電圧であるので、差動出力の振幅が大きくなっても、比較する電圧値は大きく変動しない。従って、入出力特性のリニア領域が比較的狭い電圧比較器を用いても、差動出力の同相成分の安定的な制御が可能である。また、リニア領域が狭くて良いことから、電圧比較器の消費電力の低減を図れる。
【００１３】
望ましくは、上記抵抗手段およびスイッチ手段は、ソース・ドレイン間を抵抗手段とし、ゲートスイッチをスイッチ手段とするＭＯＳトランジスタから構成すると良い。
【００１４】
さらに望ましくは、上記差動増幅段の正相出力ノードと負相出力ノードとの間に直列接続される少なくとも２個のコンデンサを備え、上記２個の抵抗手段の接続ノードと上記２個のコンデンサの接続ノードとを結合する構成にすると良い。
【００１５】
このような構成によれば、上記抵抗手段により発生させたコモンモード電圧は、スイッチ手段をオフ状態にしたときでもコンデンサにより保持されるので、これを用いて上記の電圧比較および同相成分の制御を行うことが出来る。サンプル・ホールド・アンプなどに適用する場合には、サンプル時に上記スイッチ手段をオンしてコモンモード電圧を発生させ、ホールド時に上記スイッチ手段をオフして利得を正常に保つようにすることで、回路動作中に連続した同相成分の制御が可能である。また、上記のような同相成分の制御に必要な最小数のコンデンサは２個であり、その容量は配線容量やトランジスタの寄生容量より十分に大きければ良いので、従来例の第２の方式として述べたものに比べて、コンデンサが占有するチップ面積を１／１０程度に小さくすることが出来る。従って、差動増幅回路の占有面積の縮小が図れる。
【００１６】
また望ましくは、上記差動増幅回路の入力端子に電圧保持用のコンデンサを接続したサンプル・ホールド・アンプにおいて、サンプル時に上記差動増幅回路の正相と負相の出力端子を負相と正相の入力端子へ負帰還させるスイッチとを備えると良い。上記の負帰還によりオフセット電圧をキャンセルすることが出来る。
【００１７】
更に望ましくは、上記サンプル・ホールド・アンプにおいて、サンプル時に上記差動増幅回路の正相と負相の入力端子に上記基準電圧を供給するスイッチを備えると良い。完全差動増幅回路においては、正相出力を負相入力へ、並びに、負相出力を正相入力へと負帰還させても、内部回路によっては正帰還の成分も発生する場合があり、出力から入力への負帰還だけでは、差動出力の同相成分が安定しない場合がある。そのような場合でも、上記構成を適用すれば、オフセットキャンセルと同相成分の制御とともに安定する。
【００１８】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１９】
図１は、本発明を適用して好適な完全差動アンプの実施例を示す構成図、図２はその回路図である。
【００２０】
この実施例の完全差動アンプは、特に制限されないが図２に示すようなフォルデッド型のメインアンプ５０と、差動出力Ｖｏ１，Ｖｏ２の同相成分を制御するコモンモード制御信号Ｖｃｔｒをメインアンプ５０にフィードバックするコモンモードフィードバック回路４０とから構成される。
【００２１】
コモンモードフィードバック回路４０は、メインアンプ５０の正相と負相の出力ノードｎ１，ｎ２の間に直列に接続された２個のＭＯＳトランジスタＭ１，Ｍ２、同様に正相と負相の出力ノードｎ１，ｎ２の間に直列に接続された２個のコンデンサＣ１，Ｃ２、２個のコンデンサＣ１，Ｃ２の接続ノードｎ３の電圧と目標のコモンモード電圧となる基準電圧ＶＣＭとを比較する電圧比較器４０ａとから構成される。ＭＯＳトランジスタＭ１，Ｍ２の接続ノードとコンデンサＣ１，Ｃ２の接続ノードｎ３とは結合される。
【００２２】
ＭＯＳトランジスタＭ１，Ｍ２は、特に制限されないが、オン抵抗が略同一になるように形成される。ＭＯＳトランジスタＭ１，Ｍ２は、クロックφ０によりオン状態とオフ状態に切り替えられるが、オン状態のときにはソース・ドレイン間のオン抵抗により、これらの接続ノードに差動出力Ｖｏ１，Ｖｏ２のほぼ同相成分（コモンモード電圧）となる平均電圧ＶＣＭ１が発生され、電圧比較器４０ａに入力される。また、この平均電圧ＶＣＭ１によりコンデンサＣ１，Ｃ２が充電されるので、ＭＯＳトランジスタＭ１，Ｍ２がオフ状態のときにも、オン状態のときに平均電圧ＶＣＭ１が保持されて電圧比較器４０ａに入力される。
【００２３】
電圧比較器４０ａは、図２に示すように、差動アンプであり、定電流ＭＯＳ Ｍ４５と、該定電流ＭＯＳ Ｍ４５にソースがともに接続された入力ＭＯＳ Ｍ４３，Ｍ４４と、ゲートとドレインが結合され入力ＭＯＳ Ｍ４３，Ｍ４４のドレイン側に接続された負荷ＭＯＳ Ｍ４１，Ｍ４２とから構成される。この電圧比較器４０ａからは、所定の基準電圧ＶＣＭと上記平均電圧ＶＣＭ１との差に比例したコモンモード制御信号Ｖｃｔｒがメインアンプ５０にフィードバックされる。
【００２４】
メインアンプ５０は、特に制限されないが、入力ＭＯＳ Ｍ５５，Ｍ５７と負荷ＭＯＳ Ｍ５４，Ｍ５６，Ｍ５１，Ｍ６０と定電流ＭＯＳ Ｍ５８からなる差動増幅段、該差動増幅段の出力電流を受ける負荷ＭＯＳ Ｍ５３，Ｍ６２よりなるフォルデッドカスコード段と、該フォルデッドカスコード段の出力をさらに増幅するためのＭＯＳ Ｍ６３〜Ｍ６５およびＭ６６〜Ｍ６８からなる出力段とから構成される。電圧比較器４０ａから出力されるコモンモード制御信号Ｖｃｔｒは、上記差動増幅段の負荷ＭＯＳ Ｍ５４，Ｍ５６のゲートに印加され、コモンモード制御信号Ｖｃｔｒが大きければメインアンプ５０の出力を共に高くし、コモンモード制御信号Ｖｃｔｒが小さければメインアンプ５０の出力を共に低くするようになっている。
【００２５】
以上のような完全差動アンプによれば、電圧比較器４０ａは、メインアンプ５０の差動出力Ｖｏ１，Ｖｏ２の平均電圧ＶＣＭ１と所定の基準電圧ＶＣＭとの差異をとるので、差動出力Ｖｏ１，Ｖｏ２の振幅が大きくなっても、比較する電圧は大きくならない。従って、電圧比較器４０ａの入出力特性として必要なリニア領域は比較的狭くても良く、それゆえ電圧比較器４０ａに流す電流を小さく設定できる。
【００２６】
図３は、上記完全差動アンプが適用される、Ｄ／Ａ変換機能および減算機能を有するサンプル・ホールド・アンプ（以下、ＳＨＡと称する）の第１実施例を示すもので、（ａ）はその構成図、（ｂ）はその動作を示すタイムチャートである。
【００２７】
この第１実施例のＳＨＡは、３レベルを示す１．５ビットの入力デジタル信号を３レベルのアナログ信号に変換するＤ／Ａ変換機能と、この変換後のアナログ信号を入力アナログ信号から減算する減算機能とを共に備えたＳＨＡであり、その完全差動アンプ２０４として図１に示した完全差動アンプが適用されている。
【００２８】
図３において、Ｖｉ１，Ｖｉ２は正負の入力アナログ信号、Ｖｏ１，Ｖｏ２は正負の出力アナログ信号、ＶＲＴ，ＶＲＢはＤ／Ａ変換に用いる正負の基準電圧、ＶＣＭは差動信号の目標のコモンモード電圧となる基準電圧、Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２は減算とサンプル・ホールドを行うためのコンデンサ、２０４は完全差動演算増幅器、φd0，φd1，φd2はＤ／Ａ変換する１．５ビットの入力デジタル信号の３レベルに対応した入力パルス（いずれか１つが“１”、その他は“０”となる）、φso，φsはサンプリング用のクロック、φhはホールド用のクロックである。
【００２９】
各パルスφd0，φd1，φd2と、各クロックφs0，φs，φhとは、内部クロックにそれぞれ同期しており、ホールド用のクロックφhとサンプリング用のクロックφso，φsとは逆相に、ホールド用のクロックφhとスイッチ入力パルスφd0，φd1，φd2とは同相にされる。また、完全差動アンプ２０４のコモンモードフィードバック回路４０（図１）に供給されるクロック信号φ0は、上記サンプリング用のクロックφsと同相に設定される。
【００３０】
上記のような構成によれぱ、サンプル用のクロックφsoが“１”になると、コンデンサＣｐ１，Ｃｐ２の一端に正相の入力アナログ信号Ｖｉ１が、コンデンサＣｎ１，Ｃｎ２の一端に負相の入力アナログ信号Ｖｉ２が印加される。また同時に、クロックφsが“１”になるので、上記コンデンサＣｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２の他端と、完全差動アンプ２０４の入力端子とが、所定の基準電圧ＶＣＭにバイアスされる。これらにより、入力アナログ信号Ｖｉ１，Ｖｉ２が、コンデンサＣｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２にサンプリングされる。
【００３１】
また、このサンプル時において、完全差動アンプ２０４のＭＯＳ Ｍ１，Ｍ２（図１）はオン状態となりその利得が低下するが、サンプル時であるのでＳＨＡの動作上の問題にならない。また、完全差動アンプ２０４の入力端子が基準電圧ＶＣＭにバイアスされ、差動出力Ｖｏ１，Ｖｏ２がほぼ等しい電圧となるタイミングにおいて、コモンモード電圧の制御用の平均電圧ＶＣＭ１（図１）が完全差動アンプ２０４内で生成されるが、これはコモンモード電圧を制御する上で問題にならない。
【００３２】
次に、ホールド用のクロックφhが“１”になると、入力パルスφd0，φd1，φd2の選択により３レベルの電圧（基準電圧ＶＲＴ，ＶＲＢとその中間電圧）の何れかがコンデンサＣｐ１，Ｃｎ１の一端にそれぞれ印加され、それに応じてコンデンサＣｐ１，Ｃｎ１からコンデンサＣｐ２，Ｃｎ２に電荷の再配分が行われる。それにより、先にサンプルされた入力アナログ信号Ｖｉ１，Ｖｉ２から上記３レベルの電圧の減算と増幅とが同時に行われる。また、同時に、完全差動アンプ２０４の出力ノードがコンデンサＣｐ２、Ｃｎ２の一端に接続され、且つ、完全差動アンプ２０４のＭＯＳ Ｍ１，Ｍ２はオフ状態となり完全差動アンプ２０４の利得および出力精度は回復するので、上記減算および増幅された電圧が完全差動アンプ２０４によりホールドされる。
【００３３】
図４は、Ｄ／Ａ変換機能および減算機能を有するＳＨＡの第２実施例を示すもので、（ａ）はその構成図、（ｂ）はその動作を示すタイムチャートである。
【００３４】
この第２実施例のＳＨＡは、図３のものに較べて、完全差動アンプ２０４の入力バイアスを行わずに、サンプル時に完全差動アンプ２０４の入出力間を短絡させるようにしたものである。
【００３５】
この実施例のＳＨＡによれば、サンプル時に完全差動アンプ２０４が自己バイアスされてオフセット電圧をキャンセルさせることが出来る。
【００３６】
図５は、Ｄ／Ａ変換機能および減算機能を有するＳＨＡの第３実施例を示すもので、（ａ）はその構成図、（ｂ）はその動作を示すタイムチャートである。
【００３７】
この第３実施例のＳＨＡは、図３の第１実施例で行った完全差動アンプ２０４の入力端子のバイアスと、図４の第２実施例で行った完全差動アンプ２０４の自己バイアスとの両方を行うようにしたものであり、完全差動アンプの自己バイアスだけでは、差動出力のコモンモード電圧が安定的に決まらない場合に有効なものである。所定の基準電圧ＶＣＭの入力バイアスと自己バイアスによりオフセット電圧のキャンセルとコモンモード電圧の安定化を図ることが出来る。
【００３８】
図６には、図３〜図５のＳＨＡの入出力特性を表したグラフを示す。同図において、横軸は入力アナログ信号の差ΔＶｉｎ、縦軸は出力信号の差ΔＶｏを示している。
【００３９】
図３〜図５に示されるＳＨＡの入出力特性は、入力デジタル信号により示される３レベルのうち、最小レベルが入力されたときにφd0＝１、φd1＝０、φd2＝０となって直線（Ｊ）になり、中間レベルが入力されたときにφd0＝０、φd1＝１、φd2＝０となって直線（Ｋ）になり、最大レベルが入力されたときにφd0＝０、φd1＝０、φd2＝１となって直線（Ｌ）になる。入力デジタル信号と入力アナログ信号の範囲に、例えば、φd0＝１、φd1＝０、φd2＝０の場合にΔＶｉｎ＜−ΔＶＲ／４、φd0＝０、φd1＝１、φd2＝０の場合に−ΔＶＲ／４＜ΔＶｉｎ＜ΔＶＲ／４、φd0＝０、φd1＝０、φd2＝１の場合にΔＶｉｎ＜ΔＶＲ／４の関連があるとすれば、その入出力特性は直線（Ｊ），（Ｋ），（Ｌ）のうち実線で示される部分となる。
【００４０】
すなわち、その入出力特性は、入力アナログ信号ΔＶｉｎから入力デジタル信号に応じてΔＶＲ／２，０，−ΔＶＲ／２の３レベルの電圧を減算し、それを２倍に増幅した特性となっている。
【００４１】
図７は、完全差動アンプを適用した１倍利得のＳＨＡの構成図とそのタイムチャートである。
【００４２】
この実施例のＳＨＡは、図１のコモンモードフィードバック回路４０を有する完全差動アンプ２０４と、ＳＨＡの入力端子と完全差動アンプ２０４の入力ノードとの間に接続されたコンデンサＣｐ１，Ｃｎ１と、クロックφso，φs，φhにより開閉するスイッチ等から構成される１倍利得のＳＨＡである。ホールド用のクロックφhとサンプル用のクロックφs，φsoとは逆相にされる。
【００４３】
このような構成によれば、サンプル時にはクロックφsが供給されるスイッチがオン状態に、クロックφhが供給されるスイッチがオフ状態になって、差動入力信号Ｖｉ１，Ｖｉ２がコンデンサＣｐ１，Ｃｎ１の一端側に印加される。同時に、クロックφsoが供給されるスイッチがオン状態となって、完全差動アンプ２０４の入力ノードが所定の基準電圧ＶＣＭにバイアスされる。それにより、差動入力信号Ｖｉ１，Ｖｉ２がコンデンサＣｐ１，Ｃｎ１にサンプルされる。
【００４４】
ホールド時には、クロックφｈが供給されるスイッチがオン状態となって、差動入力信号Ｖｉ１，Ｖｉ２がサンプルされているコンデンサＣｐ１，Ｃｎ１の一端側が完全差動アンプ２０４の出力ノードに接続され、このサンプル信号がホールド出力される。
【００４５】
図８は、完全差動アンプを適用したｎ倍利得のＳＨＡの構成図とそのタイムチャートである。
【００４６】
この実施例のＳＨＡは、図１のコモンモードフィードバック回路４０を有する完全差動アンプ２０４と、ＳＨＡの入力端子と完全差動アンプ２０４の入力ノードとの間に接続されるコンデンサＣｐ１，Ｃｎ１と、完全差動アンプ２０４の入力ノードと出力ノードとの間に接続されるコンデンサＣｐ２，Ｃｎ２と、クロックφso，φs，φhにより開閉するスイッチ等から構成されるｎ倍利得のＳＨＡである。サンプルされた差動入力信号Ｖｉ１，Ｖｉ２は基準電圧ＶＲＴ，ＶＲＢを基準としてｎ倍に増幅出力される。すなわち、Ｖｏ１−Ｖｏ２＝ｎ・（（Ｖｉ１−Ｖｉ２）−（ＶＲＴ−ＶＲＢ））となる。
【００４７】
ホールド用のクロックφhとサンプル用のクロックφs，φsoは逆相にされ、ｎ倍利得を得るためにコンデンサＣｐ１の容量はＣｐ２のｎ倍、コンデンサＣｎ１の容量はＣｎ２のｎ倍としている。
【００４８】
このような構成によれば、サンプル時には、コンデンサＣｐ１，Ｃｎ１の一端側に入力差動信号Ｖｉ１，Ｖｉ２が印加されてサンプルされるとともに、完全差動アンプ２０４の入力ノード、並びに、コンデンサＣｐ２，Ｃｎ２の両端を所定の基準電圧ＶＣＭにバイアスする。
【００４９】
次いで、ホールド時には、入力差動信号Ｖｉ１，Ｖｉ２をサンプルしたコンデンサＣｐ１，Ｃｎ１の一端側に基準電圧ＶＲＴ，ＶＲＢが印加されて、サンプル電圧からこの基準電圧ＶＲＴ，ＶＲＢが減算されるとともに、このサンプル電圧で充電されていた電荷がコンデンサＣｐ２，Ｃｎ２に再配分される。また同時に、コンデンサＣｐ２，Ｃｎ２を介して、完全差動アンプの入力ノードと出力ノードとが接続される。ここで、コンデンサＣｐ１，Ｃｎ１の容量はコンデンサＣｐ２，Ｃｐ２のｎ倍なので、サンプル電圧のほぼｎ倍の電圧が完全差動アンプ２０４の出力としてホールドされる。
【００５０】
なお、図７や図８に示した利得１倍のＳＨＡ、利得ｎ倍のＳＨＡにおいても、図４のようにサンプル時に完全差動アンプ２０４に自己バイアスがかかるように接続したり、図５のようにサンプル時に自己バイアスとなる接続と、サンプル時に基準電圧ＶＣＭが入力バイアスとなる接続の両方を備えるようにも構成可能である。
【００５１】
図９〜図１２には、上述したＳＨＡが適用されるパイプライン方式のＡ／Ｄ変換器の第１の実施例〜第４の実施例をそれぞれ示す。
【００５２】
これらのＡ／Ｄ変換器は、小ビットのＡ／Ｄ変換ステージを複数段縦続接続し、入力アナログ信号をこれら複数段のＡ／Ｄ変換ステージに順次通すことで、上位から小ビットずつＡ／Ｄ変換して最終的に所定ビットのディジタル信号を得るパイプライン方式を採用したものである。
【００５３】
図９のＡ／Ｄ変換器は、最も基本的なパイプライン方式のＡ／Ｄ変換器で、９段のＡ／Ｄ変換ステージ６と、各ステージから得られる小ビットのデジタル信号から１０ビットのデジタル信号を生成するエンコーダ＆デジタル補正回路７と、パイプライン動作用に各ステージ６やエンコーダ＆デジタル補正回路７などにクロックを供給するクロック生成回路８と、入力アナログ信号Ｖｉｎを一時的に保持するサンプルホールドアンプ１等から構成される。
【００５４】
各Ａ／Ｄ変換ステージ６には、入力アナログ信号を３レベルで示される１．５ｂｉｔのデジタル信号に変換するサブＡＤＣ回路２と、このデジタル信号をアナログ信号に変換するサブＤＡＣ回路３と、入力アナログ信号から上記サブＤＡＣ回路３のアナログ信号を減算して残差信号を抽出する減算回路４と、この残差信号を２倍に増幅して保持するＳＨＡ５とが設けられる。このような構成により、入力アナログ信号は各Ａ／Ｄ変換ステージ６を通過するごとに上位１．５ビットずつデジタル信号に変換されていき、９段のＡ／Ｄ変換ステージ６を経て１０ビットのデジタル信号が得られる。
【００５５】
このＡ／Ｄ変換器において、各Ａ／Ｄ変換ステージ６に設けられるサブＤＡＣ回路３、減算回路４およびＳＨＡ５として、図３〜図５に示したＤ／Ａ変換および減算機能内蔵型のＳＨＡを適用することが出来る。この適用により、Ａ／Ｄ変換器の消費電力やチップ占有面積の低減、更に、動作速度の高速化を更に進めることが出来る。
【００５６】
図１０のＡ／Ｄ変換器は、初段のＡ／Ｄ変換ステージ６１を３ビットのタイプで構成し、最終段のＡ／Ｄ変換ステージ６２を３ビットの並列ＡＤＣ回路で構成した例である。このようにＡ／Ｄ変換ステージの段数を減らすことで、同一ビットのＡ／Ｄ変換器であっても、初段のサンプルホールドアンプ５１の要求精度を緩和することが出来る。
【００５７】
このＡ／Ｄ変換器においては、２〜６段目ステージ６，６…のサブＤＡＣ回路３、減算器４、ＳＨＡ５として、図３〜図５の減算機能内蔵型のＳＨＡを適用し、初段目のＳＨＡ５１として図８に示したＳＨＡを適用することが出来る。
【００５８】
図１１のＡ／Ｄ変換器は、特開平１０−１７８３４５号に開示されているので詳細は省略するが、複数のＡ／Ｄ変換ステージ１０４１，１０４…のうち連続する２段のステージに渡って小ビットのＡ／Ｄ変換と同小ビットのＤ／Ａ変換とを行うようにしたものであり、その動作を補償するために２段目以降のサブＡＤＣ回路１００には、リファレンス電圧が前段のデジタル信号に応じて変更されるようにリファレンス選択回路１００ａが設けられている。このような構成によれば、個々のＡ／Ｄ変換ステージ１０４１，１０４…のクリティカルパスが短縮され、全体的なＡ／Ｄ変換処理を高速に行えるという利点がある。
【００５９】
このようなＡ／Ｄ変換器においては、初段ステージ１０４１のＳＨＡ１０３１に図７に示したＳＨＡを、２段目ステージ１０４以降のサブＤＡＣ回路１０１、減算回路１０２および２倍利得のＳＨＡ１０３に、図３〜図５のＤ／Ａ変換および減算機能内蔵型のＳＨＡを適用することが出来る。
【００６０】
図１２のＡ／Ｄ変換器は、図１１の初段ステージ１０４１と２段目のステージ１０４を１段に統合したものである。１段に統合しているため、図１１の初段ステージ１０４１のＳＨＡ１０３１が省かれている。また、初段ステージ１０４１の１．５ビットサブＡＤＣ回路１００１と２段目ステージ１０４のリファレンス選択回路１００ａおよびサブＡＤＣ回路１００とが統合されて、３ビットのサブＡＤＣ回路１００２が設けられている。
【００６１】
このような構成とすることで、Ａ／Ｄ変換ステージの数を減らして、初段のサンプルホールドアンプ１０３の要求精度を緩和することが出来るとともに、初段のサブＤＡＣ回路１００も１．５ビットのもので済むため、回路規模を小さくすることが出来るという利点がある。
【００６２】
このようなＡ／Ｄ変換器においても、初段ステージ１０４２以降のサブＤＡＣ回路１０１、減算回路１０２および２倍利得のＳＨＡ１０３として、図３〜図５のＤ／Ａ変換および減算機能内蔵型のＳＨＡを適用することが出来る。
【００６３】
以上のように、図１に示した完全差動アンプによれば、ＭＯＳトランジスタＭ１，Ｍ２のスイッチ動作により差動出力Ｖｏ１，Ｖｏ２のコモンモード電圧を所定の電圧ＶＣＭに安定的に制御することが出来るとともに、従来に較べて、コモンモード電圧の制御に用いられるコモンモードフィードバック回路４０の消費電力の低減やチップ占有面積の縮小を図ることが出来る。
【００６４】
さらに、このようにスイッチ動作によりコモンモード電圧の制御を行う完全差動アンプは、ＭＯＳトランジスタＭ１，Ｍ２をオンにするタイミングに利得が小さくなってしまうが、例えば図３〜図５、図７、図８に示したようなサンプル・ホールド・アンプに適用することで、利得が小さくなる動作タイミングをサンプル時に設定し、ホールド時には利得を回復させることで、コモンモード電圧の連続的な制御が可能であり、且つ、ＳＨＡとしての問題のない動作が得られる。
【００６５】
また、このようなＳＨＡを、図９〜図１２に示したようなパイプライン方式のＡ／Ｄ変換器に適用することで、Ａ／Ｄ変換器の低消費電力化とチップ占有面積の縮小化を図ることが出来る。
【００６６】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６７】
例えば、完全差動アンプの差動出力のコモンモード電圧を生成する構成として、ＭＯＳトランジスタＭ１，Ｍ２を用いたが、何らかの抵抗手段とスイッチ手段を用いて同様の機能を実現することも出来る。また、完全差動アンプを用いたサンプル・ホールド・アンプの回路構成も、実施例に示したものに限られず、様々な構成のサンプル・ホールド・アンプに適用可能である。
【００６８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるパイプライン方式のＡ／Ｄ変換器について説明したがこの発明はそれに限定されるものでなく、完全差動信号を用いる半導体集積回路に広く利用することができる。
【００６９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００７０】
すなわち、本発明に従うと、完全差動増幅器のコモンモードフィードバック回路を、従来に較べて消費電力が低く、チップ占有面積を小さく構成できるという効果がある。また、その完全差動増幅器をサンプル・ホールド・アンプに適用することで、回路動作に支障なく連続的にコモンモード電圧の制御を行うことが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適な完全差動アンプの実施例を示す構成図である。
【図２】図１の完全差動アンプの回路図である。
【図３】Ｄ／Ａ変換機能および減算機能を有するサンプル・ホールド・アンプの第１実施例を示すもので、（ａ）はその構成図、（ｂ）はその動作を示すタイムチャートである。
【図４】Ｄ／Ａ変換機能および減算機能を有するサンプル・ホールド・アンプの第２実施例を示すもので、（ａ）はその構成図、（ｂ）はその動作を示すタイムチャートである。
【図５】Ｄ／Ａ変換機能および減算機能を有するサンプル・ホールド・アンプの第３実施例を示すもので、（ａ）はその構成図、（ｂ）はその動作を示すタイムチャートである。
【図６】サンプル・ホールド・アンプの特性グラフである。
【図７】実施例の完全差動アンプを適用した１倍利得のサンプル・ホールド・アンプの構成図とそのタイムチャートである。
【図８】実施例の完全差動アンプを適用したｎ倍利得のサンプル・ホールド・アンプの構成図とそのタイムチャートである。
【図９】図３〜図５，図７，図８のサンプル・ホールド・アンプが適用されるパイプライン方式のＡ／Ｄ変換器の第１実施例を示す構成図である。
【図１０】同、サンプル・ホールド・アンプが適用されるＡ／Ｄ変換器の第２実施例を示す構成図である。
【図１１】同、サンプル・ホールド・アンプが適用されるＡ／Ｄ変換器の第３実施例を示す構成図である。
【図１２】同、サンプル・ホールド・アンプが適用されるＡ／Ｄ変換器の第４実施例を示す構成図である。
【図１３】コモンモードフィードバック回路を有する完全差動アンプの第１の従来例を示す回路図である。
【図１４】コモンモードフィードバック回路を有する完全差動アンプの第２の従来例を示す回路図である。
【符号の説明】
４０ コモンモードフィードバック回路
５０ メインアンプ
２０４ 完全差動アンプ
Ｍ１，Ｍ２ ＭＯＳトランジスタ
Ｃ１，Ｃ２ コンデンサ
Ｖｏ１，Ｖｏ２ 差動出力
ＶＣＭ 基準電圧
ＶＣＭ１ 平均電圧
Ｖｃｔｒ コモンモード制御信号
Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２ 電圧のサンプルとホールド用のコンデンサ
Claims (5)
- 入力差動信号を増幅する差動増幅段と、
該差動増幅段の正相の出力ノードと負相の出力ノードとの間に直列接続される少なくとも２個の抵抗手段およびこれら２個の抵抗手段に流れる電流を遮断又は通過させるスイッチ手段と、
所定の基準電圧と上記２個の抵抗手段の接続ノードの電圧とを比較してその比較結果を出力する電圧比較器と、
を備え、上記電圧比較器の出力が、差動出力の同相成分を制御するコモンモード制御信号として上記差動増幅段に帰還されるように構成されている差動増幅回路を有することを特徴とする半導体集積回路。 - 上記抵抗手段およびスイッチ手段は、ソース・ドレイン間チャネルを抵抗手段とし、ゲート端子をスイッチ手段の制御端子とするＭＯＳトランジスタから構成されることを特徴とする請求項１記載の半導体集積回路。
- 上記差動増幅段の正相出力ノードと負相出力ノードとの間に直列接続される少なくとも２個のコンデンサを備え、
上記２個の抵抗手段の接続ノードと上記２個のコンデンサの接続ノードとが結合されていることを特徴とする請求項１又は２に記載の半導体集積回路。 - 上記差動増幅回路の入力端子に電圧保持用のコンデンサを接続したサンプル・ホールド・アンプと、
サンプル時に上記差動増幅回路の正相と負相の出力端子を負相と正相の入力端子へ負帰還させるスイッチと、
を備えたことを特徴とする請求項１〜３の何れかに記載の半導体集積回路。 - サンプル時に上記差動増幅回路の正相の入力端子と負相の入力端子に上記基準電圧を供給するスイッチを備えたことを特徴とする請求項４記載の半導体集積回路。
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