JP2008520139A - 対称性時間/電圧変換回路 - Google Patents
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Abstract
本発明は、時間/電圧変換回路に関し、前記時間/電圧変換回路は、構造的に互いに同一であり、その各々がそれぞれの論理制御信号UpおよびDwnを受ける入力部、ならびに論理制御信号VupおよびVdwnの継続時間を表す対応する電圧を与える出力部を有する2つの単純な時間/電圧変換器CTT1およびCTT2と、各々が当該単純な変換器CTT1およびCTT2に接続されている正302および負304の入力部ならびに2つの制御信号UpおよびDwnの間の電圧の差を表す信号Vdiffを与える出力部をもつ微分器ブロックBE2とを備える。微分器ブロックBE2からの出力Vdiffは、積分器ブロックBE3に接続されている。
Description
本発明は、以下時間/電圧変換と称する時間から電圧への変換に関する。
本発明は、非常に高い周波数の基準クロック(通常1GHzより大きい)から非常な精密さをもって位相シフトされたクロックを生成する一実施例を電子回路で見いだす。
したがって本発明は、フェーズロックループ(PLL)システムまたは遅延ロックループ(DLL)システムにおいて、その中でタイムオフセットを非常な精度をもって比例する電圧に変換することが必要な1つの実施例を見いだす。
標準的なフェーズロックループシステム構成はチャージポンプである。チャージポンプは、一般的に2つのロジック信号、Up(増加)およびDown(減少)からその2つの信号の継続時間の差に比例する電圧を生成する。この差は記憶され時間とともに積分される。
論理信号UpおよびDownは、例えば位相検出器からの制御信号であり、完全に同期することが望まれる2つのクロック信号間の位相シフトをイメージングする。2つのクロックが同期されていないと信号UpおよびDownは異なる継続時間を有する。この継続時間の差が、帰還ループを用いてエラーを修正するために継続時間の差に比例する電圧に変換され、次いで時間とともに積分されようとするものである。
図1を参照すると、従来方式の変換回路2は、2つのスイッチ4および24を含む。スイッチ4は、信号Upを受ける制御入力部6、電流源10に接続された入力分岐部8および出力分岐部14を有する。電流源10は、正の電源端子12に接続されている。スイッチ24は、信号Dwnを受ける制御入力部26、入力分岐部34および電流源30に接続されている出力分岐部28を有する。電流源30は、電源端子32(グラウンド)に接続されている。スイッチ4の出力分岐部14およびスイッチ24の入力分岐部34は、交点36の所で一緒に接続されている。キャパシタ40の一方の端子38が交点36に接続されている。キャパシタ40の他方の端子42が電流源30の出力部に接続されている。
2つの電流源10および30からの電流IupおよびIdwnが完全に同一であれば、スイッチ4が開いており、もう一方のスイッチ24が閉じている(その反対もある)時間があるので、スイッチ4および24が閉じている時間の差がキャパシタ40の端子での電圧の増加または減少に反映される。したがってキャパシタ40に蓄えられた電圧の差は、信号UpとDwnの継続時間の差に比例する。したがってこの構成では、時間/電圧変換および積分は簡素で小型の方式で達成されるが非常な不正確さを伴う。
この不正確さは、このタイプの従来方式の構成の複数のレベルに存在するミスマッチによってもたらされる。
2つのミスマッチが定義されている。第1のタイプは、静的ミスマッチ(SM)と呼ばれ、論理信号UpとDownの継続時間が同一であるときのキャパシタ40での電圧ドリフトに相当する。実際には、それは電流源10と30のミスマッチゆえに存在する電流IupとIdwnの間の差を反映している。この差は主として電流源10および30が構造的に非対称であること、つまり一方がNMOSトランジスタから生成され、他方がPMOSトランジスタから生成されているという事実から来ている。この結果は、出力抵抗の差およびバイアス電圧の差である。さらに、相関関係のない技術的な変化ゆえにシミュレーションによって開発された補償の有効性を保証することができない。
ミスマッチの第2のタイプは、動的ミスマッチDMと呼ばれ、信号UpとDwnが切り替えられるときにキャパシタ40で観測される電圧のジャンプに相当する。静的なミスマッチングに関しては、誤差は、電流源10と30が構造的に異なっているという事実、具体的には、電流Iupの電流源10および電流Idwnの電流源30のトランジスタのドレーンおよびソース領域が等しく製作されていても交点8の所と交点28の所で容量が異なっているという事実に起因する。さらに、NMOSトランジスタ内とPMOSトランジスタ内でのキャリアの移動度が異なり、これらの交点8および28での回復時間が非対称である。
さらにこの標準的な構造が非常に高い周波数で使用される場合には、動的ミスマッチがクロックサイクルで比較的大きな継続時間を占めるので、その寄与分は、その他の誤差に比べて高くなる。さらに動的ミスマッチング(DM)は、正確に補償することができない。
上記に説明した従来方式の構成は、交点8および28ならびにスイッチ4および24の制御入力部での電圧の変動を減少させることによって改善される。
積分キャパシタ40は、増幅器、およびその増幅器の負入力部と前記増幅器の出力部の間の帰還回路内に接続されたキャパシタを含む能動回路でさらに置き換えることができる。この種の能動回路は電流源の出力電位を一定に保ち、したがって静的ミスマッチを減少させる。
その他の解決策が、とりわけ米国特許第5,508,660号明細書および欧州特許第0 647 032号明細書で提案されている。
電流IupとIdwnの間の差が、主回路と同じ条件の下で動作し、したがって同じ誤差を受けるレプリカ回路によって読み取られる構成が、これら文献で説明されている。この誤差は、その極性を反転して、チャージポンプの出力部と電流源のトランジスタのバイアス電圧の間に挿入された補償ループで使用される。
この種の構成は、静的ミスマッチングだけを相殺することができ、動的ミスマッチングは修正されず、したがって高い周波数に対しては適切ではない。実際にこの構成は、やはり、電流IupおよびIdwnの電流源が異なるタイプのトランジスタ(NMOSおよびPMOS)からなっているためにそれらの電流源の間に構造上の非対称が存在する従来方式のチャージポンプに基づいている。
当業界では、文献「A 500 MHz MP/DLL Clock Generator for a 5 Gb/s Backplane Transceiver in 0.25 μs CMOS(0.25μs CMOSにおける5Gb/s バックプレーントランシーバのための500MHz MP/DLL クロック発信器)」ISCC2003、著者:Gu−Yeon Wei,John T.Stonick,Dan Weinlader,Jeff SonntagおよびShawn Searlesに説明されているものと同じような差動構成も知られている。
図2を参照すると、回路は、4つの制御スイッチS1からS4を含み、制御スイッチS1およびS2がそれらの制御入力としてそれぞれUpおよびDwn信号を有し、他方の2つS3およびS4がそれらの制御入力として信号UpおよびDwnの補完信号UpbおよびDwnbをそれぞれ有する。
この回路は、さらに8つの電流フロースイッチS5からS12を有する。フロースイッチS5およびS6はバイアス電圧Vb1によって制御される。フロースイッチS7およびS8はバイアス電圧Vb2によって制御される。フロースイッチS9およびS10はバイアス電圧Vb3によって制御される。フロースイッチS11およびS12はバイアス電圧Vb4によって制御される。
スイッチS13およびS14は共通モードフィードバック(CMFB)ブロックによって制御される。ブロックCMFBは、共通出力モードつまり電流IupおよびIdwnのレベルを定義する、バイアス電圧Vb1からVb4の平均レベルを制御する。
信号UpおよびDownが同じ極性の場合、ループフィルタFBには電流が流れずシステムは平衡状態にある。
信号UpおよびDwnが反対の極性である場合には、電流IupおよびIdwnがループフィルタFBに流れ、積分されて差電圧(Vdiff+ − Vdiff−)が生成される。この差電圧は、コンバータCDUによってディレイラインを制御するための信号に変換される。
この差動構成の構造は、電流IupおよびIdwnが同一タイプおよびサイズのトランジスタを使用して生成されることにおいて対称である。同様に、電流フロースイッチS5からS12の制御用トランジスタは、信号UpおよびDwnに対して同一である。
したがってこの構成は、スイッチング時に電荷の注入をバランスさせることによって動的ミスマッチングを減少させる。
この種の構成の欠点は、一方では共通出力モード(ブロックCMFB)を制御する必要性、および他方ではユニポーラ変換ブロックCDUの差動設計である。これら2つのブロックCMFBおよびCDUは設計が難しく、さらなるミスマッチを生成し静的ミスマッチの増加に寄与する。
本発明がこれらの問題を解決する。
本発明は、2つのロジック信号の継続時間の差を、一般的には1GHzを越える高い周波数で、非常な精度をもって比例する電圧に変換するようになされた時間/電圧変換器を対象とする。
本発明の一般的な定義によれば、時間/電圧変換回路は、各々が、それぞれの論理制御信号を受ける入力部および対応する論理制御信号の継続時間を表す電圧を送出する出力部を有する2つの構造的に同一な基本的時間/電圧変換器と、各々が関連する基本的な変換器の出力部に接続された正の入力部および負の入力部ならびに2つの制御信号の間の電圧差を表す信号を送出する出力部を有する微分器ブロックとを含む。
この種の構造は、図1に関して説明した構成で、電流Iupの電流源の生成と電流Idwnの電流源の生成の間に存在する構造的な非対称を排除する。
同じように、この種の構造は、図2に関して説明した構成の差動プロセスにおけるようなこの非対称に関連する補償ループを使用しない。
実質上本発明による回路は、信号をスイッチする位相(一般的には動的なミスマッチングに関与する)で完全に対称であり、静的な位相では擬似対称である構成を提案するものである。
したがって本発明は、構造的手段で動的および静的ミスマッチングを排除する。
したがって本発明によって使用される技術は、非常な精度を必要とする動作に対して構造が完全に対称であるので電源および基板が抱えるノイズに対してより良い耐性を有する。実質的には、擬似信号(仏語でparasite)は2つのチャンネル上でこのようにして現れ、微分器ブロックによって差し引かれる。
本発明のその他の特徴および利点は、下記の詳細説明および図面から明らかになろう。
図3を参照すると、時間/電圧変換および積分動作は3つの基本ブロックBE1からBE3に分けられる。
第1のブロックBE1は2つの別個のチャンネルの時間/電圧変換に関する。中間ブロックBE2はそれらチャンネルの電圧の差し引きに関し、端部ブロックBE3は差分の積分に関する。
変換ブロックBE1は、完全に対称的な方式で別個のチャンネルに対して信号のスイッチング動作を実行し、構造上の動的ミスマッチングを完全に排除する。
変換ブロックBE1は、2つの同一であり、別個で対称的な基本的時間/電圧変換器CTT1およびCTT2を並列で含む。各基本的変換器CTT1およびCTT2は、それぞれの極性制御信号UpまたはDwnを受ける入力部および各制御信号の継続時間を表す電圧VupまたはVdwnを送出する出力部を有する。
図4Aを参照すると、基本的時間/電圧変換器CTT1は以下の、
正の第1の電源端子Vccに接続されている入力分岐部102(ドレーン)、第1の中間交点108に接続されている出力分岐部104(ソース)および制御信号Upbを受ける制御入力部106(ゲート)を有する第1のスイッチ100A(トランジスタ)と、
第2の中間交点118に接続された入力分岐部112、第1の中間交点108に接続された出力分岐部114(ソース)および第1のスイッチ100Aの制御信号Upbの補完信号Upを受ける制御入力部116(ゲート)を有する第2のスイッチ(トランジスタ)110Aと、
電流Ipolを生成し、第1の中間交点108に接続された入力分岐部122(ドレーン)、第2の電源端子128(グラウンド)に接続された出力分岐部124(ソース)、および第3の電源端子Vpolに接続された制御入力部126(ゲート)を有する電流源(トランジスタ)120Aと、
第2の中間交点118に接続された第1の端子132および第2の電源端子128に接続された第2の端子134を有するキャパシタ130Aと、
第4の電源端子Vrefに接続された入力分岐部(ドレーン)142、第2の中間交点118に接続された出力分岐部(ソース)144、およびキャパシタを第4の電源端子における値Vrefにリセットするための信号Resetを受ける制御入力部146(ゲート)を有する第3のスイッチ(トランジスタ)140Aと、
第2の中間交点118に接続された制御入力部(ゲート)152および制御信号Upの継続時間を表す電圧Vupを送出する出力部(ドレーン)154を有する電圧増幅器(トランジスタ)150Aであり、そのトランジスタ150Aのソース156がグラウンド128に接続されそのドレーン154が抵抗器160Aを介して電源端子Vccに接続されている電圧増幅器と
を含む。
正の第1の電源端子Vccに接続されている入力分岐部102(ドレーン)、第1の中間交点108に接続されている出力分岐部104(ソース)および制御信号Upbを受ける制御入力部106(ゲート)を有する第1のスイッチ100A(トランジスタ)と、
第2の中間交点118に接続された入力分岐部112、第1の中間交点108に接続された出力分岐部114(ソース)および第1のスイッチ100Aの制御信号Upbの補完信号Upを受ける制御入力部116(ゲート)を有する第2のスイッチ(トランジスタ)110Aと、
電流Ipolを生成し、第1の中間交点108に接続された入力分岐部122(ドレーン)、第2の電源端子128(グラウンド)に接続された出力分岐部124(ソース)、および第3の電源端子Vpolに接続された制御入力部126(ゲート)を有する電流源(トランジスタ)120Aと、
第2の中間交点118に接続された第1の端子132および第2の電源端子128に接続された第2の端子134を有するキャパシタ130Aと、
第4の電源端子Vrefに接続された入力分岐部(ドレーン)142、第2の中間交点118に接続された出力分岐部(ソース)144、およびキャパシタを第4の電源端子における値Vrefにリセットするための信号Resetを受ける制御入力部146(ゲート)を有する第3のスイッチ(トランジスタ)140Aと、
第2の中間交点118に接続された制御入力部(ゲート)152および制御信号Upの継続時間を表す電圧Vupを送出する出力部(ドレーン)154を有する電圧増幅器(トランジスタ)150Aであり、そのトランジスタ150Aのソース156がグラウンド128に接続されそのドレーン154が抵抗器160Aを介して電源端子Vccに接続されている電圧増幅器と
を含む。
図4Bを参照すると、基本的時間/電圧変換器CTT2は、図4Aの変換器CTT1のものと同一の構造を有する。変換器CTT2の構成要素は、変換器CTT1のものと同じ符号を有するが後に文字Bが続く。変換器CTT2は制御信号Dwnおよびその補完信号Dwnbに関連している。
電流Ipolのソース120Aおよび120Bは、スイッチ100Aおよび100Bの制御信号UpbおよびDwnbがアクティブであるときには電源端子Vccから電流を引き出し、スイッチ110Aの信号Upおよび110Bの信号Dwnがアクティブであるときにはキャパシタ130Aおよび130Bから電流を引き出す。信号UpbおよびDwnbは、反転または補完された信号UpおよびDwnの同等値である。したがってキャパシタ130Aおよび130Bの端子電圧VupおよびVdwnはスイッチ110Aおよび110Bが閉じている時間に比例し、したがって信号UpおよびDwnの継続時間に比例する。
これらの電圧信号VupおよびVdwnは、次いで減算器ブロックBE2に送出される前に増幅器150Aおよび150Bによって増幅および波形整形される。
キャパシタ130Aおよび130Bは、増幅前の電圧を蓄え、Reset信号によって電圧Vrefにリセットされる。電圧はトランジスタ150Aおよび150Bならびに抵抗器160Aおよび160Bによって増幅される。
電圧Vpolは、各基本的変換器CTTで電流Ipolを設定する。電圧Vccは全体の電源電圧である。電圧Vrefは基準電圧であり電源電圧Vccより低い。
時間/電圧変換は、その間にキャパシタ130Aおよび130Bが基準電圧Vrefにリセットされるリセットフェーズを使用する。
実際には、スイッチはMOS技術によるトランジスタから作られている。例えば変換器CTT1およびCTT2変換器のすべてのスイッチはNMOSトランジスタから作られている。
補完された制御信号は実際には反転器を用いて生成される。
図5を参照すると、リセット制御信号Resetは、信号UpまたはDwnから特定のブロックによって生成されるが、その特定のブロックは、例えばエッジトリガフリップフロップ200および直列接続され各々が個々に220Aから220Eと表示された反転器220からなる遅延セル(delay cell)および個々に210Aから210Eと表示されたキャパシタ210を含む。
例えばリセット信号Resetは、信号Upの立上りで生成される。このリセット信号は、信号UpおよびDwnの立下りが同期しているのでDwn信号からも生成することができる。この特性は位相比較器700の使用に連動している。
図5および6を参照すると、信号Upの立下りがエッジトリガフリップフロップ200のクロック入力CKNをトリガする。0にセットしてあった出力Qは、入力Dにあるレベル、つまり1になる。信号Qは、それからキャパシタ210A、210Bおよび210Cによって何回か遅延させられる。交点230Cにある信号がゼロになり、リセットパルスの継続時間に相当する時間T1の終りの時点でエッジトリガフリップフロップ200のRST入力を0にリセットする。
パルスは次いでキャパシタ210Dおよび210Eにより再度何回か遅延させられる。遅延全体の合計が時間T2になり、リセットパルスResetの開始時間に対応する。
図3を再度参照する。時間/電圧変換は対称であり、抵抗器306を介して電圧Vupを受ける正の入力部302および抵抗器308を介して電圧Vdownを受ける負の入力部304を有する減算増幅器300を含むブロックBE2によって電圧差Vup−Vdownが連続して生成される。基準電圧Vrefも抵抗器310を介して正の入力部302に給電し、出力部330は抵抗器320を介して負の入力部304に接続されている。
差は、抵抗器410およびキャパシタ420タイプの能動回路増幅器400を含む積分器EB3によって連続して積分される。
図7を参照すると、信号Dwnより大きい継続時間を有する信号Upに対するタイミングダイヤグラムが示されている。本発明による時間/電圧変換後、電圧VupとDwnは、信号UpとDwnの継続時間に比例する異なるレベルを有する。これらの電圧はリセット信号Resetによって基準レベルにリセットされる。
したがって差Vdiff=Vup−Vdwnは正であり、積分器BE3の出力電圧Vintを増加させる。積分回路は、反転回路であるのでここではVintは反対方向にVdiffへ変化する。
本発明は、超広帯域(UWB)送信機の受信チャンネルで使用されるディジタル化技術に組み入れることができる。この技術はUWB信号を1ビットで20GHzの周波数でディジタル化する。
図8を参照すると、UWBシステムの変換構成は1ビットの20GHzアナログ−ディジタル変換器500および遅延固定ループ(DLL)を含む。そのループは、電圧制御遅延ライン600、位相比較器700および本発明によって作成された時間/電圧変換器800を含む。
20GHzでの1ビット変換は、技術上の制限からより低い周波数で実現される。例えば、16クロックが1.25GHzの周波数で50psオフセットされて生成される。このようにして20GHzで動作し、並列接続された16の比較器からなり16のオフセットされたクロックによって制御される1ビットのアナログ−ディジタル変換器が得られる。
システムの全体精度にとっての要点の1つは50psのオフセットである。この遅延を制御し16のクロックを生成するためにはフェーズロックループを使用する必要がある。
変換しようとするアナログ信号はVin_uwbである。この信号は、50psオフセットされ1.25GHzの周波数で作動する16の比較器510によって並列でVref_uwbと比較される。16の変換の結果は波形整形および処理のためにロジックユニットに送られる。
50psオフセットされた16のクロックは、電圧制御遅延ライン600、位相比較器700、および本発明によって作成された時間/電圧変換器800からなるフェーズロックループによって生成される。
信号UpおよびDwnを生成する位相比較器700と電圧制御遅延ライン600の間でフェーズロックループに組み入れられた本発明による回路800は、したがって必要な精度を動作周波数1.25GHzで提供する。
本発明によって使用される技術は、非常な精度を必要とする動作に対して構造が完全に対称であるので電源および基板が抱えるノイズに対してより良い耐性を有する。したがって実質的には、擬似信号は2つのチャンネルCTT1およびCTT2上で見出され、差動器ブロックBE2によって差し引かれる。
Claims (7)
- 各々が、それぞれの論理制御信号(UpおよびDwn)を受ける入力部および対応する論理制御信号(VupおよびVdwn)の継続時間を表す電圧を送出する出力部を有する2つの構造的に同一な基本的時間/電圧変換器(CTT1およびCTT2)と、各々が関連する基本的な変換器(CTT1およびCTT2)の出力部に接続された正の入力部(302)および負の入力部(304)ならびに2つの制御信号(UpおよびDwn)の間の電圧差を表す信号(Vdiff)を送出する出力部を有する微分器ブロック(BE2)とを含む、時間/電圧変換回路。
- 微分器ブロックの出力が積分器ブロック(BE3)に接続されている、請求項1に記載の回路。
- 微分器ブロック(BE2)が減算増幅器(300)である、請求項1に記載の回路。
- 積分器ブロック(BE3)がRCタイプの能動増幅器(400)である、請求項2または3に記載の回路。
- 制御信号(UpおよびDwn)が位相比較器(700)から得られる、請求項1から4のいずれか一項に記載の回路。
- 各基本的時間/電圧変換器(CTT1およびCTT2)が、
第1の電源端子(Vcc)に接続された入力分岐部(102)、第1の中間交点(108)に接続された出力分岐部(104)、および制御信号(Upb、Dwnb)を受ける制御入力部(106)を有する第1のスイッチ(100A、100B)と、
第2の中間交点(118)に接続された入力分岐部(112)、第1の中間交点(108)に接続された出力分岐部(114)、および第1のスイッチ(100A、100B)の制御信号(Upb、Dwnb)の補完信号(Up、Dwn)を受ける制御入力部(116)を有する第2のスイッチ(110A、110B)と、
第1の中間交点(108)に接続された入力分岐部(122)、第2の電源端子(128)に接続された出力分岐部(124)、および第3の電源端子(Vpol)に接続された制御入力部(126)を含む電流源(120A、120B)と、
第2の中間交点(118)に接続された第1の端子(132)および第2の電源端子(128)に接続された第2の端子(134)を有するキャパシタ(130A、130B)と、
第4の電源端子(Vref)に接続された入力分岐部(142)、第2の中間交点(118)に接続された出力分岐部(144)、およびキャパシタを第4の電源端子における値(Vref)にリセットするための信号(Reset)を受ける制御入力部(146)を有する第3のスイッチ(140A、140B)と、
第2の中間交点(118)に接続された制御入力部(152)および制御信号(Up、Dwn)の継続時間を表す電圧(Vup、Vdwn)を送出する出力部(154)を有する電圧増幅器(150A、150B)と
を含むことを特徴とする、請求項1に記載の回路。 - リセット信号(Reset)がエッジトリガフリップフロップ(200)および遅延セル(210、220)によって生成される、請求項6に記載の回路。
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