CN101076944A - 对称时间－电压转换电路 - Google Patents
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Abstract
所述时间－电压转换电路包含两结构相同的基本时间－电压转换器(CTT1和CTT2)和差分模块(BE2)，每个基本时间－电压转换器均包含输入和输出，所述输入接收相应的逻辑控制信号(Up或Dwn)，所述输出发送表示对应的逻辑控制信号的持续时间的电压(Vup或Vdwn)，所述差分模块(BE2)具有分别和相关基本转换器(CTT1和CTT2)的输出相连的正(302)和负(304)输入，以及发送表示所述控制信号(Up或Dwn)间电压差的信号(Vdiff)的输出。所述差分模块(BE2)的输出(Vdiff)和积分模块(BE3)相连。
Description
本发明涉及时间向电压的转换，以下称为时间-电压转换。
本发明应用于须基于极高频(一般高于1G赫)的参考时钟精确生成相移时钟(horloges déphasées)的电子电路。
因此，本发明应用于锁相回路系统，也称为“PLL”(Phase LockedLoop，锁相回路)或者“DLL”(Delay Locked Loop，锁延回路，延时锁定回路)，在锁相回路系统中，需要将时间的偏差精确地转换为成正比的电压。
锁相回路系统的传统架构为电荷泵，英文称charge pump。一般地，电荷泵基于两逻辑信号(也称为Up(增)或Down(减))生成正比于所述两信号持续时间之差的电压。所述差被存储下来以按时间积分。
比如，所述逻辑信号Up和Down为相位检测器发出的控制信号，是希望完美同步的两时钟信号间相位差的像。当所述两时钟信号尚未同步时，所述信号Up和Down的持续时间不同。正是所述持续时间差为要转换为成正比的电压，然后按时间积分，从而借助负反馈回路来修正偏差。
参考图1，现有技术给出的转换电路2包含两开关4和24。所述开关4包含接收信号Up的控制输入6、与电流源10相连的输入支路8和输出支路14。所述电流源10连接到正供电端子12。所述开关24包含接收信号Dwn的控制输入26、输入支路34和连接到电流源30的输出支路28。所述电流源30连接到供电端子32(大地)。所述开关4的输出支路14和所述开关24的输入支路34通过节点36相连。电容40的端子38和所述节点36相连。所述电容40的另一端子42和所述电流源30的输出相连。
当所述两电流源10和30的电流Iup和Idwn完全相等时，所述开关4和24关闭的持续时间的差表现为所述电容40两端的电压升或电压降，因为片刻间所述开关之一4打开，而另一开关24关闭(反之亦然)。所述电容40记录的压差于是正比于所述信号Up和Dwn的持续时间之差。使用这种结构，所述时间-电压转换和积分因此简单紧凑地实现了，但其精度很低。
所述低精度源于现有技术的这种结构中多处存在的失配(desappariement)。
定义两种类型的失配。第一种成为静态失配(DS，désappariementstatique)，其对应于当所述逻辑信号Up和Dwn的持续时间相同时所述电容40上电压的偏移。其实际上反映所述电流Iup和Idwn之间的差，所述差源于所述电流源10和30的失配。所述差主要源于所述电流源10和30结构上是不对称的，其一由NMOS晶体管实现，而另一由PMOS晶体管实现。于是得到不同的输出电阻和偏置电压。而且，因为不相关的技术变化，通过模拟进行调节的补偿不能保证补偿的效能。
第二种失配为动态失配(DD，désappariement dynamique)，其对应于当所述逻辑信号Up和Dwn转换时所述电容40上观测到的电压的跳跃。和所述静态失配相同，所述误差源于所述电流源10和30结构上不同，尤其是，即使使电流源Iup10和Idwn30的晶体管的漏极和源极表面的相等，所述节点8和28上的电容也不同。而且，由于所述晶体管NMOS和PMOS处载流子的迁移率不同，所述节点8和28处的恢复时间(temps de recouvrement)是不对称的。
而且，当将这种传统结构用于极高频时，所述动态失配的贡献相对于其它误差变大，因为其在时钟周期里占据相对更长的持续时间。而且，所述动态失配DD不能被精确地补偿。
通过减小所述节点8和28处及所述开关4和24的控制的电压的变化，可以改善前面所述的现有技术的结构。
还可以用有源电路替换所述积分电容40，所述有源电路具有放大器和电容，所述放大器和所述电容在所述放大器的负输入和所述放大器的输出之间以负反馈形式安装。这样的有源电路可以保持所述电流源的输出电势恒定并因此减小了所述静态失配。
其它的解决方案特别在文献US 5,508,660和EP 0 647 032中给出。
在这些文献中，给出了一种结构，根据这种结构，所述电流Iup和Idwn之间的差由复制电路(circuit de replique)读取，所述复制电路和所述主电路在同样的条件下工作，于是具有同样的误差。所述误差通过颠倒其极性在补偿回路中得到使用，所述回路插在所述电荷泵的输出和所述电流源晶体管的偏置电压之间。
这样的结构只可以消除静态失配，因而不适于很高的频率，因为所述动态失配未修正。实际上，所述结构总是基于传统的电荷泵，在传统的电荷泵中存在所述电流源Iup和Idwn之间的结构不对称，因为所述电流源由不同类型的晶体管(NMOS和PMOS)构成。
还知道一种差分结构，如下述文献所描述的：《(A 500MHzMP/DLL Clock Generator for a 5Gb/s Backplane Transceiver in0.25μm CMOS》，ISCC 2003，作者：Gu-Yeon Wei，John T.Stonick，Dan Weinlader，Jeff Sonntag和Shawn Searles。
参考图2，所述电路包含四个控制开关S1到S4，其中两个控制开关S1和S2的控制输入分别为所述信号Up和Dwn，另外两个控制开关S3和S4的控制输入分别为信号Up和Dwn的互补信号Upb和Dwnb。
所述电路还包含八个电流通路开关S5到S12。所述通路开关S5和S6由偏置电压Vb1控制。所述通路开关S7和S8由偏置电压Vb2控制。所述通路开关S9和S10由偏置电压Vb3控制。所述通路开关S11和S12由偏置电压Vb4控制。
开关S13和S14由称为CMFB(公共反馈模式，Commun ModeFeedBack)的模块控制。所述CMFB模块可以控制公共输出模式(lemode commun en sortie)，即所述偏置电压Vb1到Vb4的平均水平，所述偏置电压确定所述电流Iup和Idwn的水平。
当所述信号Iup和Idwn极性相同时，没有电流在环路滤波器FB中流动，所述系统均衡。
当所述信号Iup和Idwn极性相反时，所述电流Iup和Idwn在所述环路滤波器FB中流动，被积分从而生成差分电压(Vdiff+-Vdiff-)。所述差分电压由转换器CDU转换成信号从而控制延迟线路。
当所述电流Iup和Idwn产生于尺寸和类型相同的晶体管时，所述差分体系的结构即为所谓的对称结构。同样地，所述电流通路开关S5到S12的控制晶体管对于信号Up和Dwn是相同的。
所述结构因此可以通过使转换时的电荷注入均衡而减小所述动态失配。
此类结构的不足，一方面在于需要控制所述公共输出模式(CMFB模块)，另一方面在于差分到单极转换CDU模块的设计。所述两模块CMFB和CDU的设计困难产生了额外的失配，导致了所述静态失配的增大。
本发明弥补了这些不足。
本发明的目标在于一种时间-电压转换器，其适于在一般高于1G赫的高频区域将两逻辑信号的持续时间差高精度地转换为成正比的电压。
根据本发明的总体结构，所述时间-电压转换电路包含两结构相同的基本时间-电压转换器和差分模块，每个基本时间-电压转换器均有接收相应逻辑控制信号的输入和输出表示对应的逻辑控制信号的持续时间的电压的输出，所述差分模块包含分别和相关的基本转换器的输出相连的正和负输入以及输出表示所述两控制信号间的电压差的信号的输出。
这样的结构消除了参考图1所描述的结构中电流源Iup和Idwn的生成之间存在的结构不对称。
同样地，这样的结构不象结合图2所描述的结构中的差分处理中那样使用与所述不对称相关的补偿回路。
实际上，本发明给出的电路给出了这样一种结构：在一般是动态失配的原因的信号转换阶段完全对称，而在静态阶段则准对称。
因此，借助本发明，所述动态和静态失配从结构上消除了。
因此，本发明给出的技术对于电源和基底承载的噪声有更好的免除能力，因为所述结构对于需要高精度的操作而言是完全对称的。实际上，在所述两通道上找出干扰，并由差分模块减去。
本发明的其它特征和优点将在后续详细描述和附图中给出，附图包括：
已经描述的图1示出了现有技术中时间-电压转换器的一种结构；
已经描述的图2示出了现有技术中差分类型时间-电压转换器的一种结构；
图3简要示出了本发明给出的对称时间-电压转换器；
图4A和4B详细示出了本发明给出的基本时间-电压转换器；
图5简要示出了本发明给出的复位脉冲发生器；
图6示出了图5所示发生器的复位信号的时序图；
图7为本发明给出的对称时间-电压转换的结构的信号时序图；
图8为使用本发明给出的转换器的模拟-数字转换结构的模块示意图。
参考图3，所述时间-电压转换和积分操作分解为三个基本模块BE1到BE3。
第一模块BE1和两单独的通道上的时间-电压转换相关。中间模块BE2和所述通道的电压的相减相关，而最后模块BE3和差的积分相关。
所述转换模块BE1包含信号的转换操作，所述转换操作对于所述单独的通道而言是完全对称地进行的，这完全消除了结构性动态失配。
所述转换模块BE1包含两相同的基本时间-电压转换器CTT1和CTT2，所述转换器单独地并行对称安装。每个基本转换器CTT1和CTT2包含分别接收相应极性的控制信号Up或Dwn的输入以及输出表示每个控制信号的持续时间的电压Vup或Vdwn的输出。
参考图4A，所述基本时间-电压转换器CTT1包含：
第一开关(晶体管)100A，其具有输入支路102(漏极)、输出支路104(源极)和控制输入106(栅极)，所述输入支路和第一正供电端子Vcc相连，所述输出支路和第一中间节点108相连，所述控制输入接收控制信号Upb。
第二开关(晶体管)110A，其具有输入支路112(漏极)、输出支路114(源极)和控制输入116(栅极)，所述输入支路和第二中间节点118相连，所述输出支路和第一中间节点108相连，所述控制输入接收所述第一开关100A的控制信号Upb的互补信号Up。
电流源Ipol(晶体管)120A，其包含输入支路122(漏极)、输出支路124(源)和控制输入126(栅极)，所述输入支路和第一中间节点108相连，所述输出支路和第二供电端子128(大地)相连，所述控制输入和第三供电端子Vpol相连。
电容器130A，其具有第一端子132和第二端子134，所述第一端子和第二中间节点118相连，所述第二端子和第二供电端子128相连。
第三个开关(晶体管)140A，其具有输入支路142(漏极)、输出支路144(源极)和控制输入146(栅极)，所述输入支路和第四供电端子Vref相连，所述输出支路和第二中间节点118相连，所述控制输入接收将所述电容向复位到所述第四供电端子Vref的值的复位信号Reset。
电压放大器(晶体管)150A，其具有控制输入152(栅极)和输出154(漏极)，所述控制输入和第二中间节点118相连，所述输出发送表示所述控制信号Up持续时间的电压Vup，所述晶体管150A的源极156接地128，所述漏极154通过电阻160A和所述供电端子Vcc相连。
参考图4B，所述基本时间-电压转换器CTT2包含和图4A所示的CTT1相同的结构。所述转换器CTT2的构成元件使用和转换器CTT1相同的附图标记，但后接字母B。所述转换器CTT2和所述控制信号Dwn及其互补信号Dwnb相关联。
当所述开关100A和100B的控制信号Upb和Dwnb有效时，所述电流源Ipol 120A和120B出自所述供电端子Vcc，当所述开关110A和110B的控制信号Up和Dwn有效时，所述电流源Ipol 120A和120B出自所述电容130A和130B。所述信号Upb和Dwnb是所述信号Up和Dwn的反相信号或互补信号。所述电容130A和130B端子上的电压Vup和Vdwn因此和所述开关110A和110B的关闭时间成正比，从而和所述信号Up和Dwn的持续时间成正比。
所述电压Vup和Vdwn接着在传递到所述减法模块BE2前被放大器150A和150B放大和整形(remise en forme)。
所述电容130A和130B记忆放大前的电压，并由复位信号复位到所述电压Vref。所述电压被所述晶体管150A和150B及所述电阻160A和160B放大。
所述电压Vpol可以固定每个基本转换器CTT中的电流Ipol。所述电压Vcc是总供电电压。所述电压Vref是低于所述供电电压Vcc的参考电压。
所述时间-电压的转换使用了复位阶段，在所述阶段中，所述电容130A和130B被重新定位到参考值Vref。
实际操作中，所述开关借助于MOS技术晶体管实现。比如，所有转换器CTT1和CTT2的开关由NMOS晶体管制成。
所述互补控制信号的生成在实际操作中借助于反相器(inverseur)实现。
参考图5，所述复位控制信号Reset比如由一特殊模块基于所述Up或者Dwn信号生成，该模块包含边缘触发器(bascule àfront)和延迟单元(cellules àretard)，所述延迟单元串联安装，且每个均由反相器220和电容210构成，所述反相器分别标注为220A到220E，所述电容分别标注为210A到210E。
比如，所述复位信号Reset基于所述Up信号的下降沿(frontdescendant)生成。同样可以基于所述Dwn信号生成所述复位信号，因为所述Up和Dwn信号的下降沿是同步的。这一性质和相位比较器700的使用有关。
参考图5和图6，所述Up信号的下降沿触发了所述边缘触发器200的时钟输入CKN。预先位于0的所述输出Q取输入D上的当前电平即1。随后借助于所述电容210A，210B2和210C将所述信号Q多次延迟。所述节点230C处的当前信号变为0，且在时间段T1末将所述边缘触发器200的输入RST重置为0，所述时间段T1对应于所述复位脉冲的持续时间。
所述脉冲随后再次借助于所述电容210D和210E被多次延迟。所有延迟时间的总和为时间段T2，其对应于所述复位脉冲Reset的开始瞬间。
再次参考图3。所述时间-电压转换以对称方式进行，所述电压差Vup-Vdwn由所述BE2模块连续实现，所述模块包含减法放大器300，所述减法放大器具有正输入302和负输入304，所述正输入302通过电阻306接收所述电压Vup，所述负输入304通过电阻308接收所述电压Vdwn。所述参考电压Vref还通过电阻310向所述正输入302供电，所述输出330通过电阻320和所述负输入304相连。
所述差的积分通过积分器BE3连续实现，所述积分器包含放大器400，该放大器400为电阻410电容420型的有源连接(montageactif)。
参考图7，所述时序图示出了信号Up，所述信号Up较所述信号Dwn的持续时间长。在根据本发明进行的时间-电压转换之后，所述电压Vup和Vdwn的电平不同，均正比于所述信号Up和Dwn的持续时间。所述电压由所述复位信号Reset重置到参考电平。
差Vdiff＝Vup-Vdwn因此是正的，且将增大所述积分器BE3的输出电压Vint。这里，所述电压Vint朝与Vdiff相反的方向变化，因为所述积分器的连接方式是反相器。
本发明可以集成入用于发射器的接收通道的数字化技术，所述发射器在超宽带(ULB或UWB)工作。在该技术中，在1比特上将频率为20G赫的UWB信号数字化。
参考图8，UWB系统的转换结构包含1比特20G赫模数转换器500和延时锁定回路(DLL)。所述回路包含由电压控制的延迟线路600、相位比较器700和根据本发明制成的时间-电压转换器800。
1比特20G赫的转换出于技术限制的原因在更低频率实施。比如生成16个1.25G赫，偏移50皮秒的时钟。因此而得到了工作于20G赫的1比特模数转换器，其由16个并联安装且由16个偏移的时钟控制的比较器构成。
所述系统的总体精度的关键点之一在于所述50皮秒的偏移。需要使用相位反馈回路(boucle àasservissement de phase)控制该延迟并生成所述16个时钟。
待转换的模拟信号为Vin_uwb。其借助于16个并联比较器510和电压Vref_uwb相比较，所述比较器在1.25G赫工作并偏移50皮秒。所述16个转换的结果传被送到用于整形和操作(exploitation)的逻辑模块。
所述16个偏移50皮秒的时钟由所述相位反馈回路生成，所述回路由电压控制的延迟线路600、相位比较器700和根据本发明制成的时间-电压转换器800构成。
本发明给出的电路因而可以1.25G赫的工作频率下提供期望的精度，所述电路集成到生成Up和Dwn信号的所述相比较器700和通过电压控制的所述延迟线600之间的相位反馈回路中。
本发明使用的技术对于电源和基底承载的噪声有更好的免疫能力，因为所述结构对于需要高精度的操作而言是完全对称的。实际上，在两独立的通道CTT1和CTT2上出现寄生信号，并由差分模块BE2减去。
Claims (7)
1.一种时间-电压转换电路，所述电路包含两个结构相同的基本时间-电压转换器(CTT1和CTT2)和差分模块(BE2)，每个基本转换器均包含输入和输出，所述输入接收相应的逻辑控制信号(Up和Dwn)，所述输出发送表示对应的逻辑控制信号的持续时间的电压(Vup和Vdwn)，所述差分模块有分别和相关的基本转换器(CTT1和CTT2)的输出相连的正(302)和负(304)输入以及发送表示所述两个控制信号(Up和Dwn)间电压差的信号(Vdiff)的输出。
2.按照权利要求1所述的电路，其中，所述差分模块的输出连接到积分模块(BE3)。
3.按照权利要求1所述的电路，其中，所述差分模块(BE2)为减法放大器(300)。
4.按照权利要求2或3所述的电路，其中，所述积分模块(BE3)为RC类型的有源放大器(400)。
5.按照权利要求1到4之一所述的电路，其中，所述控制信号(Up和Dwn)从相位比较器(700)发出。
6.按照权利要求1所述的电路，其特征在于，所述基本时间-电压转换器(CTT1和CTT2)包含：
第一开关(100A，100B)，其具有和第一供电端子(Vcc)相连的输入支路(102)、和第一中间节点(108)相连的输出支路(104)以及接收控制信号(Upb，Dwnb)的控制输入(106)；
第二开关(110A，110B)，其具有和第二中间节点(118)相连的输入支路(112)、和所述第一中间节点(108)相连的输出支路(114)以及接收与所述第一开关(100A，100B)的控制信号(Upb，Dwnb)的互补信号(Up，Dwn)的控制输入(116)；
电流源(120A，120B)，其包含和第一中间节点(108)相连的输入支路(122)、和第二供电端子(128)相连的输出支路(124)以及和第三供电端子(Vpol)相连的控制输入(126)；
电容器(130A，130B)，其具有和第二中间节点(118)相连的第一端子(132)以及和第二供电端子(128)相连的第二端子(134)；
第三开关(140A，140B)，其具有和第四供电端子(Vref)相连的输入支路(142)、和第二中间节点(118)相连的输出支路(144)以及接收将所述电容重置到所述第四供电端子(Vref)的值的复位信号(Reset)的控制输入(146)；
电压放大器(150A，150B)，其具有和第二中间节点(118)相连的控制输入(152)和发送表示所述控制信号(Up，Dwn)的持续时间的电压(Vup，Vdwn)的输出(154)。
7.按照权利要求6所述的电路，其中，所述复位信号(Reset)借助于边缘触发器(200)和延迟单元(210，220)实现。
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