JP4413289B2 - gmセル - Google Patents
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Description
【発明の属する技術分野】
本発明は、gmセルに関する。
【0002】
【従来の技術】
従来のこの種のカレントインターポレーションAD変換器としては、例えば「IEEE Journal of Solid-State Circuits,VOL.31,NO.7,July 1996;”A 175MS/S,6b,160mW,3.3V CMOS A/D Converter”」等の文献に記載されているものがある。
【0003】
特に、この文献の図2(Fig.2 )にこのカレントインターポレーションAD変換器のブロック図が示されている。このカレントインターポレーションAD変換器においては、まず、前段に設けられたgmセル1〜12の夫々に、アナログ入力電圧inputと、2つの所定の基準電圧ref.top(高い方の基準電圧)およびref.bottom(低い方の基準電圧)間で所定の分割パターンで分割された基準電圧とが入力されるようになっている。
【0004】
また、各gmセルは、夫々に入力される電圧差に比例した差動電流を出力する。具体的には、図3に示すように、gmセル20は、P入力21とN入力22とを入力端子として備えると共に、出力電流がIpとなるP出力23と出力電流がInとなるN出力24を出力端子として備え、「Ip=(Vp−Vn)・gm、In=−(Vp−Vn)・gm、但し、Vp、Vnは夫々P入力21、N入力22に印加される電圧input、ref」となる。
【0005】
さらに、インターポレーティングサーキット(interpolating circut)は、各差動電流を、隣接するgmセル間でさらに分割した電流で補間する。この補間自体の原理は、前記文献の図3(Fig.3 :差動電流の場合は前記文献の図4(Fig.3 ))を用いて詳細に説明されているため本明細書においてはこの原理を詳述することを避ける。
【0006】
なお、前記文献においては、各差動電流を、隣接するgmセル間でさらに6種類の電流分割を行って補間しているため、11×6=66種類の差動電流が出力される。そして、コンパレータ(comparator)部は、補間された差動電流の夫々を比較して比較結果を出力する。この比較結果は、上側から下側まで、即ち、gm1側からgm12側まで例えば「0000…001111…111」なる66個のデジタル信号となる。さらに、デジタルデコーディング(digital decoding)は、この比較結果に基づいて、予め定められた規則に従ってデジタル信号を出力してAD変換を実行する。なお、このAD変換の原理はフラッシュ型ADと同じである。
【0007】
図4は、9個のgmセル(gmセル0〜gmセル8)と、インターポレータと、複数のコンパレータとの動作を示す模式的説明図であって、各インターポレータが、gmセル間の差動電流を8分割した場合を示している。図4では、gmセル8のP出力およびN出力の夫々を8分割した様子を代表例として示している。
【0008】
そして、各電流は夫々対応するコンパレータによって比較されその比較結果が出力されるので、この場合には64個のコンパレータが設けられている。
図5は、正弦波電圧Vinが入力された場合における各gmセルの出力波形を示している。図4に示す回路において、ref.topとref.bottom間で抵抗を用いた分圧回路によって得られる基準電圧は、gm8に入力されるものが最大となり、gm0に入力されるものが最小となる。
【0009】
ある電圧Vinが入力されると、上述したように、gm8に入力されている基準電圧が最大なので、前述した式よりP出力電流は最小になると共にN出力電流は最大となる。逆に、gm0に入力されている基準電圧は最小なので、前述した式によりP出力電流は最大になると共にN出力電流は最小となる。よって、P出力とN出力は、あるgmセルで逆転する。
【0010】
P出力とN出力は夫々、インターポレータに出力され、インターポレータはgm8のP出力電流とgm7のP出力電流とを8分割して、差動電流の補間動作を行う。同様に、N出力電流についても同様に8分割して、差動電流の補間動作を行う。これらをP1、P2、…、P7、P8、N1、N2、…、N7、N8とする。同様に、以下、gm7とgm6、gm6とgm5、…とにおいて夫々、出力電流を8分割して補間動作を行う。結局、P出力とN出力は64分割されるので、コンパレータは、P1とN1、P2とN2、…、P64とN64とを比較してその比較結果を出力する。その結果、64個のデジタル信号「000000…001111…111」が出力される。
【0011】
さて、図5を参照すると、入力信号として正弦波が入力された場合、gm4のP出力波形、N出力波形は夫々対称となるが、gm0側のセルに移るに従って、P出力は正方向に移動すると共に、N出力は0方向に移動する。同様に、gm8側のセルに移るに従って、P出力は0方向に移動すると共に、N出力は正方向に移動する。
【0012】
【発明が解決しようとする課題】
ところで、従来の回路にあっては全てのgmセルをクランプ動作させずに線形動作させていた。全てのgmセルを線形動作させるためには、gmセルの入力差動対のトランジスタのVon(「Vgs(ゲート・ソース間電圧)−Vt(しきい値電圧)」)を入力レンジ(「ref.top−ref.bottom」)以上にする必要がある。即ち、Idをドレイン電流、k’を定数、Wをゲート幅、Lをゲート長とすると、「Von=√(Id/k’(W/L))>入力レンジ」なる条件を満足させる必要があり、トランジスタサイズとバイアス電流の間に制約条件があることになる。ここで、トランジスタサイズW/Lを小さくすると、素子のばらつきによりA/D変換のオフセットが大きくなる。そこで、ある程度の大きさのトランジスタサイズが必要となる。
【0013】
また、A/D変換精度が向上させるためにgm値(ゲイン)を大きくするという要請があり、「gm=√(4k’(W/L)Id)」なる式が成立するため、gm値を大きくするには、W/Lを大きくする必要があるが、一方では電流Idをそれほど大きな値としたくはないといった問題もある。しかしながら、上述したような制約条件が存在する限り、不必要に多大な電流を流すことを余儀なくされるため、従来の消費電流は多大なものであった。
【0014】
そこで、消費電流を大きくせず、しかもW/Lをある程度大きくして、gm値を大きくするには、上述したような制約条件が存在しなくなるようにすれば良い。つまり、入力電圧と基準電圧が近いところのgmセルだけを線形動作させれば良く、具体的には、電流レンジを小さくするということであり、P出力、N出力はそれぞれ0付近まで接近すると、線形動作せずにクリップしその反転電流も同様にクリップする。
【0015】
図5は、このような電流の様子も示していて、例えばgm8のP出力は0に近づいてクリップし、その反転出力もクリップしている。同様に、gm0のN出力も0に近づいてクリップする。
【0016】
しかしながら、P出力とN出力を比較した結果は、クリップしようがクリップしまいが変化せず、出力に影響するのは、P出力とN出力が反転する部分だけである。だが、本来、P出力とN出力が反転する部分は線形動作しているはずであるが、実際にはそのようにはならない。図6はこのような状態を示している。
【0017】
この図6において横軸は時間、縦軸は出力電流である。P出力電流が0に近づいて、再度、線形動作状態に戻るとき(以降「復帰」と称する)と、線形動作状態になって少し時間が経ったときとでのP出力とN出力の交点がずれてしまい、図示するように、交点Aに対する電流値と交点Bに対する電流値とが異なってしまう。つまり、復帰直後は即座に完全な線形動作とならず、このような交点のずれはAD変換結果である出力コードにヒステリシスを生じてしまい正確なAD変換動作を行えなくなるという問題があった。
【0018】
本発明は、上述したような課題を解決するためになされたもので、その目的は、消費電力が小さくて復帰動作が迅速に行えるgmセルを提供する点にある。
【0019】
【課題を解決するための手段】
上記課題を解決し本発明の目的を達成するために、請求項1に係る発明によれば、第1の入力信号と第2の入力信号との差に応じた差動電流を流すgmセルであって、第1の入力信号がゲートに入力される第1のトランジスタ及び第1の基準信号がゲートに入力される第2のトランジスタから構成される第1の差動対と、前記第1及び第2のトランジスタのソースに接続され前記第1の差動対に電流を供給する第1の電流源と、ソースが前記第1のトランジスタのドレインに接続され、ドレイン及びゲートが電源に接続された第3のトランジスタと、を有し、前記第1の入力信号と前記第1の基準信号との差を増幅する第1の差動増幅部と、前記第1の入力信号と逆極性の第2の入力信号がゲートに入力される第4のトランジスタ及び第2の基準信号がゲートに入力される第5のトランジスタから構成される第2の差動対と、前記第4及び第5のトランジスタのソースに接続され前記第2の差動対に前記第1の電流源に流れる電流の電流値と同じ電流値の電流を供給する第2の電流源と、ソースが前記第4のトランジスタのドレインに接続され、ドレイン及びゲートが前記電源に接続された第6のトランジスタと、を有し、前記第2の入力信号と前記第2の基準信号との差を増幅する第2の差動増幅部と、ソースが前記第2及び第4のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加される第7のトランジスタと、ソースが前記第1及び第5のトランジスタのドレインに接続され、ゲートに前記バイアス電圧が印加される第8のトランジスタと、前記第2及び第4のトランジスタのドレインと前記第7のトランジスタのソースに電流を供給する第3の電流源と、前記第1及び第5のトランジスタのドレインと前記第8のトランジスタのソースに前記第3の電流源に流れる電流の電流値と同じ電流値の電流を供給する第4の電流源と、前記第7のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第5の電流源と、前記第8のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第6の電流源と、を備え、前記第7のトランジスタのドレインは、ドレインとゲートが接続された第9のトランジスタのドレインに接続され、前記第7のトランジスタのドレインから出力される電流と前記第5の電流源から供給される電流とを加算した第1の電流は前記第9のトランジスタのドレインに供給され、前記第8のトランジスタのドレインは、ドレインとゲートが接続された第10のトランジスタのドレインに接続され、前記第8のトランジスタのドレインから出力される電流と前記第6の電流源から供給される電流とを加算した第2の電流は前記第10のトランジスタのドレインに供給されることを特徴とするgmセルが提供される。
【0020】
また、請求項2に係る発明によれば、入力信号に応じた電流を流すgmセルであって、入力信号がゲートに入力される第1のトランジスタ及び第1の基準信号がゲートに入力される第2のトランジスタから構成される第1の差動対と、前記第1及び第2のトランジスタのソースに接続され前記第1の差動対に電流を供給する第1の電流源と、ソースが前記第1のトランジスタのドレインに接続され、ドレイン及びゲートが電源に接続された第3のトランジスタと、ソースが前記第2のトランジスタのドレインに接続され、ドレイン及びゲートが前記電源に接続された第4のトランジスタと、を有し、前記入力信号と前記第1の基準信号との差を増幅する第1の差動増幅部と、ソースが前記第1のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加される第5のトランジスタと、ソースが前記第2のトランジスタのドレインに接続され、ゲートに前記バイアス電圧が印加される第6のトランジスタと、前記第1のトランジスタのドレインと前記第5のトランジスタのソースに電流を供給する第2の電流源と、前記第2のトランジスタのドレインと前記第6のトランジスタのソースに前記第2の電流源に流れる電流の電流値と同じ電流値の電流を供給する第3の電流源と、前記第5のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第4の電流源と、前記第6のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第5の電流源と、ドレインとゲートが接続され、そのドレインが前記第5のトランジスタのドレインに接続される第7のトランジスタと、ゲートが前記第7のトランジスタのゲートに接続され、ドレインが前記第6のトランジスタのドレインに接続される第8のトランジスタとを有し、前記第6のトランジスタのドレインから出力される電流と前記第5の電流源から供給される電流とを加算した第1の電流から前記第8のトランジスタのドレインから出力される第2の電流を引いた第3の電流を前記第8のトランジスタのドレインに接続される出力端子から出力する出力部と、を備えることを特徴とするgmセルが提供される。
また、請求項3に係る発明によれば、請求項1に記載の発明において、前記第5及び第6の電流源は、所定値の電流を供給し、前記第9及び第10のトランジスタに流れる前記第1及び第2の電流を前記所定値より小さくならないようにすることを特徴とするgmセルが提供される。
また、請求項4に係る発明によれば、請求項1に記載の発明において、前記第3のトランジスタは、前記第1及び第5のトランジスタの夫々のドレイン電圧値を所定の値内に制限し、前記第6のトランジスタは、前記第2及び第4のトランジスタの夫々のドレイン電圧値を所定の値内に制限することを特徴とするgmセルが提供される。
請求項1ないし請求項4の発明によれば、電流源からの電流をP出力部やN出力部に供給し、出力部を構成するトランジスタに所定値より小さくならない電流を流して、トランジスタがオフ状態になるのを防止するとともに、差動トランジスタが過大に電流を引き込んだ時に、そのドレイン電圧が所定値より下がることを防止して、復帰速度を向上させることができる。
【0022】
また、請求項1に記載のgmセルは、特に、出力クランプが生じる場所のgmセルに用いればよい。即ち、請求項1に記載のgmセルを、出力クランプが生じる場所のgmセルに用いるカレントインターポレーションAD変換器も考えられる。
【0023】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図1は、本発明の実施の形態に係る全差動型のフォールデッドカスコード型のgmセルの回路図である。
【0024】
このgmセルは、差動増幅部52と差動増幅部53と出力部50と出力部51とを含んでいて、さらに、一端を電源ライン47(電圧VDD)に接続された電流源30aと、これにソース端子が接続されたPMOSFET(以下「P型MOSFET」を単に「PMOSFET」と記す)43と、このPMOSFET43のドレイン端子と電源ライン47との間に接続された電流源35(電流Ir )とを備えるとともに、一端を電源ライン47に接続された電流源30bと、これにソース端子が接続されたPMOSFET44と、このPMOSFET44のドレイン端子と電源ライン47との間に接続された電流源36(電流Ir )とを備えていて、PMOSFET43およびPMOSFET44のゲート端子には固定バイアス電圧VB が印加されている。
【0025】
差動増幅部52は、差動対を構成するトランジスタNMOSFET(以下「N型MOSFET」を単に「NMOSFET」と記す)38、NMOSFET39と、この両トランジスタのソース端子に接続された定電流源30cと、NMOSFET38と電源ライン47との間に設けられた、ダイオード接続(ドレイン端子とゲート端子を接続)したNMOSFET37とを有している。
【0026】
差動増幅部53は、差動対を構成するトランジスタNMOSFET40、NMOSFET41と、この両トランジスタのソース端子に接続された定電流源30dと、NMOSFET41と電源ライン47との間に設けられた、ダイオード接続したNMOSFET42とを有している。
【0027】
また、電流源30aとPMOSFET43との接続点と、NMOSFET37とNMOSFET38との接続点と、NMOSFET40のドレイン端子とは共通電位となっており、一方、電流源30bとPMOSFET44との接続点と、NMOSFET42とNMOSFET41との接続点と、NMOSFET39のドレイン端子とは共通電位となっている。
【0028】
出力部50は、ダイオード接続したNMOSFET45からなっていて、PMOSFET43のドレイン電流と電流源35の電流Irが加算された電流が、そのドレイン端子にN出力として供給され、電流/電圧変換されてゲート端子から出力される。また、出力部51は、ダイオード接続したNMOSFET46からなっていて、PMOSFET44のドレイン電流と電流源36の電流Irが加算された電流が、そのドレイン端子にP出力として供給され、電流/電圧変換されてゲート端子から出力される。
【0029】
さらに、電流源30aと電流源30bは同一電流値の電流を供給する定電流源、電流源30cと電流源30dは同一電流値の電流を供給する定電流源であり、NMOSFET39およびNMOSFET40の夫々のゲート端子には、Vrefp、Vrefnなる固定電圧が印加されている。
【0030】
今、NMOSFET38のドレイン電流、NMOSFET39のドレイン電流、PMOSFET43のソース電流およびPMOSFET44のソース電流を夫々、Ia、Ib、Ic、Idとして、NMOSFET38およびNMOFET41のゲート端子(Vinp、Vinn)間に正弦波を印加し、Vinpの電圧が上昇したとする。この結果、電流Iaが増加すると、電流源30cは定電流源のため電流Ibが減少する。電流Iaが増加すると、電流源30aは定電流源のため電流Icが減少して、N出力が減少する。一方、電流Ibが減少すると、電流源30bは定電流源のため電流Idが増加して、P出力が増加する。
【0031】
一方、Vinpの電圧が下降したとすると、電流Iaが減少して、電流源30cは定電流源のため電流Ibが増加する。電流Iaが減少すると、電流源30aは定電流源のため電流Icが増加して、N出力が増加する。また、電流Ibが増加すると、電流源30bは定電流源のため電流Idが減少して、P出力が減少する。この説明では、特に差動増幅部52の動作に注目して説明したが、gmセルが全差動動作を行うと、結局、正弦波が入力された時の出力は図7のようになる。
【0032】
ところで、電流源35、36は夫々、常に定電流Ir を出力部50、51に供給しており、P出力、N出力は所定値より小さくなることがない。即ち、電流源35、36を設けることによって、NMOSFET45、46がオフ状態にならなくなるようにして復帰速度を向上することを可能にしている。
【0033】
また、NMOSFET37、NMOSFET42は、差動対のMOSFETが過大に電流を引き込んだ時でも、そのドレイン電圧が所定の電圧より下がるのを防止するので、これによっても復帰速度を向上することを可能にしている。
【0034】
したがって、このgmセルによれば、図6に示したようなヒステリシスを持つようなことがなくなる。図8は、このgmセルのP出力、N出力の波形図であり、横軸が時間、縦軸が出力電流である。P出力電流がIr (約270μA)より小さくならずに復帰するので復帰速度が向上し、P出力とN出力の交点C、Dがずれることがなく、交点Cに対する電流値と交点Dに対する電流値とが同一となり出力コードにヒステリシスを生じてしまいようなことは発生しなくなる。しかも、消費電力を増加させずに若干の回路構成変更を行うだけで、このようなヒステリシスの発生を阻止できる。
【0035】
図2は、本発明の他の実施の形態に係る単出力(シングルエンド)のフォールデッドカスコード型のgmセルの回路図である。このgmセルは、差動増幅部70と出力部71とを含み、さらに、一端が電源ライン(電源電圧VDD)47に接続された電流源60b、60c、61(電流値Ir )、62(電流値Ir )と、ソース端子が電流源60bに接続されドレイン端子が電流源61に接続されたPMOSFET63と、ソース端子が電流源60cに接続されドレイン端子が電流源62に接続されたPMOSFET64とが設けられている。さらに、PMOSFET63およびPMOSFET64のゲート端子は固定バイアス電圧が印加されている。
【0036】
差動増幅部70は、差動対を構成するトランジスタNMOSFET56、NMOSFET57と、この両トランジスタのソース端子に接続された定電流源60aと、NMOSFET56と電源ライン47との間に設けられた、ダイオード接続したNMOSFET54と、NMOSFET57と電源ライン47との間に設けられた、ダイオード接続したNMOSFET55とを有している。
【0037】
また、NMOSFET54とNMOSFET56との接続点と、電流源60bとPMOSFET63との接続点とが共通電位となっていると共に、NMOSFET55とNMOSFET57との接続点と、電流源60cとPMOSFET64との接続点とが共通電位となっている。
【0038】
出力部71は、NMOSFET58とNMOSFET59とをカレントミラー接続して構成されていて、NMOSFET59のドレイン端子がP出力端子となっている。さらに、電流源60bと60cは同一電流値の電流を供給する定電流源であり、NMOSFET57のゲート端子には、Vrefなる固定電圧が印加されている。
【0039】
今、NMOSFET56のドレイン電流、NMOSFET57のドレイン電流、PMOSFET63のソース電流およびPMOSFET64のソース電流を夫々、Ie、If、Ig、Ihとして、NMOSFET56のゲート端子(Vin)に正弦波を印加し、Vinの電圧が上昇したとする。この結果、電流Ieが増加すると、電流源60aは定電流源のため電流Ifが減少する。電流Ieが増加すると、電流源60bは定電流源のため電流Igが減少して、一方、電流Ifが減少すると、電流源60cは定電流源のため電流Ihが増加して、P出力が増加する。
【0040】
一方、Vinの電圧が下降したとすると、電流Ieが減少して、電流源60aは定電流源のため電流Ifが増加する。電流Ieが減少すると、電流源60bは定電流源のため電流Igが増加し、また、電流Ifが増加すると、電流源60cは定電流源のため電流Ihが減少して、P出力が減少する。これが単出力型のgmセルの動作となる。
【0041】
ところで、このgmセルにおいても、電流源61、62は夫々、常に定電流Ir を出力部71に供給しており、P出力は所定値より小さくなることがない。即ち、電流源61、62を設けることによって、NMOSFET58、59がオフ状態にならなくなるようにして復帰速度を向上することを可能にしている。
【0042】
また、NMOSFET54、NMOSFET55は、差動対のMOSFETが過大に電流を引き込んだ時でも、そのドレイン電圧が所定の電圧より下がるのを防止するので、これによっても復帰速度を向上することを可能にしている。
【0043】
このようにして、この実施の形態に係るgmセルにおいても、出力コードにヒステリシスを生じてしまいようなことは発生しなくなる。しかも、消費電力を増加させずに若干の回路構成変更を行うだけで、このようなヒステリシスの発生を阻止できる。
【0044】
さて、図9にこのようなgmセルを用いたカレントインターポレーションAD変換器のブロック構成図を示す。
このAD変換器は、複数のgmセルからなるgmセル部100と、インターポレーション200部と、比較回路300と、論理回路400とを有している。
【0045】
なお、gmセルとしてこの実施の形態に係るgmセルを全て用いる必要は必ずしもなく、特に従来のこの種のAD変換器において出力クランプが生じるgmセルに替えて本発明のgmセルを用いればよい。
【0046】
さて、gmセル部100を構成する各gmセルは、入力電圧に応じた差動電流を出力する。すると、インターポレーション部200は、各gmセルが出力する差動電流を、隣接するgmセル間で複数種類の電流に分割した電流で補間する。
【0047】
さらに、比較回路300は、補間された差動電流の夫々を比較してその比較結果を出力し、論理回路400は、比較結果に基づいて、予め定められた規則に従ってデジタル信号を出力する。このようにして、アナログ信号inputがデジタル信号に変換されるAD変換動作が行われる。
【0048】
このAD変換器によれば、上述したようなgmセルを用いたのでAD変換結果であるデジタルコードにヒステリシスが生じるようなことがなくなり、高精度のAD変換を行える。また、ダイオード接続したMOSFETや電流源の追加等の構成の簡易な変更でgmセルを改良できるので、AD変換時の消費電力も従来に比べさほど上昇させずに済み、製造コストの上昇も抑制できる。
【0049】
【発明の効果】
以上説明したように、請求項1に係る発明によれば、出力部に電流源を接続して、出力部に流れる電流が所定値より小さくならないと共に、差動トランジスタの夫々に、ダイオード接続されたトランジスタを接続して、差動トランジスタの夫々のドレイン電圧値が所定値内に制限されるように構成されるので、低消費電力で復帰速度が速いgmセルを実現することが可能となる。
【0050】
また、請求項2に係る発明によれば、このようなgmセルを用いてカレントインターポレーションAD変換器を構成したので、低消費電力の回路構成で、AD変換結果であるデジタルコードにヒステリシスが生じるようなことがなくなるという効果が得られる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るgmセルの回路図である。
【図2】本発明の他の実施の形態に係るgmセルの回路図である。
【図3】従来のgmセルの説明図である。
【図4】従来のカレントインターポレーションAD変換器の動作の模式的説明図である。
【図5】従来のカレントインターポレーションAD変換器の動作の模式的説明図である。
【図6】従来のgmセルの動作の説明図である。
【図7】gmセルの動作の説明図である。
【図8】gmセルの動作の説明図である。
【図9】本発明の実施の形態に係るカレントインターポレーションAD変換器のブロック構成図である。
【符号の説明】
37、38、39、40、41、42、45、46 NMOSFET
43 PMOSFET
44 PMOSFET
47 電源ライン
30a 電流源
30b 電流源
30c 電流源
30d 電流源
35 電流源
36 電流源
47 電源ライン
50 出力部
51 出力部
52 差動増幅部
53 差動増幅部
60a 電流源
60b 電流源
60c 電流源
61 電流源
62 電流源
54、55、56、57、58、59 NMOSFET
63 PMOSFET
64 PMOSFET
70 差動増幅部
71 出力部
100 gmセル部
200 インターポレーション部
300 比較回路
400 論理回路
Claims (4)
- 第1の入力信号と第2の入力信号との差に応じた差動電流を流すgmセルであって、
第1の入力信号がゲートに入力される第1のトランジスタ及び第1の基準信号がゲートに入力される第2のトランジスタから構成される第1の差動対と、前記第1及び第2のトランジスタのソースに接続され前記第1の差動対に電流を供給する第1の電流源と、ソースが前記第1のトランジスタのドレインに接続され、ドレイン及びゲートが電源に接続された第3のトランジスタと、を有し、前記第1の入力信号と前記第1の基準信号との差を増幅する第1の差動増幅部と、
前記第1の入力信号と逆極性の第2の入力信号がゲートに入力される第4のトランジスタ及び第2の基準信号がゲートに入力される第5のトランジスタから構成される第2の差動対と、前記第4及び第5のトランジスタのソースに接続され前記第2の差動対に前記第1の電流源に流れる電流の電流値と同じ電流値の電流を供給する第2の電流源と、ソースが前記第4のトランジスタのドレインに接続され、ドレイン及びゲートが前記電源に接続された第6のトランジスタと、を有し、前記第2の入力信号と前記第2の基準信号との差を増幅する第2の差動増幅部と、
ソースが前記第2及び第4のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加される第7のトランジスタと、
ソースが前記第1及び第5のトランジスタのドレインに接続され、ゲートに前記バイアス電圧が印加される第8のトランジスタと、
前記第2及び第4のトランジスタのドレインと前記第7のトランジスタのソースに電流を供給する第3の電流源と、
前記第1及び第5のトランジスタのドレインと前記第8のトランジスタのソースに前記第3の電流源に流れる電流の電流値と同じ電流値の電流を供給する第4の電流源と、
前記第7のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第5の電流源と、
前記第8のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第6の電流源と、を備え、
前記第7のトランジスタのドレインは、ドレインとゲートが接続された第9のトランジスタのドレインに接続され、前記第7のトランジスタのドレインから出力される電流と前記第5の電流源から供給される電流とを加算した第1の電流は前記第9のトランジスタのドレインに供給され、
前記第8のトランジスタのドレインは、ドレインとゲートが接続された第10のトランジスタのドレインに接続され、前記第8のトランジスタのドレインから出力される電流と前記第6の電流源から供給される電流とを加算した第2の電流は前記第10のトランジスタのドレインに供給されることを特徴とするgmセル。 - 入力信号に応じた電流を流すgmセルであって、
入力信号がゲートに入力される第1のトランジスタ及び第1の基準信号がゲートに入力される第2のトランジスタから構成される第1の差動対と、前記第1及び第2のトランジスタのソースに接続され前記第1の差動対に電流を供給する第1の電流源と、ソースが前記第1のトランジスタのドレインに接続され、ドレイン及びゲートが電源に接続された第3のトランジスタと、ソースが前記第2のトランジスタのドレインに接続され、ドレイン及びゲートが前記電源に接続された第4のトランジスタと、を有し、前記入力信号と前記第1の基準信号との差を増幅する第1の差動増幅部と、
ソースが前記第1のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加される第5のトランジスタと、
ソースが前記第2のトランジスタのドレインに接続され、ゲートに前記バイアス電圧が印加される第6のトランジスタと、
前記第1のトランジスタのドレインと前記第5のトランジスタのソースに電流を供給する第2の電流源と、
前記第2のトランジスタのドレインと前記第6のトランジスタのソースに前記第2の電流源に流れる電流の電流値と同じ電流値の電流を供給する第3の電流源と、
前記第5のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第4の電流源と、
前記第6のトランジスタのドレインに接続され、そのドレインから出力される電流に加算するための電流を供給する第5の電流源と、
ドレインとゲートが接続され、そのドレインが前記第5のトランジスタのドレインに接続される第7のトランジスタと、ゲートが前記第7のトランジスタのゲートに接続され、ドレインが前記第6のトランジスタのドレインに接続される第8のトランジスタとを有し、前記第6のトランジスタのドレインから出力される電流と前記第5の電流源から供給される電流とを加算した第1の電流から前記第8のトランジスタのドレインから出力される第2の電流を引いた第3の電流を前記第8のトランジスタのドレインに接続される出力端子から出力する出力部と、を備えることを特徴とするgmセル。 - 前記第5及び第6の電流源は、所定値の電流を供給し、前記第9及び第10のトランジスタに流れる前記第1及び第2の電流を前記所定値より小さくならないようにすることを特徴とする請求項1に記載のgmセル。
- 前記第3のトランジスタは、前記第1及び第5のトランジスタの夫々のドレイン電圧値を所定の値内に制限し、
前記第6のトランジスタは、前記第2及び第4のトランジスタの夫々のドレイン電圧値を所定の値内に制限することを特徴とする請求項1に記載のgmセル。
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