KR20010107769A - 보간 비교기 어레이를 가진 플래시 ａ/ｄ에서의 온-라인오프셋 소거 - Google Patents

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Abstract

다수의 균일 간격의 아날로그 기준 전압을 제공하는 기준 전압 회로와, 상기 기준 전압에 대해 입력 전압을 비교하여 어느 기준 전압이 상기 입력 전압에 대응하는지에 대한 지시를 제공하는 다수의 시스템 전압 비교기를 포함하는 플래시 아날로그/디지털 변환기("ADC")에서 자동-제로 기능을 행하는 방법이 개시된다. 이 방법에서 다음의 단계들이 행해진다. 다수의 여분의 전압 비교기가 제공된다. 다수의 시스템 전압 비교기들의 서브셋이 선택된다. 자동-제로는 선택된 비교기들에서 행해지고, 여분의 비교기들은 선택된 비교기들 대신 사용되어진다. 비교기 어레이 및 여분의 비교기들의 출력은 최종 디지털 출력을 만들기 위해 합쳐진다.

Description

보간 비교기 어레이를 가진 플래시 Ａ/Ｄ에서의 온-라인 오프셋 소거{ON-LINE OFFSET CANCELLATION IN FLASH A/D WITH INTERPOLATING COMPARATOR ARRAY}
본 발명은 아날로그 / 디지털 컨버터(ADC)에 관한 것으로서, 특히플래시(flash) ADC의 성능을 향상시키는 방법 및 장치에 관한 것이다.
아날로그 디지털 컨버터(ADC)는 신호 처리, 기구, 통신 및 데이타 저장에 널리 이용되는 중요한 부류의 반도체 부품이다. 도 1a 및 1b는 두개의 다른 모드로 플래시 ADC (10)의 일부를 보여준다. 도 1a는 자동-제로 모드로 플래시 ADC (10)을 보여주고, 반면에 도 1b는 샘플 변환 모드로 플래시 ADC (10)을 보여준다. 도 1a에 보여지는 두개의 각각 2n개의 균일한 간격의 아날로그 기준 전압을 형성하기 위하여, 레지스터 래더(ladder) (12)는 플러스 기준 전압 VREF+와 마이너스 기준 전압 VREF-에 각각 연결되는데, 이들중 2개가 도 1a에 도시도어 있다. 이들 2n개의 기준 전압에 따른 전하는 2n개의 대응 캐패시터 (18)각각에 저장된다. 도 1a 및 1b에 도시된 ADC (10)은 n+1비트의 레졸루션을 갖는다.
아날로그 입력 전압 VIN은 샘플 및 홀드("SH")회로 (14)에 의해 주기적으로 캡처되고 도 1b에 도시된 바와같이, 기준 전압에 따라 어레이된 대응 갯수의 비교기에서 2n기준전압에 비교된다. VIN과 케패시터 (18)의 어레이에 저장된 전하로 부터의 기준 전압의 결합에 의해 도 1b의 ADC(10)에 비교기 기능이 제공된다. VIN이 특정 캐패시터 어레이(18)의 기준 전압보다 높을때, 전치증폭기 P1 및 P2에 의해 출력된 양 전압에 의해 증폭되고, 연관된 래치 (16)를 시동시키며, 데이타 값"1"을 저장한다. 각 비교기에 수를 할당하는 것은, 어레이에서 비교기의 수는아날로그 입력의 디지털 표현에 따라 기준 전압의 아래에서 부터 위까지 아날로그 입력이 움직인다.
플래시 ADC의 속도가 올라감에 따라, 해결해야 하는 다양한 문제들이 발생한다. 하나의 문제가 비교기에 미스매치로부터 플래시 ADC에서의 문제다. 이 미스매치는 비교기의 출력인 0에서부터 1로 변하는 아날로그 값을 변화시키고, 더구나 ADC의 정확성도 떨어뜨린다. 이 문제를 고치기 위한 발전된 해결책은 오프셋을 소거하기 위한 자동-제로 비교기이다. 일반적으로, 이 오프셋 수정은 저장 캐패시터의 전압으로써 저장된다.
캐패시터들의 느린 누설 전하때문에, 주기적으로 캐패시터의 어레이에 이 자동-제로 동작을 행하는 것이 필요하다. 긴 클럭 싸이클을 가진, 플래시 ADC의 느린 속도에서는, 이 자동-제로 기능은 매 클럭 싸이클 마다 행해진다. 그러나, 높은 속도의 ADC의 클럭 싸이클은 자동-제로 기능을 끝내는데 매우 짧다. 그래서 높은 속도의 ADC에서의 자동-제로 기능은 아이들(idle) 주기동안 행해져야만 한다.
그러나, 통신 적용과 같은 적용에서는, 아이들 시간은 사용하지 않는다. 이 문제를 극복하기 위해 사용되는 일반적인 기술은 한번에 하나의 비교기로만 하는 자동-제로이다. 자동-제로가 된 비교기의 기능을 이어받기 위해서 나머지 비교기는 일시적으로 사용된다. 예제를 보면 , S.Tsukamoto et al., "A CMOS 6-b,200 MSample/s,3V Supply A/D Converter for PRML Read Channel LSI."IEEE J. 고체-상태 회로, Vol.31,No.11,pp.1831-1836. ADC가 자동-제로 기능이 오프라인으로 행해지는 것 없이 연속적으로 바꿔지는 것이기 때문에, 이 기술은 온라인 자동-제로로써 언급되었다.
플래시 ADC에서 나오는 다른 문제는 앞쪽 SH회로에서 병목 속도이다. 이 병목을 줄이기 위해 사용된 하나의 기술은 확실한 샘플 전압을 제공하는데 필요한 시간을 줄임으로써, SH회로에 캐패시터 로드를 줄이는것이다. SH로드는 두개의 인수에 의해서 줄어들기 때문에, 이것은 비교기의 반의 첫번째단 전치증폭기를 없앰으로써 가능해진다. 첫번째단 전치증폭기에 없는 두개의 인접한 첫번째단 전치증폭기의 출력은 비교기의 두번째단 전치증폭기의 입력으로 제공하기 위해서 보간된다.
첫번째단 전치증폭기 반이 제거된 이 기술은 도 1a 및 b에 보여진 ADC에 시용되었다. 이들 도면에서 확실함을 위해서 도면에서는 하나의 출력단으로 보여진다하더라도 아날로그 신호 패스는 차동인것을 주목해야한다. P2 전치증폭기의 몇몇개는 보간 전치증폭기이고, P2에 의해서 확인되는것을 주목해야한다..
위에서 언급한대로, 도 1a는 자동-제로("AZ")주기 동안 ADC (10) 형성을 보여준다. 이 자동-제로 주기는 실제적으로 두개의 위상을 갖는다. AZ의 첫번째 위상동안, 두번째단에 끼워진 전치 증폭기 P2'는 자동-제로를 행하기 위하여 입력 0이 필요하기 때문에, 출력이 0이 되게 하기 위해서, 첫번째단 전치증폭기 P1은 켜진 리셋 스위치를 갖는다. 이 AZ의 위상동안 전치증폭기 P2는 자동-제로된다. 보간 P2'에 대해서, 이것은 또한 P1 리셋 모드 출력 전압에서 차이때문에 어떤 오프셋도 소거된다. 두번째 위상 AZ동안, 전치 증폭기 P1의 리셋 스위치는 꺼지고, 전치증폭기 P1은 자동-제로 되고 그들의 오프셋은 캐패시터 (18)에 저장된다.
SH와 전치 증폭기 P1에 연결된 커플링 캐패시터 (18)은 P1의 오프셋과 P1에대한 레지스터 래더 (12)에서 발생된 기준 전압을 저장한다. 두개의 전치 증폭기 P1은 AZ의 첫번째 부분동안 리셋되어야만 하고, 두개의 P1 전치 증폭기 사이에 보간 전치 증폭기 P2를 자동-제로하기 위한 것이 이것의 결과이다. 이 P1들은 P2가 자동-제로가 되기위한 것 뿐만 아니라 그들 자신의 P2와 아래와 위에 있는 P2들에게 입력을 제공한다. 자동-제로가 된 하나의 P2에 의해 총 5개의 출력이 영향을 받는다.
한꺼번에 하나의 비교기가 어레이에서 자동-제로가 되고 출력이 다른 비교기의 출력으로 대체된다면, 문제가 생긴다는 것을 의미한다. 총 다섯개의 중요한 어레이 출력은 자동-제로에 의해 영향을 받는다; 자동-제로가된 비교기는 두개가 위에 있고 두개가 밑에 있다. 어레이를 통한 AZ의 진전을 보여주는 도 2가 이것을 보여준다. 물음표는 자동-제로 공정에 의해 영향을 받는 출력과 동일하다. 검은 부분은 전치 증폭기는 자동-제로화 된것들이고 현재 행해지고 있는 자동-제로 공정에 의해 영향을 받은 출력을 가진 회색 부분은 아직 자동-제로가 되지 않은 것들이다.
본 발명은 위에서 언급한 고속 플래시 ADC를 사용한 두개의 일반적인 플래시 ADC기술을 합친 회로 구조에 관여하고 이 두 기술들을 합치는 것에서 발생하는 몇몇의 문제들을 해결한다. 본 발명에 따르면, 자동-제로 기능을 행하는 것을 제공하고, 기준 전압 회로를 포함하고, 다수의 균일 간격의 아날로그 기준 전압을 제공하고, 기준 전압에 대한 입력 전압을 비교하는 다수의 시스템 전압 비교기 및 입력전압에 따른 기준 전압의 지시를 제공하는 플래시 아날로그 디지털 컨버터("ADC")에서 자동-제로 기능을 행하는 것을 제공하는 방법이다. 다수의 여분의 전압 비교기가 제공된다. 다수의 시스템 전압 비교기 서브셋은 선택된다. 자동-제로는 선택된 비교기에서 행해지고, 여분의 비교기들은 선택된 비교기 대신에 사용된다
본 발명의 이런것 및 다른 특성들은 아래에 첨부한 도면과 함께, 자세한 설명으로부터 본 발명은 종래기술과는 명백하다.
도 1(a)는 자동-제로 모드에서 종래 기술의 플래시 ADC의 일부 다이아그램이다.
도 1(b)는 샘플 변환 모드에서 종래 기술의 플래시 ADC의 일부 다이아그램이다
도 2(a)는 비교기 대체 선택의 첫째단 및 영향을 받는 비교기를 보여주는 플래시 ADC 어레이의 기호 다이아그램이다;
도 2(b)는 비교기 대체 선택의 두번째단 및 영향을 받는 비교기를 보여주는 플래시 ADC 어레이의 기호 다이아그램이다.
도 3은 플래시 ADC에서 다양한 신호를 보여주는 파형 다이아그램이다.
도 4는 본 발명의 우선의 실시예의 스테이트 머시인(state machine)로 구현된 시퀀스를 보여주는 흐름 다이아그램이다.
도 5는 본 발명의 우선의 실시예에 대한 제어 구조의 이동 레지스터 부분의 구역을 보여주는 논리 다이아그램이다.
도 6은 주요 어레이로부터 비교기의 올바른 부분을 보여주는 다이아그램이다.
도 7(a)는 직접 모드에서 주요 비교기 어레이를 보여주는 하이 레벨 블럭 다이아그램이다.
도 7(b)는 자동-제로 모드에서 도 7(b)의 주요 비교기 어레이를 보여주는 하이 레벨 블럭 다이아그램이다.
도 8(a)는 직접 모드에서, 두개의 디지털 카운터를 포함한,주요 비교기 어레이를 보여주는 하이 레벨 블럭 다이아그램이다.
도 8(b)는 자동-제로 모드에서 도 8(b)의 주요 비교기 어레이를 보여주는 하이레벨 블럭 다이아그램이다.
도 9는 어레이의 동작을 이해하는데 도움이 되는 부가적인 설명을 가진 도 8(a)와 동일한 어레이의 하이 레벨 블럭 다이아그램이다.
<도면의 간단한 설명>
10:플래시 ADC
18:캐패시터
12:레지스트 래더
16:래치
34:롬 부호기
본 발명의 우선의 실시예는 플래시 ADC 에서 자동-제로를 행하는 방법을 포함한다. 우선의 제 1실시예에 따른 자동-제로를 행하는데 있어서, 하나의 P1단 비교기는 한번에 자동-제로가 되고, 주요 어레이에서 다섯개의 비교기의 그룹은 한꺼번에 정상적인 동작에서 제거된다. 예를 들어, 도 2a를 다시 언급하면, 심지어 전치 증폭기 (52), (54), (59), (60), (56)들만 이 싸이클동안 자동-제로가 되고, P2 비교기들 (50), (52), (54), (59), (60), (56), 및 (58)은 자동-제로 싸이클동안 정상적인 동작에서 모두다 제거된다. 위에서 언급한 전치 증폭기 (50) 및 (58)의 연관된 출력의 모호성 때문에 이것이 행해진다.
이것이 일어나기 전에, 그러나, 일시적으로 제거된 비교기의 이 그룹을 여분의 비교기가 대신한다. 이것은 다음의 단계들을 행함으로써 이루어진다;
1. 비교기 k부터 k+4까지는 자동-제로된 것으로 가정한다. 제 1단계는, R버스로 언급된, 기준 전압을 가진 여분의 비교기를 공급하는 아날로그 다중 버스의 기준 전압에 따라 위치하는 것이다.
2. 그들의 오프셋을 소거하기 위하여 여분의 비교기들은 자동-제로 모드에 위치하고, 적당한 기준전압들은 연관된 캐패시터에 저장된다.
3. 여분의 비교기들은 자동-제로 모드가 끝이 난후는 표준 변환 모드로 된다. 어떤 미스매치만 없다면, 여분의 비교기들은 비교기 k부터 k+4까지의 정확한 복사를 행한다.
4. 비교기 k부터 k+4까지는 자동-제로 모드에 위치한다.
5. 비교기 k부터 k+4까지는 표준 작동으로 되돌아간다.
6. 비교기 k+2부터 k+6까지에 대한 자동-제로 싸이클은 단계1에 언급한대로 시작한다.
자동-제로 싸이클에서 보이는 적절한 파형은 도 3의 파형 다이아그램에 보여진다. 그런 파형들; 시스템 클럭 CLK, 제어 신호 ADV_N, 제어 신호 DIR_SHN, 여분의 비교기 자동-제로 명령 AZX 및 주요 어레이 비교기 자동-제로 명령 AZ이다. 대문자 N으로 끝나는 파형 기호는 즉, 레벨이 낮을때 나타나는 음의 논리를 가지는 연관된 신호를 지시한다는 것을 주목해야 한다. 예를 들어, DIR_SHN 같은 신호다. 또한 파형 기호가 대문자 X로 끝나는 것은, 주요 어레이 비교기와는 대조적인 여분의 비교기들 같은 신호를 지시한다는 것을 주목해야 한다. 예를 들어, AZX같은 신호이다. ADV_N은 증가분 K를 사용한다. 그것이 높을때, 신호 DIR_SHN은 여분의 비교기들이 자동-제로화 된다는 것을 지시한다. 이들 신호의 기능은 도 4의 설명과 함께 아래에서 자세히 설명되어진다.
본 발명의 우선의 실시예에 따른 자동-제로 제어기는 각각 2-비트 비교기에하나의 플립-플롭과 같이 비교기 어레이를 분배하는, 스테이트 머시인 및 이동 레지스터로 두개의 주요한 부분을 포함한다.
스테이트 머시인은 도 4에 예시된 시퀀스를 실행한다. 스테이트 머시인은 개념적으로 두개의 카운터를 설명한다. 안쪽 카운터 (20)의 여섯개-상태는 도 3 및 도 4를 기준으로 첫번째로 설명될 것이다.
상태 (0)에서는, DIR_SHN 신호는 하이로 맞춰지고 ADV_N 신호는 증가분 K에 의해 로우가 된다. 이 증가분 K는 자동-제로가 되어야만 하는 다섯개 비교기의 서브셋을 표시하는 바깥 카운터 (22)가 앞서 나가는 것을 도에서 지시한다. 하이로 된 DIR_SHN 신호는 직접 모드에서 비교기 어레이에 위치하고, 주요 어레이에서 모든 비교기들은 사용되고, 여분의 비교기들은 사용되지 않는다.
스테이트 (1)에서는, AZX 신호가 활성화된다. 이것은 여분의 비교기들에 대한 자동-제로 싸이클을 개시한다.
스테이트 (2)에서는, AZX신호는 비활성화된다. 이상태는 여분의 비교기들은 자동-제로 상태를 떠나는 시간과 래치된 여분의 비교기들의 출력이 유효하게된 시간사이에 레이턴시를 설명하는것을 포함해야만 한다.
스테이트 (3)에서는, DIR_SHN 신호는 로우로 된다. 이것은 주요 어레이의 다섯개의 비교기의 출력은 사용되지 않고, 여분의 비교기 출력이 그대신에 사용되는 것을 지시한다.
스테이트 (4)에서는, AZ신호가 활성화된다. 이것은 주요 어레이에서 선택된 다섯개의 비교기가 자동-제로 싸이클을 개시한다.
스테이트 (5)에서는, AZ신호가 비활성화된다. 이 상태는 다섯개의 원래의 비교기가 자동-제로 상태를 떠나는 시간과 래치된 이들 비교기의 출력이 유효하게 되는 시간 사이에 레이턴시를 설명하는것을 포함해야만 한다.
스테이트 (1) 및 (4)는 (1), (2), (4), 또는 (8) 싸이클동안 가변하는 것을 주목해야한다. 이것의 이유는 자동-제로가 고정되는데 필요한 시간이지만, ADC동작의 클럭 주기는 아니다.
제어 구조의 이동 레지스터 부부의 섹션은 도 5에서 보여준다. 한개의 그런 섹션은 비교기 어레이에서 각각 두개의 비교기들을 제공받는다. 이 섹션은 AZ, AZX, RST(reset)), SHR_IN, CLK 및 ADV_N 신호들에 대한 선들을 입력으로서 갖는다. 이 섹션은 두개의 3-입력 AND 게이트 (24), (26)와 각각은 하나의 반전 입력을 가지고, 두개의 입력을 가지는 멀티플렉스("MUX")(28) 및 DQ 플리플롭 (30)을 포함한다.
AZ신호 선은 두번째 AND게이트 (24)의 비반전 입력에 연결되어 있다. AZX신호 선은 첫번째 AND 게이트 (26)의 비반전 입력에 연결되어 있다. RST신호 선은 플립플롭 (30)의 리셋 입력에 연결되어 있다. SHR_IN 신호 선은 MUX (28)의 첫번째 입력, 두번째 AND 게이트 (26)의 비반전 입력 및 첫번째 AND 게이트 (24) 입력에 연결되어 있다. CLK신호 선은 플립플롭 (30)의 클럭 입력에 연결되어 있다. ADV_N신호 선은 MUX (28)의 선택 입력에 연결되어 있다. 플립플롭 (30)의 Q출력은 SHR_OUT 출력 신호 선, AND 게이트 (26)의 반전 입력, AND 게이트 (24)의 반전 입력, 및 MUX (28)의 두번째 입력에 연결되는 동안, MUX (28)의 출력은 플립플롭(30)의 D입력에 연결되어 있다. SHR_OUT은 위의 비교기 SHR_IN에 연결되어 있다. 첫번째 비교기의 SHR_IN은 하나에 연결되어 있다.
이동 레지스터의 동작은 아래에서 계속 설명된다: 최초로 모든 플립플롭들은 0으로 리셋된다. 플립플롭 (30)은 항상 SHR_IN 핀의 하나를 갖고 있다.
개념적으로, 플립플롭이 입력, SHR_IN에서 하이 신호 및 출력 SHR_OUT에서 로우 신호를 검출할때 토큰(token) 신호가 발생한다. 토큰 신호는 네개 이상의 비교기 뿐만 아니라 현재의 비교기도 곧바로 어레이에서 자동-제로 동작으로 선택되어지는 것을 지시한다.
TAZX 및 TAZ 신호는 주요 어레이 비교기에서 자동-제로 기능을 제어하는 회로에 사용된다. 이것은 주요 어레이로 부터 비교기의 적절한 부분을 보여주는 도 6에서 보여진다. 저장 캐패시터 (18) 및 저장 캐패시터 (18)의 하나의 포트에 연결된 전치 증폭기 (60) 인 P1 및 전치 증폭기 (62)인 P2 및 전치 증폭기 (60) 인 P1의 출력을 수신하는 보간 전치 증폭기 (64)인 P2'를 보여준다. R버스의 선은, 위에서 언급한대로, 제 1 스위치 (66)의 한쪽 방향에 연결되어 있다. 스위치 (66)의 다른 방향은 레지스터 래더에서 오는 기준 전압 탭 및 제 2 스위치 (68)의 한방향에 연결되어져 있다. 스위치 (68)의 다른 방향은 캐패시터 (18)의 다른 방향 및 제 3 스위치 (70)의 한 방향에 연결되어져 있다. 스위치 (70)의 다른 방향은 샘플 및 홀드 출력에 연결되어져 있다. 제 4 스위치 (72)는 전치 증폭기 (60)의 입력과 출력 사이에 연결되어져 있다. 전치 증폭기 (60)의 출력은 전치 증폭기 (62)인 P2의 입력과 전치 증폭기 (64)인 P2'의 하나의 입력에 연결되어 있다. 제어 신호TAZX는 스위치 (66)과 접속한다. 제어 신호 TAZ는 스위치 (68) 및 스위치 (72)에 접속한다. 전치 증폭기 (62)인 P2 및 전치 증폭기 (64) 인 P2'는 자동-제로를 행하는 것을 또한 제어한다. 제어 신호 /TAZ는 스위치 (70)에 접속한다.
보여진대로, TAZ가 활성화될때, 레지스터 래더로 부터의 기준 전압은 주요 어레이에 연결되어 있고, P1의 자동-제로를 행하는 것을 짧게 한다. 게다가, 전치 증폭기 (62) P2 및 전치 증폭기 (64) P2'는 자동-제로를 행하는 것을 제어한다. TAZ가 비활성화될때는, 스위치 (70)은 전치 증폭기 P1, 전치 증폭기 P2 및 래치가 그들의 비교기 기능을 행할수 있도록 닫힌다.
반면에, TAZX가 활성화될때, 레지스터 래더로 부터의 기준 전압은, 스위치 (66)의 작동으로 여분의 비교기들이 자동-제로가 되도록 여분의 비교기에 연결된다.
마지막으로, 도 5로 되돌아가서, TAZX 및 TAZ 신호들이 그들의 기능을 행한후에, ADV_N는 로우로 된다. 이것은 비교기의 다음 그룹이 자동-제로가 되기 위해 선택되어지도록 논리적인 하이가 이동 레지스터의 스택에 더 높게 전파되도록 하게 한다.
이동 레지스터의 탑이 도달되어질때, RST 신호는 활성화된다. 이것은 비교기 어레이의 바닥으로 부터 자동-제로 싸이클이 새롭게 시작하도록 모든 플립-플롭을 새롭게 한다.
각각의 자동-제로 싸이클은 두개의 주요한 부분으로 이루어진다:
1. 여분의 비교기들에 올바른 기준 전압을 지원하는 것
2a. 주요 비교기 어레이에 여분의 비교기들을 그룹으로 대체하는 트레이닝(training). 이것이 직접 모드이다.
2b. 주요 어레이에서 여분의 비교기들이 그자리에서 사용되는 동안 비교기의 블럭을 자동-제로하는 것. 이것이 자동-제로 모드이다.
직접 모드에서, 비교기 어레이의 출력들은 올바른 디지털 출력을 선택하기 위한 롬(ROM) 부호기의 입력에 적용된다. 자동-제로 모드에서 행해질때는 이것은 더 설명되어질 회로에 약간의 수정이 필요하다. 개념적으로, 필요한 변화는 도 7a 7b에 보여진 대로 구현되어져 있다.
직접 모드에서 VREF및 VIN을 수신하고, 2진 디지털 값을 디코딩을 위해 롬 (34)에 서모미터(thermometer) 코드를 제공하는 주요 비교기 어레이 (32)을 보여주는 하이 레벨 블럭 다이아그램이 도 7a이다. 블럭 (36)은 여분의 비교기를 나타낸다. 검게 칠한것은 자동-제로가 된, 비교기가 오프-라인인 것을 뜻한다. 도 7b는 자동-제로 모드에서 같은 주요 비교기 어레이 (32)를 보여주는 하이 레벨 블럭 다이아그램이다. 보여진대로, 여분의 비교기의 블럭 (36)은 자동-제로가 된 비교기의 위치에 연결되어 있는 반면에, 자동-제로 모드에서 주요 어레이의 비교기에 자동-제로가 된, 선택된 블럭 (38)은 오프-라인이다.
이 구현은, 개념적으로는 간단하지만, 다음에 따르는 것 때문에, 어떤 필요한 적용들에서는 필요한 동작을 제공하지 못한다. 첫째로, 여분의 비교기의 출력들은 각각의 비교기 위치에 분산되어야만 한다. 여분의 비교기들 결과들에 필요한버스에 로딩되는 용량은 많아야되고 비교기의 수에 비례해야된다. 비교기들의 수 및 용량 로딩, 각 레졸루션의 여분의 비트의 두배가 되는 것 때문에, 구조는 레졸루션의 비트 수에 비례하지는 않는다. 두번재로, 비교기 어레이에 중간에 보간 전치 증폭기들 때문에, 자동-제로는 다섯개의 비교기 그룹안에서 일어나지만, 세개는 겹쳐진다. 이것은 가장 나쁜 경우로, 비교기의 출력은 네개의 소스중의 하나(메인 어레이에서의 비교기, 또는 세개의 여분의 비교기들중의 하나)에서 나오는 것을 의미한다. 다중 포(four)-웨이(way)는 부가적인 속도 벌칙을 만든다.
본 발명의 우선 실시예에서, 아래에서 설명되고 도 8a 및 8b에 보여진것처럼, 위에서 설명된 속도 한계들을 가지지 못한다. 도 8a 및 8b는 도 7a 및 7b와 동일하다. 하지만, 주어진 두개의 디지털 가산기 (46), (48)는 아래에서 설명되어진다.
직접 모드에서, 도 8a에 보여진대로, 자동-제로 없이 플래시 ADC에서 일반적으로 이루어지는대로, 2진 디지털 출력은 롬 부호기 (34)의 출력으로써 형성되어진다. 자동-제로 모드에서는, 비교기 출력들은 세개의 그룹으로 나뉜다; 자동-제로화된 다섯개의 비교기들중의 그룹 (38), (42)밑의 그룹 및 (44)위의 그룹이다. 자동-제로 그룹 (38)의 출력들은 무효가 되고 간단히 무시된다. (42)아래의 비교기들의 출력들은 롬 부호기의 선택 라인들에 따라 보내어진다. 자동-제로가 않된 다른 시스템 비교기들의 출력에 효과적으로 연관시키기 위하여, 자동-제로 그룹 (44)위의 비교기들의 출력들은 다섯개의 비교기 위치에 의해 아래로 이동된다. 여분의 비교기들의 출력들은 0에서부터 5까지의 값을 가지는 2진 값의, 3비트 보조 워드를 형성하기 위하여 가산기 (46)의 0 또는 1의 2진 값과 함께 더해진다. 마지막으로, 롬 부호기 (34)의 출력들 및 보조 워드들은 최종 출력을 만들기 위하여 가산기 (48)에서 같이 더해진다.
입력 전압 VIN은 세개 전압 범위중의 하나로 떨어진다:밑, 위, 또는 자동-제로가 행해지는 비교기의 전압 범위안의 어딘가로 떨어진다. 올바른 디지털 출력이 모든 세가지 경우에서 만들어질것을 보여주는데 도움이되는 부가적인 표현들을 가지는 도 9는 도 8a와 같은 다이아그램이다.
경우 A에서, 입력 전압 A는 자동-제로가 된 비교기들의 블럭에 따른 기준 전압 Vbot아래에 있다. 이경우에는, 여분의 비교기들의 출력이 0이고, 롬 부호기의 출력이 A이고, 합이 A인것이 정확하다.
경우 B에서, 입력 전압 B는 자동-제로가 된 비교기들의 출력에 따라 기준 전압의 범위안에 있다. 이경우에는, 롬 부호기의 출력이 Vbot에따른 디지털 코드이고, 여분의 비교기 출력은 B - Vbot이고, 합은 Vbot+ B - Vbot= B 인것이 정확하다.
경우 C에서는, 입력 전압 C는 자동-제로가 된 비교기들의 고정에 따라 기준 전압 위에 있다. 이경우에서, 여분의 비교기의 출력은 5이고, 롬 부호기의 출력은 C - 5이고, 합은 C - 5 + 5 = C 인것이 정확하다.
이 기술은 단지 모든 롬 부호기 선택 선(즉, 비교기 출력 또는 위에서 선택되어진 다섯개의 위치에 대한 비교기의 출력)에서 투(two)-웨이(way) 방식의 멀티플렉서를 채용한다. 이것은 논리 게이트 로우의 전파 지연을 하게하고 빠른 작동을 하게한다.
더욱더, 비교기의 수가 배가 되기때문에 초래하는 어떤 벌칙도 없이 비트 레졸루션에 비례하는 것이 이 기술이다.
레이아웃(layout)은 적당한 VLSI 구현에 대한 모듈적 및 일반적이다.
본 발명 및 장점들이 비록 자세하게 설명되었지만, 다양한 변화들, 대체들 및 변경들은 덧붙인 청구항들에 의해 정의된 대로 본 발명의 범위와 한계안에서 이해되어져야만 한다.

Claims (5)

  1. 다수의 균일 간격의 아날로그 기준 전압을 제공하는 기준 전압 회로와, 상기 기준 전압에 대해 입력 전압을 비교하여 어느 기준 전압이 상기 입력 전압에 대응하는지에 대한 지시를 제공하는 다수의 시스템 전압 비교기를 포함하는 플래시 아날로그 디지털 변환기("ADC")에서 자동-제로 기능을 행하는 방법에 있어서,
    다수의 여분의 전압 비교기를 제공하는 단계;
    상기 다수의 시스템 전압 비교기의 서브셋을 선택하는 단계;
    상기 선택된 비교기 상에 자동-제로를 행하는 단계;및
    상기 선택된 비교기들의 대신에 상기 여분의 비교기들을 사용하는 단계를 포함하는 방법.
  2. 다수의 균일 간격의 아날로그 기준 전압을 제공하는 기준 전압 회로와, 상기 기준 전압에 대해 입력 전압을 비교하여 기준 전압중의 어느 하나가 상기 입력 전압의 레벨에서 낮은가의 지시를 제공하는 다수의 시스템 전압 비교기를 포함하는 플래시 아날로그 디지털 변환기("ADC")에서 자동-제로 기능을 행하는 방법에 있어서,
    다수의 여분의 전압 비교기를 제공하는 단계;
    상기 다수의 시스템 전압 비교기의 서브셋을 선택하는 단계;
    상기 여분의 전압 비교기에서 자동-제로를 행하는 단계;
    상기 선택된 비교기에서 자동-제로를 행하는 단계;및
    변환 동작동안 상기 선택된 비교기들의 대신에 상기 여분의 비교기들을 사용하는 단계를 포함하는 방법.
  3. 다수의 균일 간격의 아날로그 기준 전압을 제공하는 기준 전압 회로와, 상기 기준 전압에 대해 입력 전압을 비교하여 기준 전압중의 어느 하나가 상기 입력 전압의 레벨에서 낮은가의 지시를 제공하는 다수의 시스템 전압 비교기를 포함하며, 입력을 가지는 상기 ADC, 아날로그를 디지털로 변환을 행하는 것 및 플래시 아날로그 디지털 변환기("ADC")에서 자동-제로 기능을 행하는 방법에 있어서,
    상기 입력에 입력 전압을 지원하는 단계;
    다수의 여분의 전압 비교기를 제공하는 단계;
    상기 다수의 시스템 전압 비교기의 서브셋을 선택하는 단계;
    상기 여분의 전압 비교기에서 자동-제로를 행하는 단계;
    상기 선택된 비교기에서 자동-제로를 행하는 단계;
    상기 선택된 비교기들 대신에 상기 여분의 비교기를 사용하는 상기 입력전압에서 아날로그를 디지털로 변환을 행하는 단계;및
    상기 시스템 전압 비교기 및 상기 여분의 비교기들의 출력을 조합하는 단계을 포함하는 방법.
  4. 다수의 균일 간격의 아날로그 기준 전압을 제공하는 기준 전압 회로와, 상기기준 전압에 대해 입력 전압을 비교하여 기준 전압중의 어느 하나가 상기 입력 전압의 레벨에서 낮은가의 지시를 제공하는 다수의 시스템 전압 비교기와, 상기 입력 전압에 대응하는 2진 코드로 변환되어진 상기 지시 신호를 포함하는 플래시 아날로그 디지털 변환기("ADC")에서 자동-제로 기능을 행하는 방법에 있어서,
    다수의 여분의 전압 비교기를 제공하는 단계;
    상기 다수의 시스템 전압 비교기의 서브셋을 선택하는 단계;
    상기 여분의 전압 비교기에서 자동-제로를 행하는 단계;
    상기 선택된 비교기에서 자동-제로를 행하는 단계;
    변환 동작동안 상기 선택된 비교기들 대신에 상기 여분의 비교기를 사용하는 단계;
    상기 선택된 비교기가 아닌, 상기 시스템 전압 비교기들의 출력을 제1 디지털 값으로 변환하는 단계;
    제 2디지털 값으로 상기 여분의 비교기들의 출력을 변환하는 단계;및
    상기 제 1 디지털 값과 상기 제 2 디지털 값을 더하는 단계를 포함하는 방법.
  5. 다수의 균일 간격의 아날로그 기준 전압을 제공하는 기준 전압 회로와, 상기 기준 전압에 대해 입력 전압을 비교하여 기준 전압중의 어느 하나가 상기 입력 전압의 레벨에서 낮은가의 지시를 제공하는 다수의 시스템 전압 비교기 및 상기 입력 전압에 대응한 2진 코드에 상기 서모미터 코드로 변환하는 컨버터에서 제공되는 상기 서모미터 코드, 상기 입력 전압에 대응하는 서모미터 코드를 제공하는것을 포함하는 플래시 아날로그 디지털 변환기("ADC")에서 자동-제로 기능을 행하는 방법에 있어서,
    다수의 여분의 전압 비교기를 제공하는 단계;
    상기 다수의 시스템 전압 비교기의 서브셋을 선택하는 단계;
    상기 여분의 전압 비교기에서 자동-제로를 행하는 단계;
    상기 선택된 비교기에서 자동-제로를 행하는 단계;
    상기 여분의 전압 비교기의 출력이 유효하기 위해서, 상기 자동-제로의 상기 단계를 행한 후에 충분한 시간이 지난 후, 변환 동작 동안 상기 선택된 비교기 대신에 상기 여분의 비교기를 이용하는 단계;
    상기 선택된 비교기들이 아닌, 상기 선택된 비교기들 위의 비교기들이 아래로의 이동으로 인해 연결된 상기 시스템 전압 비교기의 상기 출력들이, 제 1 디지털 값을 만들기 위해, 상기 선택된 비교기가 아닌, 상기 시스템 전압 비교기의 출력에서 서모미터 코드로 2진 코드를 변환을 행하는 단계;
    제2의 2진 디지털 값을 발생시키기 위하여 2진 값으로써 상기 여분의 비교기의 출력에 더하는 단계;및
    상기 제 1 디지털 값과 상기 제 2 디지털 값을 더하는 단계를 포함하는 방법.
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