JP4609198B2

JP4609198B2 - フォールディング回路およびアナログ−デジタル変換器

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Publication number: JP4609198B2
Application number: JP2005183741A
Authority: JP
Inventors: 孝一尾野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-06-23
Filing date: 2005-06-23
Publication date: 2011-01-12
Anticipated expiration: 2025-06-23
Also published as: JP2007006126A

Description

本発明は、フォールディング回路、および、これを含むアナログ−デジタル変換器に関する。

図４に、一般的なフォールディング回路を示す。
このフォールディング回路１００は、基準電圧を生成する抵抗ラダー１０１と、交互に電流出力端が接続された複数のアンプＤ１〜Ｄ５と、負荷抵抗Ｒａ,Ｒｂとを有する。
抵抗ラダー１０１は、最大の基準電圧Ｖrtの供給端子と最小の基準電圧Ｖrbの供給端子との間に縦続接続されている複数の抵抗Ｒ１〜Ｒ４を有する。各抵抗間のノードおよび上記２つの供給端子から、値が順次変化する複数の基準電圧Ｖrb,Ｖr1,Ｖr2,Ｖr3,Ｖrtが出力される。
複数のアンプＤ１〜Ｄ５は、入力電圧Ｖinを基準電圧Ｖｒ（最大の基準電圧Ｖrt、最小の基準電圧Ｖrb、または、基準電圧Ｖri（i=1,2,3））と比較し、入力電圧Ｖinと基準電圧Ｖｒとの差に応じて電流を出力する（電流を出力端子から引き込む）。

図５に、アンプの回路例を示す。
アンプＤ１〜Ｄ５は、図示のように、差動ペアをなす２つのＮＭＯＳトランジスタ１０２ａおよび１０２ｂと、１つの電流源１０３とからなる。ＮＭＯＳトランジスタ１０２ａのゲートに入力信号の電圧（入力電圧Ｖin）が印加され、他のＭＯＳトランジスタ１０２ｂのゲートに基準電圧Ｖｒが入力される。ＮＭＯＳトランジスタ１０２ａと１０２ｂはソース同士が接続され、電流源１０３を流れる電流によりバイアスされる。

図６に、当該アンプの入出力特性を示す。
図４の構成において、この入出力特性（図６）を考えると、それぞれのアンプが基準電圧Ｖｒを超える度に差動ペア内で電流を引き込むトランジスタを、図５に示すように基準電圧Ｖｒが印加されているＮＭＯＳトランジスタ１０２ｂ側（以下、正相出力側という）から、入力電圧Ｖinが印加されているＮＭＯＳトランジスタ１０２ａ側（以下、逆相出力側）に切り替える。この出力電流の切り替え（ステアリング）により、順次異なる基準電圧Ｖｒの値を各々閾値とするフォールディング波形が生成される。

つぎに、フォールディング波形の生成について、５個のアンプが用いられた例（図４）で説明する。図４のアンプＤ１〜Ｄ５において、白丸の端子が逆相出力側、白丸がない端子が正相出力側を表す。
まず、入力電圧Ｖinと最小の基準電圧Ｖrbとの関係が入力電圧Ｖin＜Ｖrbの場合、全てのアンプＤ１〜Ｄ５の出力は正相出力側から出力電流Ｉｏ（＝Ｉｂ）を出力する。このため負荷抵抗Ｒ１に流れる電流（負荷電流）をＩr1、負荷抵抗Ｒ２に流れる電流（負荷電流）をＩr2とすると、次式(1-1),(1-2)が成り立つ。

［数１］
Ｉr1＝３Ｉｏ…(1-1)
Ｉr2＝２Ｉｏ…(1-2)

つぎに、入力電圧Ｖinが最小の基準電圧Ｖrbを超えて、つぎの基準電圧Ｖr1未満のとき（Ｖrb＜入力電圧Ｖin＜Ｖr1）、アンプＤ１に接続された最小の基準電圧Ｖrbを入力電圧Ｖinが超えることでアンプＤ１は、その出力電流Ｉｏを正相出力側から逆相出力側にステアリングし、このとき負荷抵抗Ｒ１,Ｒ２に流れる負荷電流Ｉr1,Ｉr2は、それぞれ次式(2-1),(2-2)のように変化する。

［数２］
Ｉr1＝２Ｉｏ…(2-1)
Ｉr2＝３Ｉｏ…(2-2)

つぎに、入力電圧Ｖinが基準電圧Ｖr1を超えて、つぎの基準電圧Ｖr2未満のとき（Ｖr1＜入力電圧Ｖin＜Ｖr2）、アンプＤ２に接続された基準電圧Ｖr1を入力電圧Ｖinが超えることでアンプＤ２は、その出力電流Ｉｏを正相出力側から逆相出力側にステアリングし、このとき負荷抵抗Ｒ１,Ｒ２に流れる負荷電流Ｉr1,Ｉr2は、それぞれ次式(3-1),(3-2)のように変化する。

［数３］
Ｉr1＝３Ｉｏ…(3-1)
Ｉr2＝２Ｉｏ…(3-2)

以下、同様に入力電圧Ｖinが基準電圧Ｖr2,Ｖr3を順次超えるたびにアンプＤ３,Ｄ４,Ｄ５は、その出力電流Ｉｏを正相出力側から逆相出力側にステアリングする。
図４に示すように、出力電流Ｉｏは負過抵抗Ｒ１またはＲ２を流れ、その抵抗により降下した電圧が出力電圧Ｖｏａ,Ｖｏｂとなる。したがって、図７に示すように、ハイレベルの電圧（Ｖdd−２Ｉｏ*Ｒ２）とローレベルの電圧（Ｖdd−３Ｉｏ*Ｒ１）が、各基準電圧で折り返したフォールディング波形が生成される。

このフォールディング波形で生じるゼロクロスは、理想的には最小の基準電圧Ｖrb、各基準電圧Ｖr1,Ｖr2,Ｖr3、または、最大の基準電圧Ｖrtが閾値となっているのが望ましい。ところが実際のアンプＤ１〜Ｄ５では、それを構成する差動ペア（ＮＭＯＳトランジスタ１０２ａ,１０２ｂ）のオフセット、差動ペアをバイアスする電流源１０３のばらつきによりゼロクロスが欠落する場合がある。

このような場合の対策として、従来は図８（Ａ）に示すように、チョッパタイプのアンプをプリアンプとしてアンプＤ１〜Ｄ５の前段に各々配置している。
図８（Ａ）に示すチョッパタイプのアンプ２００は、アンプ２０１と、アンプ２０１の入出力間に接続され、クロックｃｋ１により制御されるスイッチ２０２と、アンプ２０１の入力に接続されているキャパシタ２０３と、キャパシタの入力ノードに並列に接続され、それぞれクロックｃｋ１,ｃｋ２により制御されるスイッチ２０４,２０５とを有する。

このチョッパタイプのアンプ２００は、図８（Ｂ）に示すノンオーバーラップの２相のクロックｃｋ１,ｃｋ２により制御され、リセットモードとアンプモードの動作を有する。
リセットモード（クロックｃｋ１がハイレベル時）において、スイッチ２０２がオンしてアンプ２０１の入出力はショートされ、このときに生成される電圧に対し、スイッチ２０４に入力される電圧Ｖｂをサンプルする。
次のフェイズのアンプモード（クロックｃｋ２がハイレベル時）で、スイッチ２０２がオフしてアンプ２０１はオープンループのアンプとなり、かつ、スイッチ２０４がオフし、スイッチ２０５がオンする。これによりキャパシタ２０３の入力端に電圧Ｖａが印加され、この電圧Ｖａと、リセットモードでサンプルされた電圧Ｖｂとの変化分がアンプ２０１の入力に伝達され増幅される。

チョッパタイプのアンプ２００はオフセットフリーの回路となり、そのチョッパタイプのアンプ２０１のゲインを大きくすることで、次段に接続されるアンプＤ１〜Ｄ５（図４および図５参照）以降のオフセットを低減することができる。その結果、チョッパタイプのアンプ２０１を設けることは、フォールディング回路の高精度化に非常に有効となる。

このように、図４のアンプＤ１〜Ｄ５の前段に図８に示すようなチョッパタイプのアンプ２００を設けることはオフセットキャンセルには有効であるが、リセット期間があるためフォールディング回路のような連続系のアナログ回路にそのまま用いることはできない。
一方、ＡＤ変換器のような変換クロックを有するアナログ回路にチョッパタイプのアンプ２００を応用することは可能で、比較的クロック周波数が低い場合には極めて有効である。
ところが、クロック周波数が数百ＭＨｚといった高速タイプの場合、十分なリセット時間がとれず、図８に示すチョッパタイプのアンプ２００のオフセットキャンセルが十分に機能しない傾向がある。また、クロック周波数の増加に伴ってキックバックノイズが生じ、このキックバックノイズにより基準電圧が変動し、これが新たなオフセット発生の要因となるケースがある。

本発明が解決しようとする課題は、高速クロック周波数においても高精度なゼロクロスが維持できるフォールディング回路およびアナログ−デジタル変換器を提供することにある。

本発明に係るフォールディング回路は、折り返し数Ｎ（奇数）のフォールディング波形を生成するフォールディング回路であって、複数の異なる電圧を基準電圧として発生させる基準電圧発生回路と、前記基準電圧とアナログ入力電圧との差電圧を増幅する少なくとも（Ｎ＋１）個のアンプと、前記少なくとも（Ｎ＋１）個のアンプの中からＮ個のアンプを選択し、非選択のアンプの出力をオープンにする少なくともＮ個のセレクタと、前記セレクタが選択したアンプの出力に接続される２つの負荷抵抗と、少なくとも１個の非選択のアンプがつぎにアンプ動作するときのリセット電圧レベルを設定するリセット動作と、他の選択されたアンプが行うアンプ動作とが周期的に繰り返されるように、前記アンプおよび前記セレクタを制御する制御部と、を有する。
好適に、前記アンプは、チョッパタイプのアンプで構成されている。

本発明によれば、クロック周波数に依存することなくチョッパ構成のアンプを用いることができ、高速クロック周波数においても高精度なゼロクロスが維持できるという利点がある。

以下、図面を参照して本発明の実施形態を詳細に説明する。
なお、実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返し説明は省略する。また、前述した図５〜図８は、当該実施形態の説明に用いる。ただし、詳細は後述するが、本実施形態では図８（Ａ）のクロックｃｋ１により制御されるスイッチ２０４に相当する部分が並列する２つのスイッチで構成され、その何れか一方のみがオンするものである。

図１に、本実施形態に係るフォールディング回路を示す。なお、アナログ−デジタル変換器は、とくに図示しないが、このフォールディング回路に入力する各種制御信号と、フォールディング回路の出力波形（フォールディング信号）のレベルとの組み合わせで、アナログ入力信号に対するデジタル信号レベルを規定するものであるため、デジタル信号の出力回路を備える。また、フォールディング回路に与える各種制御信号（後述する図３（Ａ）〜図３（Ｄ５）の各信号）を発生させる制御部も図示を省略している。

このフォールディング回路１は、折り返し数Ｎが図７に示すものと同一なＮ＝５のフォールディング波形を生成するための回路例である。
フォールディング回路１は、基準電圧を生成する抵抗ラダー２と、交互に電流出力端が接続される複数（Ｎ＋１）個のアンプ３と、（Ｎ＋１）個のアンプ３の出力のうち、Ｎ個のアンプの出力を制御するＮ個の４入力２出力タイプのセレクタＳＥＬ１〜ＳＥＬ５と、２つ負荷抵抗Ｒａ,Ｒｂとを有する。

抵抗ラダー２は、最大の基準電圧Ｖrtの供給端子と最小の基準電圧Ｖrbの供給端子との間に縦続接続されている複数の抵抗Ｒ１〜Ｒ４を有する。各抵抗間のノードおよび上記２つの供給端子から、値が順次変化する複数の基準電圧Ｖrb,Ｖr1,Ｖr2,Ｖr3,Ｖrt（この何れかの選択された基準電圧を、以下、符号「Ｖｒ」により表記する）が出力される。

奇数番目のセレクタＳＥＬ１,ＳＥＬ３,ＳＥＬ５の第１出力端子ＴＯ１と、偶数番目のセレクタＳＥＬ２,ＳＥＬ４の第２出力端子ＴＯ２は、負荷抵抗Ｒａを介して電源電圧Ｖddにプルアップされている出力電圧Ｖｏａの出力ノードに接続されている。
（Ｎ＋１）個のアンプ３は、それぞれ、チョッパタイプの１stアンプＡ（Ａ０〜Ａ５の何れか）と、チョッパタイプの１stアンプＡの出力に接続された、正相出力端と逆相出力端とを有する２ndアンプＢ（Ｂ０〜Ｂ５の何れか）とから構成される。

このうち２ndアンプＢは、たとえば、図５と同じ構成を有する。
すなわち、２ndアンプＢは、図５を参照すると、差動ペアをなす２つのＮＭＯＳトランジスタ１０２ａおよび１０２ｂと、１つの電流源１０３とからなる。ＮＭＯＳトランジスタ１０２ａのゲートに入力信号の電圧（入力電圧Ｖin）が印加され、他のＭＯＳトランジスタ１０２ｂのゲートに基準電圧Ｖｒが入力される。ＮＭＯＳトランジスタ１０２ａと１０２ｂはソース同士が接続され、電流源１０３を流れる電流によりバイアスされる。

１stアンプＡは、図１に示すように、アンプ３１と、アンプ３１の入出力間に接続され、クロックｃｋ１により制御されるスイッチ３２と、アンプ３１の入力に接続されているキャパシタ３３と、キャパシタ３３の入力ノードに並列に接続され、それぞれクロックｃｋ２,ｃｋ１により制御されるスイッチ３４,３５ｕ,３５ｄとを有する。より詳細には、スイッチ３４がクロックｃｋ２により制御され、スイッチ３５ｕ,３５ｄがクロックｃｋ１により制御されるが、その一方のみオンする。

図２に、セレクタＳＥＬ１〜ＳＥＬ５の基本構成を示す。
このセレクタは、２つの入力の一方を選択して出力する２つの単位スイッチ４１と４２とを備える。単位スイッチ４１の一方の入力端子を「第１入力端子ＴＩ１」と称し、他方の入力端子を「第２入力端子ＴＩ２」と称する。同様に、単位スイッチ４２の一方の入力端子を「第３入力端子ＴＩ３」と称し、他方の入力端子を「第４入力端子ＴＩ４」と称する。単位スイッチ４１の出力端子を「第１出力端子ＴＯ１」と称し、単位スイッチ４２の出力端子を「第２出力端子ＴＯ２」と称する。

２ndアンプＢ、すなわちアンプＢｉ（ｉ＝０〜５）において、アンプＢ０を除く５つのアンプＢｉの逆相出力端子（白丸で表記）がＳＥＬｉの第１入力端子ＴＩ１に接続されている。また、アンプＢ５を除く５つのアンプＢｉの逆相出力端子は、セレクタＳＥＬ（ｉ＋１）の第２入力端子ＴＩ２に接続されている。
同様に、アンプＢ０を除く５つのアンプＢｉの正相出力端子（白丸表記でない出力端子）がＳＥＬｉの第３入力端子ＴＩ３に接続されている。また、アンプＢ５を除く５つのアンプＢｉの正相出力端子は、セレクタＳＥＬ（ｉ＋１）の第４入力端子ＴＩ４に接続されている。

奇数番目のセレクタＳＥＬ１,ＳＥＬ３,ＳＥＬ５の第１出力端子ＴＯ１と、偶数番目のセレクタＳＥＬ２,ＳＥＬ４の第２出力端子ＴＯ２は、負荷抵抗Ｒａを介して電源電圧Ｖddに接続されている出力電圧Ｖｏａの出力ノードに接続されている。逆に、奇数番目のセレクタＳＥＬ１,ＳＥＬ３,ＳＥＬ５の第２出力端子ＴＯ２と、偶数番目のセレクタＳＥＬ２,ＳＥＬ４の第１出力端子ＴＯ１は、負荷抵抗Ｒｂを介して電源電圧Ｖddに接続されている出力電圧Ｖｏｂの出力ノードに接続されている。

１stアンプＡ０〜Ａ５の動作は、基本的には図８（Ａ）と同じである。ただし、本実施形態では、入力端にあるスイッチが３個になっている。このうちスイッチ３４には、入力電圧Ｖinが供給される。他の２つのスイッチ３５ｕ（上向き表記のスイッチ）とスイッチ３５ｄ（下向き表記のスイッチ）に関し、基準電圧Ｖr1がアンプＡ１のスイッチ３５ｕとアンプＡ２のスイッチ３５ｄとに入力可能となっている。同様に、基準電圧Ｖr2がアンプＡ２のスイッチ３５ｕとアンプＡ３のスイッチ３５ｄとに、基準電圧Ｖr3がアンプＡ３のスイッチ３５ｕとアンプＡ４のスイッチ３５ｄとに、それぞれ入力可能となっている。一方、最小の基準電圧Ｖrbは、アンプＡ０のスイッチ３５ｕ,３５ｄの双方と、アンプＡ１のスイッチ３５ｄとに入力可能となっている。また、最大の基準電圧Ｖrtは、アンプＡ５のスイッチ３５ｕ,３５ｄの双方と、アンプＡ４のスイッチ３５ｕとに入力可能となっている。

この上向き表記のスイッチ３５ｕと下向き表記のスイッチ３５ｄは、ＡＺ制御（AZ-control）信号によって、リセット時にどちらか一方が選択される。なお、本図では図を簡単化するためにスイッチ３５ｕと３５ｄとをシングルエンド形式にて表しているが、どちらか一方がオンするため差動入力で表すこともできる。

２ndアンプＢ（Ｂ０〜Ｂ５）は、図５と同じような特性を有する。

図３に、フォールディンング回路のタイミングチャートを示す。
図３において、図３（Ａ）に示すフェイズφ０〜φ１６の各フェイズでリセットモードとアンプモードの組み合わせが制御される。
図３（Ｃ０）〜図３（Ｃ５）は、図８に示すクロックｃｋ１とｃｋ２とにより制御されるリセットモードとアンプモードを示すものであり、そのハイレベルはクロックｃｋ１がオン（ハイレベルに遷移）したリセットモード、そのローレベルはクロックｃｋ２がオンしたアンプモードを示す。
図３（Ｂ）は、クロックｃｋ１がオンしているときに、図１に示す上向き表記のスイッチ３５ｕが選択されてオンするか、下向き表記のスイッチ３５ｄが選択されてオンするかを制御するＡＺ制御信号を示している。ＡＺ制御信号がハイレベル「Ｈ」のときに下向き表記のスイッチ３５ｄが選択されてオンし、ＡＺ制御信号がローレベル「Ｌ」のときに上向き表記のスイッチ３５ｕが選択されてオンする。言い換えると、ＡＺ制御信号はリセット時に、最大の基準電圧Ｖrt、最小の基準電圧Ｖrb、基準電圧Ｖri(i=1,2,3)の中から、どの基準電圧を選択するかを制御する。選択された基準電圧が基準電圧Ｖｒである。
また、図３（Ｄ１）〜図３（Ｄ５）は、セレクタＳＥＬ１〜ＳＥＬ５の制御信号（セレクタ制御信号）を示すものであり、これらの図において「Ｂ１」〜「Ｂ５」の表記は、セレクタの入力側の選択状態を示す。そして、図３（Ｄ１）〜図３（Ｄ５）に示すセレクタ制御信号は、そのレベルが「Ｈ」のとき上側の第１入力端子ＴＩ１と第３入力端子ＴＩ３を選択し、それぞれ第１出力端子ＴＯ１と第２出力端子ＴＯ２に接続する。また、セレクタ制御信号のレベルが「Ｌ」のとき下側の第２入力端子ＴＩ２と第４入力端子ＴＩ４を選択し、それぞれ第１出力端子ＴＯ１と第２出力端子ＴＯ２に接続する。

最初にイニシャルフェイズφ０では、全てのプリアンプ（１stアンプＡ０〜Ａ５）がリセットモード、このとき全てのプリアンプの入出力はショート、入力電圧Ｖinの端子側はオープンとなり、その時の基準電圧Ｖｒの接続先は、ＡＺ制御信号が「Ｈ」であるので下向き表記のスイッチ３５ｄがオンする。したがって、プリアンプＡ０およびＡ１に与えられる基準電圧Ｖｒ(A0)およびＶｒ(A1)が共に最小の基準電圧Ｖrb、プリアンプＡ２に与えられる基準電圧Ｖｒ(A2)が基準電圧Ｖr1、プリアンプＡ３に与えられる基準電圧Ｖｒ(A3)が基準電圧Ｖr2、プリアンプＡ４に与えられる基準電圧Ｖｒ(A4)が基準電圧Ｖr3、プリアンプＡ５に与えられる基準電圧Ｖｒ(A5)が最大の基準電圧Ｖrtとなる。

この各基準電圧Ｖｒ(A0)〜Ｖｒ(A5)を、プリアンプＡ０〜Ａ５のリセット電圧に対しサンプルする。サンプリング動作の基本は図８と同じである。

次のフェイズφ１では、全プリアンプＡ０〜Ａ５はアンプモード、この時全てのプリアンプ内のアンプ３１の入出力は開放、また、基準電圧Ｖｒ(A0)〜Ｖｒ(A5)への接続も開放され、キャパシタ３３は入力電圧Ｖinに接続される。このため、アンプ３１の入力には、先のフェイズでサンプルされた電圧と入力電圧Ｖinとの変化分が伝達され、ここで増幅される。アンプ３１の出力は２ndアンプＢ０〜Ｂ５にて電圧電流変換され、変換された電流がセレクタＳＥＬ１〜ＳＥＬ５により制御されて負荷抵抗Ｒａ,Ｒｂを流れる。この時、セレクタの制御信号に応じて、その入力側の２ndアンプＢ０〜Ｂ５全てを選択している。

フェイズφ２では、図３（Ｃ０）に示すようにプリアンプＡ０がリセットモード、プリアンプＡ１〜Ａ５がアンプモードとなる。
より詳細には、このフェイズφ２では、図３（Ｄ１）〜図３（Ｄ５）に示すセレクタ制御信号のレベルが「Ｈ」のときに図２に示すスイッチ４１,４２は上側の入力（第１および第３入力端子ＴＩ１,ＴＩ３）を選択していることから、２ndアンプＢ１〜Ｂ５については、図４に示すアンプＤ１〜Ｄ５と同じ接続状態（アンプ状態）となり、前述した式(1-1)および(1-2)の状態と、前述した式(2-1)および(2-2)の状態とが、入力電圧Ｖinが大きくなるにつれて交互に現れフォールディング波形が出力される。一方、２ndアンプＢ０の出力がオープンとなるため、この２ndアンプＢ０はアンプ動作に寄与しない「アンプ休止状態」となる。
本実施形態では、このアンプ休止状態を利用してリセット動作を行う。このときの基準電圧Ｖｒの選択はＡＺ制御信号が「Ｌ」であることから、上向き表記のスイッチ３５ｕが選択される。この場合プリアンプＡ０はスイッチ３５ｕ,３５ｄが共に最小の基準電圧最小の基準電圧Ｖrbに接続されているため、この最小の基準電圧Ｖrbがサンプルされ、リセット動作が行われる。
このように、セレクタの制御により、たとえプリアンプＡ０がリセット動作していても、その出力側の２ndアンプＢ０の出力がオープンとなっており、このリセット動作がフォールディング波形の生成に影響を与えることはない。

フェイズφ３では、プリアンプＡ０がアンプモードに復帰するとともに、プリアンプＡ１のみがリセットモードとなる。このとき図３（Ｄ１）に示すように、セレクタＳＥＬ１のみ下側の入力（第２および第４入力端子ＴＩ２,ＴＩ４）を選択していることから、２ndアンプＢ０およびＢ２〜Ｂ５が「アンプ状態」となり、２ndアンプＢ１が「アンプ休止状態」となる。一方、プリアンプＡ１において、基準電圧Ｖｒの選択はＡＺ制御信号が「Ｌ」のため上向き表記のスイッチ３５ｕが選択され、基準電圧Ｖr1がサンプルされる。ただし、このフェイズφ３では、プリアンプＡ１の後段に接続されている２ndアンプＢ１の出力がセレクタ制御によりオープンとなっていることから、プリアンプＡ１がリセット動作がフォールディング波形の生成に影響を与えることはない。

以下同様の動作を繰り返し、プリアンプＡ０〜Ａ５のうち必ず１個のプリアンプが、６フェイズに１回の割合で順次リセットモードとなり、他の残りの５個をフォールディング波形の生成に用いる。つまり、動作上は連続系の信号処理でフォールディング波形を生成するが、バックグランドでアンプをリセットさせる。その結果、チョッパタイプ特有の離散系のオフセットキャンセル機能を持たせることができる、更に通常のチョッパのように毎サイクル全てのアンプをリセットする必要がないことからキックバックノイズを大幅に低減することができる。
また、ＡＤ変換器のような要素回路に応用する際、本発明はバックグランドでリセットすることからＡＤ変換器のクロック周波数とは全く異なる周期で独立にリセット周期を選択することができるため、クロック周波数が高くてもアンプには十分なリセット期間を与えることができる。

なお、折り返し回数Ｎ（上記例ではＮ＝５）より一つ多くのアンプ３を配置することが要件である。したがって、アンプ３の数は６以上であればよい。アンプ数が上記説明より１つ多い７の場合、フォールディン波形を生成するのに必要なアンプ３の数が５つであるのでバックグランドで２つずつリセットすることになる。リセットするアンプ数はいくつでもよいが、面積および消費電力も増加することから、必要なだけ増やすことが望ましい。

以上のように、本実施形態では、折り返し数よりも一つ多くアンプを配置することで連続的にフォールディング波形を生成しつつ、バックグランドアンプのオフセットをキャンセルすることができるので高精度のフォールディング信号が生成可能となる。

本実施形態に係るフォールディング回路の回路図である。セレクタの基本構成図である。フォールディンング回路のタイミングチャートである。一般的なフォールディング回路の回路図である。アンプの回路図である。アンプの入出力特性図である。フォールディング波形図である。チョッパタイプのアンプとクロック波形図である。

符号の説明

１…フォールディング回路、２…基準電圧発生回路、３,３１…アンプ、３２,３４…スイッチ、３３…キャパシタ、３５ｕ…上向き表記のスイッチ、３５ｄ…下向き表記のスイッチ、４１,４２…単位スイッチ、Ａ０〜Ａ５…１stアンプ、Ｂ０〜Ｂ５…２ndアンプ、ＳＥＬ０〜ＳＥＬ５…セレクタ、Ｒ１〜Ｒ４…抵抗、Ｒａ,Ｒｂ…負荷抵抗、ＴＩ１…第１入力端子、ＴＩ２…第２入力端子、ＴＩ３…第３入力端子、ＴＩ４…第４入力端子、ＴＯ１…第１出力端子、ＴＯ２…第２出力端子、Ｖr1〜Ｖr3…基準電圧、Ｖrt…最大の基準電圧、Ｖrb…最小の基準電圧、Ｖｏａ,Ｖｏｂ…出力電圧

Claims

折り返し数Ｎ（奇数）のフォールディング波形を生成するフォールディング回路であって、
複数の異なる電圧を基準電圧として発生させる基準電圧発生回路と、
前記基準電圧とアナログ入力電圧との差電圧を増幅する少なくとも（Ｎ＋１）個のアンプと、
前記少なくとも（Ｎ＋１）個のアンプの中からＮ個のアンプを選択し、非選択のアンプの出力をオープンにする少なくともＮ個のセレクタと、
前記セレクタが選択したアンプの出力に接続される２つの負荷抵抗と、
少なくとも１個の非選択のアンプがつぎにアンプ動作するときのリセット電圧レベルを設定するリセット動作と、他の選択されたアンプが行うアンプ動作とが周期的に繰り返されるように、前記アンプおよび前記セレクタを制御する制御部と、
を有するフォールディング回路。
前記アンプは、チョッパタイプのアンプで構成されている
請求項１に記載のフォールディング回路。
折り返し数Ｎ（奇数）のフォールディング波形を生成するフォールディング回路を有するアナログ−デジタル変換器であって、
前記フォールディング回路が、
複数の異なる電圧を基準電圧として発生させる基準電圧発生回路と、
前記基準電圧とアナログ入力電圧との差電圧を増幅する少なくとも（Ｎ＋１）個のアンプと、
前記少なくとも（Ｎ＋１）個のアンプの中からＮ個のアンプを選択し、非選択のアンプの出力をオープンにする少なくともＮ個のセレクタと、
前記セレクタが選択したアンプの出力に接続される２つの負荷抵抗と、
少なくとも１個の非選択のアンプがつぎにアンプ動作するときのリセット電圧レベルを設定するリセット動作と、他の選択されたアンプが行うアンプ動作とが周期的に繰り返されるように、前記アンプおよび前記セレクタを制御する制御部と、
を有するアナログ−デジタル変換器。
前記アンプは、チョッパタイプのアンプで構成されている
請求項３に記載のアナログ−デジタル変換器。