JPH11145831A - アナログ・ディジタル変換器用の差動ペアに基づく電流及び折りたたみ補間回路 - Google Patents
アナログ・ディジタル変換器用の差動ペアに基づく電流及び折りたたみ補間回路Info
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- JPH11145831A JPH11145831A JP10229801A JP22980198A JPH11145831A JP H11145831 A JPH11145831 A JP H11145831A JP 10229801 A JP10229801 A JP 10229801A JP 22980198 A JP22980198 A JP 22980198A JP H11145831 A JPH11145831 A JP H11145831A
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- H03M1/141—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit in which at least one step is of the folding type; Folding stages therefore
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Abstract
(57)【要約】
【課題】 アナログ・ディジタル変換器が低い電源電圧
で高速動作することができるようにした差動ペアに基づ
く電流折りたたみ補間回路を提供する。 【解決手段】 電流折りたたみ及び補間回路（８０）が
Ｌ個のフォルダーを有し、各フォルダーは、入力電圧に
よりバイアスされたＮ個の第１のトランジスタ（８６〜
８９、１００〜１０３）、及び基準電圧によりバイアス
されたＮ個の第２のトランジスタを有するＭ個の差動ペ
ア（８２、８４）と、前記第１及び第２のトランジスタ
のソース端子に接続された電流源（１１０、１１２）と
を含む。２つのフォルダー（８２、８４）から選択され
た前記第１のトランジスタ（８９、１００）のドレイン
端子間、及び前記第２のトランジスタ（９３、９６）の
ドレイン端子間を相互に接続して、フォルダー間に補間
信号を発生させる。
で高速動作することができるようにした差動ペアに基づ
く電流折りたたみ補間回路を提供する。 【解決手段】 電流折りたたみ及び補間回路（８０）が
Ｌ個のフォルダーを有し、各フォルダーは、入力電圧に
よりバイアスされたＮ個の第１のトランジスタ（８６〜
８９、１００〜１０３）、及び基準電圧によりバイアス
されたＮ個の第２のトランジスタを有するＭ個の差動ペ
ア（８２、８４）と、前記第１及び第２のトランジスタ
のソース端子に接続された電流源（１１０、１１２）と
を含む。２つのフォルダー（８２、８４）から選択され
た前記第１のトランジスタ（８９、１００）のドレイン
端子間、及び前記第２のトランジスタ（９３、９６）の
ドレイン端子間を相互に接続して、フォルダー間に補間
信号を発生させる。
Description
【０００１】
【発明の属する技術分野】本発明は、概して電子回路の
分野に関する。特に、本発明は、アナログ・ディジタル
変換器用の差動ペアに基づく電流折りたたみ及び補間回
路に関する。
分野に関する。特に、本発明は、アナログ・ディジタル
変換器用の差動ペアに基づく電流折りたたみ及び補間回
路に関する。
【０００２】
【従来の技術】家電における進歩は高精細度テレビジョ
ン（ＨＤＴＶ）、磁気記録サンプリング検出器、医療画
像、及び電気通信及びケーブル・ネットワーク用ディジ
タル伝送リンクのようなアプリケーションにおいて、高
速アナログ・ディジタル変換器に対する必要性を発生さ
せている。これらアプリケーションの多くのものは高価
なＢｉＣＭＯＳ技術よりもＣＭＯＳ（相補性金属酸化膜
半導体）により実施されている。
ン（ＨＤＴＶ）、磁気記録サンプリング検出器、医療画
像、及び電気通信及びケーブル・ネットワーク用ディジ
タル伝送リンクのようなアプリケーションにおいて、高
速アナログ・ディジタル変換器に対する必要性を発生さ
せている。これらアプリケーションの多くのものは高価
なＢｉＣＭＯＳ技術よりもＣＭＯＳ（相補性金属酸化膜
半導体）により実施されている。
【０００３】フラッシュ・アナログ・ディジタル変換器
（ＡＤＣ）は超高速変換を実現するために採用されてい
た。そのアナログ入力電圧は、２N −１個の比較器に並
列に供給され、これらは抵抗ラダーに接続されており、
所定数の上昇基準電圧を発生させている。これらの比較
器は、基準電圧レベルと比較されて入力電圧レベルに従
って周期的な温度計コードを発生する。次いで、この温
度計コードはデコードされてディジタル出力を発生させ
る。フラッシュ・アナログ・ディジタル変換器は高速で
あるが、しかし多数の比較器を必要とし、これらは典型
的に大きな面積を必要とし、かつ高電力消費である。更
に、入力電圧に接続されている多数の比較器は、入力ノ
ードに大きな寄生負荷を発生させる原因となる。このよ
うな大きな容量性負荷は変換器の速度を制限する。
（ＡＤＣ）は超高速変換を実現するために採用されてい
た。そのアナログ入力電圧は、２N −１個の比較器に並
列に供給され、これらは抵抗ラダーに接続されており、
所定数の上昇基準電圧を発生させている。これらの比較
器は、基準電圧レベルと比較されて入力電圧レベルに従
って周期的な温度計コードを発生する。次いで、この温
度計コードはデコードされてディジタル出力を発生させ
る。フラッシュ・アナログ・ディジタル変換器は高速で
あるが、しかし多数の比較器を必要とし、これらは典型
的に大きな面積を必要とし、かつ高電力消費である。更
に、入力電圧に接続されている多数の比較器は、入力ノ
ードに大きな寄生負荷を発生させる原因となる。このよ
うな大きな容量性負荷は変換器の速度を制限する。
【０００４】従って、技術はフラッシュ・アナログ・デ
ィジタル変換器で必要とされる比較器の数を少なくする
ことが求められていた。折りたたみ（ｆｏｌｄｉｎｇ）
はこの目的を達成するために用いられるアナログ前処理
ステップである。必要とする比較器の数は折りたたみの
度合いにより減少される。図１は折りたたみ係数４を有
する５ビット変換器に関する折りたたみ概念を示すグラ
フである。折りたたみ信号を発生するために用いられる
フォルダーは、典型的には、交差接続された差動ペアに
より実施される。補間は、折りたたみと組合わせて中間
折りたたみ信号を発生させることにより、同一数の折り
たたみ信号を発生するために必要とされるフォルダー数
を減少させることができるもう一つの技術である。図２
Ａ及び２Ｂは補間の概念を示すグラフである。
ィジタル変換器で必要とされる比較器の数を少なくする
ことが求められていた。折りたたみ（ｆｏｌｄｉｎｇ）
はこの目的を達成するために用いられるアナログ前処理
ステップである。必要とする比較器の数は折りたたみの
度合いにより減少される。図１は折りたたみ係数４を有
する５ビット変換器に関する折りたたみ概念を示すグラ
フである。折りたたみ信号を発生するために用いられる
フォルダーは、典型的には、交差接続された差動ペアに
より実施される。補間は、折りたたみと組合わせて中間
折りたたみ信号を発生させることにより、同一数の折り
たたみ信号を発生するために必要とされるフォルダー数
を減少させることができるもう一つの技術である。図２
Ａ及び２Ｂは補間の概念を示すグラフである。
【０００５】従来、折りたたみ回路はバイポーラ半導体
技術により実施されて複数の折りたたみ電圧信号を発生
させていた。多数の差動ペアにより実施されたＣＭＯＳ
電流折りたたみ回路は、フリン（Ｍｉｃｈａｅｌ Ｆｌ
ｙｎｎ）ほかによる「電流モード補間を有するＣＭＯＳ
折りたたみＡＤＣ（ＣＭＯＳ Ｆｏｌｄｉｎｇ ＡＤＣ
ｗｉｔｈ Ｃｕｒｒｅｎｔ−Ｍｏｄｅ Ｉｎｔｅｒｐ
ｏｌａｔｉｏｎ）」、ＩＥＥＥ国際半導体回路会議、１
９９５年２月１７日、フリンほかによる「電流モード補
間を有するＣＭＯＳ折りたたみＡ／Ｄ変換器（ＣＭＯＳ
Ｆｏｌｄｉｎｇ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒｓ ｗ
ｉｔｈ Ｃｕｒｒｅｎｔ−Ｍｏｄｅ Ｉｎｔｅｒｐｏｌ
ａｔｉｏｎ）」、ＩＥＥＥ半導体回路ジャーナル、第３
１巻、第９号、１９９６年９月（いずれも引用により関
連され、以下では「フリンほかによる」と云う）。電流
ディバイダを用いた電流信号補間技術は、フリンほかに
より提案されている。アナログ・ディジタル変換器に折
りたたみ及び補間技術を共に採用すると、付加された回
路レイヤのために信号パスが更に長くなる。これは変換
器を遅くしてしまう恐れがある。更に、電流ディバイダ
おけるトランジスタは、デバイスを整合させるためにサ
イズを比較的大きくすることを必要とすることがある。
大きなデバイスを使用すれば、これに関連した大きな容
量が一層遅い回路にしてしまう恐れがある。この機構
は、低電源電圧レベルで機能するために、更に電流ミラ
ーのような付加的な回路を必要とすることにもなり得
る。
技術により実施されて複数の折りたたみ電圧信号を発生
させていた。多数の差動ペアにより実施されたＣＭＯＳ
電流折りたたみ回路は、フリン（Ｍｉｃｈａｅｌ Ｆｌ
ｙｎｎ）ほかによる「電流モード補間を有するＣＭＯＳ
折りたたみＡＤＣ（ＣＭＯＳ Ｆｏｌｄｉｎｇ ＡＤＣ
ｗｉｔｈ Ｃｕｒｒｅｎｔ−Ｍｏｄｅ Ｉｎｔｅｒｐ
ｏｌａｔｉｏｎ）」、ＩＥＥＥ国際半導体回路会議、１
９９５年２月１７日、フリンほかによる「電流モード補
間を有するＣＭＯＳ折りたたみＡ／Ｄ変換器（ＣＭＯＳ
Ｆｏｌｄｉｎｇ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒｓ ｗ
ｉｔｈ Ｃｕｒｒｅｎｔ−Ｍｏｄｅ Ｉｎｔｅｒｐｏｌ
ａｔｉｏｎ）」、ＩＥＥＥ半導体回路ジャーナル、第３
１巻、第９号、１９９６年９月（いずれも引用により関
連され、以下では「フリンほかによる」と云う）。電流
ディバイダを用いた電流信号補間技術は、フリンほかに
より提案されている。アナログ・ディジタル変換器に折
りたたみ及び補間技術を共に採用すると、付加された回
路レイヤのために信号パスが更に長くなる。これは変換
器を遅くしてしまう恐れがある。更に、電流ディバイダ
おけるトランジスタは、デバイスを整合させるためにサ
イズを比較的大きくすることを必要とすることがある。
大きなデバイスを使用すれば、これに関連した大きな容
量が一層遅い回路にしてしまう恐れがある。この機構
は、低電源電圧レベルで機能するために、更に電流ミラ
ーのような付加的な回路を必要とすることにもなり得
る。
【０００６】
【発明が解決しようとする課題】従って、アナログ・デ
ィジタル変換器用に改善された折りたたみ及び補間回路
に対する必要性が存在する。
ィジタル変換器用に改善された折りたたみ及び補間回路
に対する必要性が存在する。
【０００７】
【課題を解決するための手段】本発明によれば、従来の
回路に関連した欠点を除去する又は実質的に減少させる
差動ペアに基づく電流折りたたみ補間回路が提供され
る。
回路に関連した欠点を除去する又は実質的に減少させる
差動ペアに基づく電流折りたたみ補間回路が提供され
る。
【０００８】本発明の第１の特徴において、アナログ・
ディジタル変換器における電流又は曲げ及び補間回路
は、Ｌ個のフォルダーを有し、各フォルダーは、相互に
接続されたソース端子を有し、かつ入力電圧によりバイ
アスされたＮ個の第１トランジスタ、及び相互に接続さ
れたソース端子を有し、かつ３つの基準電圧によりバイ
アスされたＮ個の第２のトランジスタをそれぞれ有する
Ｍ個の差動ペアと、前記第１及び第２のトランジスタの
ソース端子に接続された電流源とを含む。異なる差動ペ
アの第２のトランジスタは、異なる基準電圧によりバイ
アスされる。一方のフォルダーの選択された前記第１の
トランジスタのドレイン端子は、少なくとも一つの他方
のフォルダーの選択された前記第１のトランジスタのド
レイン端子に接続され、かつ一方のフォルダーの選択さ
れた前記第２のトランジスタのドレイン端子は、少なく
とも一つの他方のフォルダーの選択された前記第２のト
ランジスタのドレイン端子に接続される。２つのフォル
ダー間で１より多くの補間信号を発生することができ
る。
ディジタル変換器における電流又は曲げ及び補間回路
は、Ｌ個のフォルダーを有し、各フォルダーは、相互に
接続されたソース端子を有し、かつ入力電圧によりバイ
アスされたＮ個の第１トランジスタ、及び相互に接続さ
れたソース端子を有し、かつ３つの基準電圧によりバイ
アスされたＮ個の第２のトランジスタをそれぞれ有する
Ｍ個の差動ペアと、前記第１及び第２のトランジスタの
ソース端子に接続された電流源とを含む。異なる差動ペ
アの第２のトランジスタは、異なる基準電圧によりバイ
アスされる。一方のフォルダーの選択された前記第１の
トランジスタのドレイン端子は、少なくとも一つの他方
のフォルダーの選択された前記第１のトランジスタのド
レイン端子に接続され、かつ一方のフォルダーの選択さ
れた前記第２のトランジスタのドレイン端子は、少なく
とも一つの他方のフォルダーの選択された前記第２のト
ランジスタのドレイン端子に接続される。２つのフォル
ダー間で１より多くの補間信号を発生することができ
る。
【０００９】本発明の他の特徴において、アナログ・デ
ィジタル変換器用の電流折りたたみ及び補間回路は、Ｆ
3 フォルダーを含むＬ個のフォルダーを有し、前記Ｆ3
フォルダーは、入力電圧によりバイアスされ、かつ相互
に接続されたＮ個の第１のトランジスタのソース端子を
有する前記第１のトランジスタと、多数の所定基準電圧
によりバイアスされ、かつ前記第１のトランジスタのソ
ース端子に接続されたＮ個の第２のトランジスタのソー
ス端子を有する前記第２のトランジスタとを含む。第１
の電流源は、前記第１及び第２のトランジスタのソース
端子に接続されて、前記第１及び第２のトランジスタに
おける総電流量Ｉ、前記第１のトランジスタのそれぞれ
における電流量Ｉ1 ／Ｎ、及び前記第２のトランジスタ
のそれぞれにおける電流量Ｉ2 ／Ｎを発生する。ただ
し、Ｉ＝Ｉ1 ＋Ｉ2 。Ｆ5 フォルダーは、多数の所定基
準電圧によりバイアスされ、かつ相互に接続されたＮ個
の第３のトランジスタのソース端子を有する前記第３の
トランジスタと、前記入力電圧によりバイアスされ、か
つ前記第３のトランジスタのソース端子に接続されたＮ
個の第４のトランジスタのソース端子を有する前記第４
のトランジスタと、前記第３及び第４のトランジスタの
ソース端子に接続されて、前記第３及び第４のトランジ
スタに流れる総電流量Ｉ、前記第１のトランジスタのそ
れぞれにおける電流量Ｉ3 ／Ｎ、及び前記第２のトラン
ジスタのそれぞれにおける電流量Ｉ4 ／Ｎを発生する第
２の電流源とを含む。ただし、Ｉ＝Ｉ3 ＋Ｉ4 。前記第
２のトランジスタのうちの一つ及び前記第３のトランジ
スタのうちの一つのドレイン端子は、相互に接続されて
補間電流ＩF4+ ＝Ｉ2 ／Ｎ＋Ｉ3 ／Ｎを発生させる結果
となり、前記第１のトランジスタのうちの２つの第２の
端子は、相互に接続されて電流ＩF3+ ＝２Ｉ1 ／Ｎ＋Ｉ
3 ／Ｎを発生させる結果となり、前記第２のトランジス
タのうちの２つのドレイン端子は、相互に接続されて電
流ＩF3+ ＝２Ｉ2 ／Ｎを発生させる結果となる。
ィジタル変換器用の電流折りたたみ及び補間回路は、Ｆ
3 フォルダーを含むＬ個のフォルダーを有し、前記Ｆ3
フォルダーは、入力電圧によりバイアスされ、かつ相互
に接続されたＮ個の第１のトランジスタのソース端子を
有する前記第１のトランジスタと、多数の所定基準電圧
によりバイアスされ、かつ前記第１のトランジスタのソ
ース端子に接続されたＮ個の第２のトランジスタのソー
ス端子を有する前記第２のトランジスタとを含む。第１
の電流源は、前記第１及び第２のトランジスタのソース
端子に接続されて、前記第１及び第２のトランジスタに
おける総電流量Ｉ、前記第１のトランジスタのそれぞれ
における電流量Ｉ1 ／Ｎ、及び前記第２のトランジスタ
のそれぞれにおける電流量Ｉ2 ／Ｎを発生する。ただ
し、Ｉ＝Ｉ1 ＋Ｉ2 。Ｆ5 フォルダーは、多数の所定基
準電圧によりバイアスされ、かつ相互に接続されたＮ個
の第３のトランジスタのソース端子を有する前記第３の
トランジスタと、前記入力電圧によりバイアスされ、か
つ前記第３のトランジスタのソース端子に接続されたＮ
個の第４のトランジスタのソース端子を有する前記第４
のトランジスタと、前記第３及び第４のトランジスタの
ソース端子に接続されて、前記第３及び第４のトランジ
スタに流れる総電流量Ｉ、前記第１のトランジスタのそ
れぞれにおける電流量Ｉ3 ／Ｎ、及び前記第２のトラン
ジスタのそれぞれにおける電流量Ｉ4 ／Ｎを発生する第
２の電流源とを含む。ただし、Ｉ＝Ｉ3 ＋Ｉ4 。前記第
２のトランジスタのうちの一つ及び前記第３のトランジ
スタのうちの一つのドレイン端子は、相互に接続されて
補間電流ＩF4+ ＝Ｉ2 ／Ｎ＋Ｉ3 ／Ｎを発生させる結果
となり、前記第１のトランジスタのうちの２つの第２の
端子は、相互に接続されて電流ＩF3+ ＝２Ｉ1 ／Ｎ＋Ｉ
3 ／Ｎを発生させる結果となり、前記第２のトランジス
タのうちの２つのドレイン端子は、相互に接続されて電
流ＩF3+ ＝２Ｉ2 ／Ｎを発生させる結果となる。
【００１０】ハード・ディスク読み出しチャネルにおけ
る本発明の更に他の特徴において、アナログ・ディジタ
ル変換器は、Ｌ個のフォルダーを有する折り曲げ補間回
路を含む。各フォルダーは、相互に接続されたソース端
子を有し、かつ入力電圧によりバイアスされたＮ個の第
１のトランジスタ、及び相互に接続されたソース端子を
有し、かつ基準電圧によりバイアスされたＮ個の第２の
トランジスタをそれぞれ有する異なるＭペアと、前記第
１及び第２の前記ソース端子に接続された電流源とを有
する。異なる差動ペアの前記第２のトランジスタは、異
なる基準電圧によりバイアスされる。一方のフォルダー
の選択された前記第１のトランジスタのドレイン端子
は、少なくとも一つの他方のフォルダーの選択された前
記第１のトランジスタのドレイン端子に接続され、かつ
一方のフォルダーの選択された前記第２のトランジスタ
のドレイン端子は、少なくとも一つの他方のフォルダー
の選択された前記第２のトランジスタのドレイン端子に
接続されている。２Ｌ個の比較器は、前記Ｌ個のフォル
ダーの所定の前記第１及び第２のトランジスタのドレイ
ン端子に接続されている。前記比較器にデコーダが接続
されて前記入力電圧を表す周期的なディジタルの温度計
コードを発生する。
る本発明の更に他の特徴において、アナログ・ディジタ
ル変換器は、Ｌ個のフォルダーを有する折り曲げ補間回
路を含む。各フォルダーは、相互に接続されたソース端
子を有し、かつ入力電圧によりバイアスされたＮ個の第
１のトランジスタ、及び相互に接続されたソース端子を
有し、かつ基準電圧によりバイアスされたＮ個の第２の
トランジスタをそれぞれ有する異なるＭペアと、前記第
１及び第２の前記ソース端子に接続された電流源とを有
する。異なる差動ペアの前記第２のトランジスタは、異
なる基準電圧によりバイアスされる。一方のフォルダー
の選択された前記第１のトランジスタのドレイン端子
は、少なくとも一つの他方のフォルダーの選択された前
記第１のトランジスタのドレイン端子に接続され、かつ
一方のフォルダーの選択された前記第２のトランジスタ
のドレイン端子は、少なくとも一つの他方のフォルダー
の選択された前記第２のトランジスタのドレイン端子に
接続されている。２Ｌ個の比較器は、前記Ｌ個のフォル
ダーの所定の前記第１及び第２のトランジスタのドレイ
ン端子に接続されている。前記比較器にデコーダが接続
されて前記入力電圧を表す周期的なディジタルの温度計
コードを発生する。
【００１１】本発明の技術的な効果は、電流折りたたみ
及び補間回路における回路数及び内部ノードの数を減少
させる。デバイスの数も減少され、かつその結果の経路
指定の複雑さが低減する。従って、この簡単な回路が更
に高速で動作することができる。更に、本発明の折りた
たみ補間回路は非常に低い電源電圧で動作することがで
きる。
及び補間回路における回路数及び内部ノードの数を減少
させる。デバイスの数も減少され、かつその結果の経路
指定の複雑さが低減する。従って、この簡単な回路が更
に高速で動作することができる。更に、本発明の折りた
たみ補間回路は非常に低い電源電圧で動作することがで
きる。
【００１２】本発明のより良く理解するために、添付図
面を参照することができる。
面を参照することができる。
【００１３】
【発明の実施の形態】本発明の好ましい実施例は図１〜
７に示されており、種々の図面において同一及び対応す
る部分を参照するために同一参照番号が使用されてい
る。
７に示されており、種々の図面において同一及び対応す
る部分を参照するために同一参照番号が使用されてい
る。
【００１４】図３を参照すると、本発明の教えにより構
築された折りたたみ及び補間アナログ・ディジタル変換
器１０のブロック図が示されている。この折りたたみ及
び補間アナログ・ディジタル変換器１０は、例えば入力
アナログ電圧ＶIN、及び抵抗ラダー（図示なし）から得
た上昇基準電圧レベルを入力している折りたたみ及び補
間回路１６を備えている。更に、折りたたみ及び補間回
路１６は、折りたたみ及び補間アナログ・ディジタル変
換器１０の精度を増加させるために、比較用の複数の折
りたたみ電流信号を発生する。これらの折りたたみ電流
信号、及びその補数電流信号は、補間又は中間折りたた
み電流信号、及び補数を発生するために使用される。粗
アナログ・ディジタル変換器１８はディジタル出力の最
上位ビット（ＭＳＢ）を発生するために使用される。折
りたたみ及び補間回路１６により発生した中間折りたた
み電流信号及び補数と、オリジナルの折りたたみ信号及
び補数とは、多数の差動比較器２０に入力される。これ
らの差動比較器２０は周期的な温度計コードを発生し、
次にこの温度計コードはデコーダ２４によりデコードさ
れてディジタル出力信号を発生させる。粗アナログ・デ
ィジタル変換器１８に接続されているビット・シンクロ
ナイザ１８は、ディジタル出力信号の最上位ビット及び
最下位ビットを同期するために使用される。折りたたみ
及び補間アナログ・ディジタル変換器１０の実施例につ
いての更に詳細な説明は、フリンほかを参照することに
より得られる。
築された折りたたみ及び補間アナログ・ディジタル変換
器１０のブロック図が示されている。この折りたたみ及
び補間アナログ・ディジタル変換器１０は、例えば入力
アナログ電圧ＶIN、及び抵抗ラダー（図示なし）から得
た上昇基準電圧レベルを入力している折りたたみ及び補
間回路１６を備えている。更に、折りたたみ及び補間回
路１６は、折りたたみ及び補間アナログ・ディジタル変
換器１０の精度を増加させるために、比較用の複数の折
りたたみ電流信号を発生する。これらの折りたたみ電流
信号、及びその補数電流信号は、補間又は中間折りたた
み電流信号、及び補数を発生するために使用される。粗
アナログ・ディジタル変換器１８はディジタル出力の最
上位ビット（ＭＳＢ）を発生するために使用される。折
りたたみ及び補間回路１６により発生した中間折りたた
み電流信号及び補数と、オリジナルの折りたたみ信号及
び補数とは、多数の差動比較器２０に入力される。これ
らの差動比較器２０は周期的な温度計コードを発生し、
次にこの温度計コードはデコーダ２４によりデコードさ
れてディジタル出力信号を発生させる。粗アナログ・デ
ィジタル変換器１８に接続されているビット・シンクロ
ナイザ１８は、ディジタル出力信号の最上位ビット及び
最下位ビットを同期するために使用される。折りたたみ
及び補間アナログ・ディジタル変換器１０の実施例につ
いての更に詳細な説明は、フリンほかを参照することに
より得られる。
【００１５】図４はフリンほかにおいて説明されている
電流折りたたみ及び補間回路５０の概要回路である。図
５は、電流折りたたみ及び補間回路５０の理解に役立つ
と思われる電流折りたたみ及び補間回路５０の簡単なブ
ロック図である。電流折りたたみ及び補間回路５０は、
折りたたみ及び補間回路１６に接続された複数のフォル
ダー回路１２を含む。これらのフォルダー回路１２は、
一方の入力が入力電圧ＶINに接続され、また他方の入力
が基準電圧ＶREF3及びＶREF5に接続された多数のＮチャ
ネルＭＯＳＦＥＴ（ｎＭＯＳ）の差動ペア（フォルダー
回路）３０及び５２を含む。フォルダー回路１２は折り
たたみ電流ＩF3を発生し、またフォルダー回路５２は折
りたたみ電流ＩF5を発生する。フォルダー回路１２は電
流ディバイダ回路５１に接続されており、フォルダー回
路５２は第２の電流ディバイダ回路５４に接続されてい
る。電流ディバイダ回路５１はほぼ同一サイズの４つの
ｎＭＯＳトランジスタ５６〜５９を含み、これらのソー
ス端子は相互に接続され、かつ一方のドレインは差動ペ
ア３０におけるｎＭＯＳトランジスタのうちの一つのド
レインに接続されている。ｎＭＯＳトランジスタ５６〜
５９のゲート端子はバイアス電圧ＶBIASに接続されてい
る。ｎＭＯＳトランジスタ５７及び５８のドレイン端子
は相互に接続され、かつｎＭＯＳトランジスタ５６のド
レイン端子は隣接する電流ディバイダ（図示なし）に接
続されている。
電流折りたたみ及び補間回路５０の概要回路である。図
５は、電流折りたたみ及び補間回路５０の理解に役立つ
と思われる電流折りたたみ及び補間回路５０の簡単なブ
ロック図である。電流折りたたみ及び補間回路５０は、
折りたたみ及び補間回路１６に接続された複数のフォル
ダー回路１２を含む。これらのフォルダー回路１２は、
一方の入力が入力電圧ＶINに接続され、また他方の入力
が基準電圧ＶREF3及びＶREF5に接続された多数のＮチャ
ネルＭＯＳＦＥＴ（ｎＭＯＳ）の差動ペア（フォルダー
回路）３０及び５２を含む。フォルダー回路１２は折り
たたみ電流ＩF3を発生し、またフォルダー回路５２は折
りたたみ電流ＩF5を発生する。フォルダー回路１２は電
流ディバイダ回路５１に接続されており、フォルダー回
路５２は第２の電流ディバイダ回路５４に接続されてい
る。電流ディバイダ回路５１はほぼ同一サイズの４つの
ｎＭＯＳトランジスタ５６〜５９を含み、これらのソー
ス端子は相互に接続され、かつ一方のドレインは差動ペ
ア３０におけるｎＭＯＳトランジスタのうちの一つのド
レインに接続されている。ｎＭＯＳトランジスタ５６〜
５９のゲート端子はバイアス電圧ＶBIASに接続されてい
る。ｎＭＯＳトランジスタ５７及び５８のドレイン端子
は相互に接続され、かつｎＭＯＳトランジスタ５６のド
レイン端子は隣接する電流ディバイダ（図示なし）に接
続されている。
【００１６】フォルダー回路５２は電流ディバイダ回路
５４に接続されており、電流ディバイダ回路５４は更に
４つのｎＭＯＳトランジスタ６０〜６３を含み、これら
のソース端子は相互に接続されている。ｎＭＯＳトラン
ジスタ６０〜６３は更にバイアス電圧ＶBIASによりゲー
トされる。ｎＭＯＳトランジスタ６１及び６２のドレイ
ン端子は相互に接続され、またｎＭＯＳトランジスタ６
３のドレインは隣接する電流ディバイダ（図示なし）に
接続されている。電流ディバイダ回路５４のｎＭＯＳト
ランジスタ６０のドレイン端子は、電流ディバイダ回路
５１のｎＭＯＳトランジスタ５９のドレイン端子に接続
されている。
５４に接続されており、電流ディバイダ回路５４は更に
４つのｎＭＯＳトランジスタ６０〜６３を含み、これら
のソース端子は相互に接続されている。ｎＭＯＳトラン
ジスタ６０〜６３は更にバイアス電圧ＶBIASによりゲー
トされる。ｎＭＯＳトランジスタ６１及び６２のドレイ
ン端子は相互に接続され、またｎＭＯＳトランジスタ６
３のドレインは隣接する電流ディバイダ（図示なし）に
接続されている。電流ディバイダ回路５４のｎＭＯＳト
ランジスタ６０のドレイン端子は、電流ディバイダ回路
５１のｎＭＯＳトランジスタ５９のドレイン端子に接続
されている。
【００１７】動作において、差動ペア３０は、コモン・
ソースのｎＭＯＳトランジスタ５６〜５９に流れる電流
の和である折りたたみ電流ＩF3を発生する。同様に、差
動ペア５２は、コモン・ソースのｎＭＯＳトランジスタ
６０〜６３に流れる電流の和である折りたたみ電流ＩF5
を発生する。ｎＭＯＳトランジスタ５６〜５９のサイズ
はほぼ同一であるので、ＩF3はｎＭＯＳトランジスタ５
６〜５９間でほぼ等分される。従って、ＩF3の１／４が
各ｎＭＯＳトランジスタ５６〜５９に流れる。同様に、
ＩF5の１／４が各ｎＭＯＳトランジスタ６０〜６３に流
れる。Ｉ4 はその結果の補間電流信号であり、ＩF3／４
及びＩF5／４の和である。ＩF3／２＝Ｉ 3 はフォルダー
３に対する折りたみ電流信号となり、ＩF5／２＝Ｉ5 は
フォルダー５に対する折りたみ電流信号となる。この実
施において、補間の階数は２である。更に高い階数の補
間は、付加的な電流分割トランジスタを用いることによ
り実現されてもよい。この取り組み方に関連した欠点
は、その回路に付加的な内部ノードを付加することであ
り、これは直接、更に長い信号パス及び更に遅い速度に
変換する。更に、電流分割トランジスタは相対的に大き
くして整合させる必要があり、これが容量を大きくする
結果となり、更にこの回路をかなり低速にする恐れがあ
る。加えて、この実施は、付加的な電流折りたたみ及び
ミラー回路なしでは、２．５Ｖ近辺の低電源電圧で正し
く機能しない恐れがある。
ソースのｎＭＯＳトランジスタ５６〜５９に流れる電流
の和である折りたたみ電流ＩF3を発生する。同様に、差
動ペア５２は、コモン・ソースのｎＭＯＳトランジスタ
６０〜６３に流れる電流の和である折りたたみ電流ＩF5
を発生する。ｎＭＯＳトランジスタ５６〜５９のサイズ
はほぼ同一であるので、ＩF3はｎＭＯＳトランジスタ５
６〜５９間でほぼ等分される。従って、ＩF3の１／４が
各ｎＭＯＳトランジスタ５６〜５９に流れる。同様に、
ＩF5の１／４が各ｎＭＯＳトランジスタ６０〜６３に流
れる。Ｉ4 はその結果の補間電流信号であり、ＩF3／４
及びＩF5／４の和である。ＩF3／２＝Ｉ 3 はフォルダー
３に対する折りたみ電流信号となり、ＩF5／２＝Ｉ5 は
フォルダー５に対する折りたみ電流信号となる。この実
施において、補間の階数は２である。更に高い階数の補
間は、付加的な電流分割トランジスタを用いることによ
り実現されてもよい。この取り組み方に関連した欠点
は、その回路に付加的な内部ノードを付加することであ
り、これは直接、更に長い信号パス及び更に遅い速度に
変換する。更に、電流分割トランジスタは相対的に大き
くして整合させる必要があり、これが容量を大きくする
結果となり、更にこの回路をかなり低速にする恐れがあ
る。加えて、この実施は、付加的な電流折りたたみ及び
ミラー回路なしでは、２．５Ｖ近辺の低電源電圧で正し
く機能しない恐れがある。
【００１８】図６を参照すると、本発明の実施例により
構築された電流折りたたみ及び補間回路８０が示されて
いる。電流折りたたみ及び補間回路８０の全体を明確に
示すのは困難と思われるので、その一部のみを図６に示
す。電流折りたたみ及び補間回路８０は、フォルダー３
を表す一つの折りたたみ補間器の差動ペア８２と、フォ
ルダー５を表す隣接の折りたたみ補間器の差動ペア８４
とを含む。差動ペア８２は８つのｎＭＯＳトランジスタ
８６〜９３を含み、かつこれらのソース端子は電流源１
１０に接続されている。ｎＭＯＳトランジスタ８６〜８
９は、これらのゲート端子に印加されている入力電圧Ｖ
INによりバイアスされる。トランジスタ９０〜９３は、
抵抗ラダー回路（図示なし）のような回路により発生可
能とされる基準電圧ＶREF-3Eによりバイアスされる。同
じように、折りたたみ補間器の差動ペア８４も８つのｎ
ＭＯＳトランジスタ９６〜１０３を含み、かつこれらの
ソースは電流源１１２に接続されている。ｎＭＯＳトラ
ンジスタ９６〜９９は基準電圧ＶREF-5Aによりバイアス
される。ｎＭＯＳトランジスタ１００〜１０３は入力ア
ナログ電圧ＶINによりバイアスされる。ｎＭＯＳトラン
ジスタ８６〜９３は差動ペア構成により配列され、また
ｎＭＯＳトランジスタ９６〜１０３も差動ペア構成によ
り配列されている。
構築された電流折りたたみ及び補間回路８０が示されて
いる。電流折りたたみ及び補間回路８０の全体を明確に
示すのは困難と思われるので、その一部のみを図６に示
す。電流折りたたみ及び補間回路８０は、フォルダー３
を表す一つの折りたたみ補間器の差動ペア８２と、フォ
ルダー５を表す隣接の折りたたみ補間器の差動ペア８４
とを含む。差動ペア８２は８つのｎＭＯＳトランジスタ
８６〜９３を含み、かつこれらのソース端子は電流源１
１０に接続されている。ｎＭＯＳトランジスタ８６〜８
９は、これらのゲート端子に印加されている入力電圧Ｖ
INによりバイアスされる。トランジスタ９０〜９３は、
抵抗ラダー回路（図示なし）のような回路により発生可
能とされる基準電圧ＶREF-3Eによりバイアスされる。同
じように、折りたたみ補間器の差動ペア８４も８つのｎ
ＭＯＳトランジスタ９６〜１０３を含み、かつこれらの
ソースは電流源１１２に接続されている。ｎＭＯＳトラ
ンジスタ９６〜９９は基準電圧ＶREF-5Aによりバイアス
される。ｎＭＯＳトランジスタ１００〜１０３は入力ア
ナログ電圧ＶINによりバイアスされる。ｎＭＯＳトラン
ジスタ８６〜９３は差動ペア構成により配列され、また
ｎＭＯＳトランジスタ９６〜１０３も差動ペア構成によ
り配列されている。
【００１９】折りたたみ補間器の差動ペア８２及び８４
は折りたたみ電流ＩF2〜ＩF7用の比較器１２０〜１２６
に接続されており、これら比較器は、元の補間電流信号
と共に、折りたたみ補間器の差動ペア８２及び８４と、
隣接の折りたたみ補間器（図示なし）とにより発生され
た補間電流信号と、これらの補数とを入力して比較を行
っている。ｎＭＯＳトランジスタ８６のドレインは、Ｉ
F2比較器（図示なし）のＩF2- 入力に接続されている。
ｎＭＯＳトランジスタ８７及び８８のドレイン端子は共
に、ＩF3比較器１２２のＩF3- 入力に接続されている。
ｎＭＯＳトランジスタ８９のドレインはＩF4比較器１２
４のＩF4- 入力に接続されている。ｎＭＯＳトランジス
タ９０のドレインは、ＩF2比較器１２０のＩF2+ 入力に
接続されている。ｎＭＯＳトランジスタ９１及び９２の
ドレイン端子は共に、ＩF3比較器１２２のＩF3+ 入力に
接続されている。フォルダー３のｎＭＯＳトランジスタ
９３及びフォルダー５のｎＭＯＳトランジスタ９６のド
レイン端子は共に、ＩF4比較器１２４のＩF4+ 入力に接
続されている。ｎＭＯＳトランジスタ９７及び９８のド
レイン端子は、ＩF5比較器１２６のＩF5+ 入力に接続さ
れている。ｎＭＯＳトランジスタ９９のドレインは、Ｉ
F6比較器（図示なし）のＩF6+ 入力に接続されている。
ｎＭＯＳトランジスタ１００のドレインは、ＩF4比較器
１２４のＩF4 - 入力に接続されている。ｎＭＯＳトラン
ジスタ１０１及び１０２のドレインは共に、ＩF5比較器
１２６のＩF5- 入力に接続されている。
は折りたたみ電流ＩF2〜ＩF7用の比較器１２０〜１２６
に接続されており、これら比較器は、元の補間電流信号
と共に、折りたたみ補間器の差動ペア８２及び８４と、
隣接の折りたたみ補間器（図示なし）とにより発生され
た補間電流信号と、これらの補数とを入力して比較を行
っている。ｎＭＯＳトランジスタ８６のドレインは、Ｉ
F2比較器（図示なし）のＩF2- 入力に接続されている。
ｎＭＯＳトランジスタ８７及び８８のドレイン端子は共
に、ＩF3比較器１２２のＩF3- 入力に接続されている。
ｎＭＯＳトランジスタ８９のドレインはＩF4比較器１２
４のＩF4- 入力に接続されている。ｎＭＯＳトランジス
タ９０のドレインは、ＩF2比較器１２０のＩF2+ 入力に
接続されている。ｎＭＯＳトランジスタ９１及び９２の
ドレイン端子は共に、ＩF3比較器１２２のＩF3+ 入力に
接続されている。フォルダー３のｎＭＯＳトランジスタ
９３及びフォルダー５のｎＭＯＳトランジスタ９６のド
レイン端子は共に、ＩF4比較器１２４のＩF4+ 入力に接
続されている。ｎＭＯＳトランジスタ９７及び９８のド
レイン端子は、ＩF5比較器１２６のＩF5+ 入力に接続さ
れている。ｎＭＯＳトランジスタ９９のドレインは、Ｉ
F6比較器（図示なし）のＩF6+ 入力に接続されている。
ｎＭＯＳトランジスタ１００のドレインは、ＩF4比較器
１２４のＩF4 - 入力に接続されている。ｎＭＯＳトラン
ジスタ１０１及び１０２のドレインは共に、ＩF5比較器
１２６のＩF5- 入力に接続されている。
【００２０】フォルダー３における電流信号はＩF2、Ｉ
F3及びＩF4比較器１２０〜１２４に接続され、またフォ
ルダー５における電流信号はＩF4、ＩF5及びＩF6比較器
１２４〜１２６（ＩF6比較器は図示なし）に接続されて
いることが理解されるであろう。従って、各フォルダー
により発生した電流信号は、電流それ自体の比較と共
に、近傍比較器等の比較に用いられる。図６に示す例に
おいて、ＩF4+ 及びＩF4 - は、隣接するフォルダー３及
び５に発生する電流信号を用いた補間信号であり、２の
補間階数に帰結する。
F3及びＩF4比較器１２０〜１２４に接続され、またフォ
ルダー５における電流信号はＩF4、ＩF5及びＩF6比較器
１２４〜１２６（ＩF6比較器は図示なし）に接続されて
いることが理解されるであろう。従って、各フォルダー
により発生した電流信号は、電流それ自体の比較と共
に、近傍比較器等の比較に用いられる。図６に示す例に
おいて、ＩF4+ 及びＩF4 - は、隣接するフォルダー３及
び５に発生する電流信号を用いた補間信号であり、２の
補間階数に帰結する。
【００２１】このようにして構築された電流折りたたみ
及び補間回路８０は、図５に示した実施により付加され
たフォルダーと電流ディバイダとの間に内部ノードを含
んでいない。これは、直接、より速い回路速度に変換す
る。更に、電流折りたたみ及び補間回路８０は、デバイ
ス・カウントを減少させ、かつ経路指定をより簡単にし
ている。更に重要なことは、電流折りたたみ及び補間回
路８０が低電源電圧により動作可能なことである。電流
折りたたみ及び補間回路８０の他の実施例は、ｐチャネ
ルＭＯＳＦＥＴ（ｐＭＯＳ）の使用を含むということが
理解される。
及び補間回路８０は、図５に示した実施により付加され
たフォルダーと電流ディバイダとの間に内部ノードを含
んでいない。これは、直接、より速い回路速度に変換す
る。更に、電流折りたたみ及び補間回路８０は、デバイ
ス・カウントを減少させ、かつ経路指定をより簡単にし
ている。更に重要なことは、電流折りたたみ及び補間回
路８０が低電源電圧により動作可能なことである。電流
折りたたみ及び補間回路８０の他の実施例は、ｐチャネ
ルＭＯＳＦＥＴ（ｐＭＯＳ）の使用を含むということが
理解される。
【００２２】図７は、本発明の差動ペアに基づく折りた
たみ及び補間アナログ・ディジタル変換器を採用するこ
とができるハード・ディスク・ドライブの読み出しチャ
ネル１４０の簡単なブロック図である。ディスク・プラ
ッタ１４２の特定セクタは読み出しヘッド１４４により
読み出される。読み出しチャネル１４０は、自動利得制
御（ＡＧＣ）回路１４６に接続された前置増幅器１４５
であって、ＡＧＣ回路１４６がロー・パス・フィルタ
（ＬＰＦ）１４８に接続されている前置増幅器１４５
と、サンプル・ホールド回路（Ｓ／Ｈ）１５０と、アナ
ログ・ディジタル変換器（ＡＤＣ）１５２と、有限イン
パルス応答（ＦＩＲ）フィルタ１５４と、ビタビ検出器
（ＰＲ４）１５６と、信号を更に条件付ける読み出し回
路モジュール１５８とを含む。利得制御回路１６０は有
限インパルス応答フィルタ１５４の出力に接続されて、
制御信号を自動利得制御回路１４６に供給する。更に、
タイミング回路１６２がフェーズ・ロックド・ループ
（ＰＬＬ）１６４に接続されており、フェーズ・ロック
ド・ループ１６４はその出力をサンプル・ホールド回路
１５０に供給している。本発明の教えによる、差動ペア
に基づく電流折りたたみ及び補間技術は、多くの他のア
プリケーションに加えて、ハード・ディスク・ドライブ
読み出しチャネル１４０のアナログ・ディジタル変換器
１５２に採用されてもよい。
たみ及び補間アナログ・ディジタル変換器を採用するこ
とができるハード・ディスク・ドライブの読み出しチャ
ネル１４０の簡単なブロック図である。ディスク・プラ
ッタ１４２の特定セクタは読み出しヘッド１４４により
読み出される。読み出しチャネル１４０は、自動利得制
御（ＡＧＣ）回路１４６に接続された前置増幅器１４５
であって、ＡＧＣ回路１４６がロー・パス・フィルタ
（ＬＰＦ）１４８に接続されている前置増幅器１４５
と、サンプル・ホールド回路（Ｓ／Ｈ）１５０と、アナ
ログ・ディジタル変換器（ＡＤＣ）１５２と、有限イン
パルス応答（ＦＩＲ）フィルタ１５４と、ビタビ検出器
（ＰＲ４）１５６と、信号を更に条件付ける読み出し回
路モジュール１５８とを含む。利得制御回路１６０は有
限インパルス応答フィルタ１５４の出力に接続されて、
制御信号を自動利得制御回路１４６に供給する。更に、
タイミング回路１６２がフェーズ・ロックド・ループ
（ＰＬＬ）１６４に接続されており、フェーズ・ロック
ド・ループ１６４はその出力をサンプル・ホールド回路
１５０に供給している。本発明の教えによる、差動ペア
に基づく電流折りたたみ及び補間技術は、多くの他のア
プリケーションに加えて、ハード・ディスク・ドライブ
読み出しチャネル１４０のアナログ・ディジタル変換器
１５２に採用されてもよい。
【００２３】読み出しヘッド１４４はディスク・プラッ
タ１４２の磁束における変化を検知して、対応するアナ
ログ読み出し信号を発生する。この読み出し信号はまず
前置増幅器１４５により増幅され、更に自動利得制御回
路１４６により適当なレベルに増幅される。自動利得制
御回路１４６は、有限インパルス応答フィルタ１５４の
出力からのフィードバック制御信号を入力しているの
で、読み出し信号の振幅即ち利得について適当な調整を
行うことができる。増幅されたアナログの読み出し信号
はロー・パス・フィルタ１４８に供給され、これが読み
出し信号をろ波して好ましくない高い周波数の雑音を除
去する。ロー・パス・フィルタ１４８は更に波形成形し
て振幅のブーストも行う。次いで、ろ波された読み出し
信号はサンプル・ホールド回路１５０に供給される。サ
ンプル・ホールド回路１５０は、連続時間の読み出し信
号を離散的な時間で同期的にサンプリングし、かつ次の
サンプリング時間までサンプリングした値を保持する。
フェーズ・ロックド・ループ１６４はサンプリング時点
を指示するクロック信号を供給することによってサンプ
ル・ホールド回路１５０を制御している。サンプル及び
ホールド回路１５０からの出力は離散的な時点のアナロ
グ信号である。各離散値は、前記信号がサンプル・ホー
ルド回路１５０によりサンプリングされた時点におけ
る、ろ波された出力信号の値即ち振幅に対応している。
タ１４２の磁束における変化を検知して、対応するアナ
ログ読み出し信号を発生する。この読み出し信号はまず
前置増幅器１４５により増幅され、更に自動利得制御回
路１４６により適当なレベルに増幅される。自動利得制
御回路１４６は、有限インパルス応答フィルタ１５４の
出力からのフィードバック制御信号を入力しているの
で、読み出し信号の振幅即ち利得について適当な調整を
行うことができる。増幅されたアナログの読み出し信号
はロー・パス・フィルタ１４８に供給され、これが読み
出し信号をろ波して好ましくない高い周波数の雑音を除
去する。ロー・パス・フィルタ１４８は更に波形成形し
て振幅のブーストも行う。次いで、ろ波された読み出し
信号はサンプル・ホールド回路１５０に供給される。サ
ンプル・ホールド回路１５０は、連続時間の読み出し信
号を離散的な時間で同期的にサンプリングし、かつ次の
サンプリング時間までサンプリングした値を保持する。
フェーズ・ロックド・ループ１６４はサンプリング時点
を指示するクロック信号を供給することによってサンプ
ル・ホールド回路１５０を制御している。サンプル及び
ホールド回路１５０からの出力は離散的な時点のアナロ
グ信号である。各離散値は、前記信号がサンプル・ホー
ルド回路１５０によりサンプリングされた時点におけ
る、ろ波された出力信号の値即ち振幅に対応している。
【００２４】アナログ・ディジタル変換器１５２は離散
的な時間のアナログ信号を受け取り、これをディジタル
信号に変換する。アナログ・ディジタル変換器１５２は
本発明の教えにより電流折りたたみ及び補間を利用して
いる。
的な時間のアナログ信号を受け取り、これをディジタル
信号に変換する。アナログ・ディジタル変換器１５２は
本発明の教えにより電流折りたたみ及び補間を利用して
いる。
【００２５】有限インパルス応答フィルタ１５４は、ア
ナログ・ディジタル変換器１５２からのディジタル出力
を入力して、ビタビ検出器１５６の目標機能に等化され
ている離散的な被等化信号を供給する。ビタビ検出器１
５６は有限インパルス応答フィルタ１５４から離散的な
被等化信号を入力し、かつこの信号を解析してディスク
・ドライブのディスク／ヘッド・アッセンブリ（図示な
し）に記憶したデータに対応する出力信号を発生する。
ビタビ検出器１５６は最尤検出器即ちビタビ・デコーダ
であって、有限インパルス応答フィルタ１５４から離散
的な被等化信号により供給されるパーシャル・レスポン
ス信号を解析するためのビタビ・アルゴリズムを実行す
る。次いで、ビタビ検出器１５６からの出力は読み出し
回路モジュール１５８に供給され、これが更にハード・
ディスク・ドライブから読み出されたユーザ・データを
導き出すように信号を条件付ける。ここではハード・デ
ィスク読み出しチャネルを説明したが、本発明のアナロ
グ・ディジタル変換器は他の多くの信号処理アプリケー
ションに適用可能である。
ナログ・ディジタル変換器１５２からのディジタル出力
を入力して、ビタビ検出器１５６の目標機能に等化され
ている離散的な被等化信号を供給する。ビタビ検出器１
５６は有限インパルス応答フィルタ１５４から離散的な
被等化信号を入力し、かつこの信号を解析してディスク
・ドライブのディスク／ヘッド・アッセンブリ（図示な
し）に記憶したデータに対応する出力信号を発生する。
ビタビ検出器１５６は最尤検出器即ちビタビ・デコーダ
であって、有限インパルス応答フィルタ１５４から離散
的な被等化信号により供給されるパーシャル・レスポン
ス信号を解析するためのビタビ・アルゴリズムを実行す
る。次いで、ビタビ検出器１５６からの出力は読み出し
回路モジュール１５８に供給され、これが更にハード・
ディスク・ドライブから読み出されたユーザ・データを
導き出すように信号を条件付ける。ここではハード・デ
ィスク読み出しチャネルを説明したが、本発明のアナロ
グ・ディジタル変換器は他の多くの信号処理アプリケー
ションに適用可能である。
【００２６】このようにして構築された電流信号は、通
常の電圧信号というよりも電流折りたたみ及び補間され
ている。加えて、内部ノード数及びデバイス数は減少さ
れているので、回路速度が大きく改善される。更に、折
りたたみ補間回路は非常に低い電源電圧により動作可能
である。
常の電圧信号というよりも電流折りたたみ及び補間され
ている。加えて、内部ノード数及びデバイス数は減少さ
れているので、回路速度が大きく改善される。更に、折
りたたみ補間回路は非常に低い電源電圧により動作可能
である。
【００２７】本発明のいくつかの実施例及び効果を詳細
に説明したが、本発明の教えから逸脱することなく、変
形、変化、置換、変換、変更、変動及び交換を行うこと
ができ、本発明の精神及び範囲は特許請求の範囲により
定義されることを理解すべきでる。
に説明したが、本発明の教えから逸脱することなく、変
形、変化、置換、変換、変更、変動及び交換を行うこと
ができ、本発明の精神及び範囲は特許請求の範囲により
定義されることを理解すべきでる。
【００２８】以上の項に関して更に以下の項を開示す
る。
る。
【００２９】（１）アナログ・ディジタル変換器におけ
る電流折りたたみ及び補間回路において、Ｌ個のフォル
ダーを備え、各フォルダーは、相互に接続されたソース
端子を有し、かつ入力電圧によりバイアスされたＮ個の
第１トランジスタ、及び相互に接続されたソース端子を
有し、かつ基準電圧によりバイアスされたＮ個の第２の
トランジスタを有するＭ個の差動ペアであって、前記差
動ペアの第２のトランジスタは異なる基準電圧によりバ
イアスされた前記差動ペアと、前記第１及び第２のトラ
ンジスタのソース端子に接続された電流源とを備え、一
方のフォルダーの選択された前記第１のトランジスタの
ドレイン端子は、少なくとも一つの他のフォルダーの選
択された前記第１のトランジスタのドレイン端子に接続
されて少なくとも一つの補間信号を発生し、かつ一方の
フォルダーの選択された前記第２のトランジスタのドレ
イン端子は、少なくとも一つの他のフォルダーの選択さ
れた前記第２のトランジスタのドレイン端子に接続され
て少なくとも一つの補間信号を発生する電流折りたたみ
及び補間回路。
る電流折りたたみ及び補間回路において、Ｌ個のフォル
ダーを備え、各フォルダーは、相互に接続されたソース
端子を有し、かつ入力電圧によりバイアスされたＮ個の
第１トランジスタ、及び相互に接続されたソース端子を
有し、かつ基準電圧によりバイアスされたＮ個の第２の
トランジスタを有するＭ個の差動ペアであって、前記差
動ペアの第２のトランジスタは異なる基準電圧によりバ
イアスされた前記差動ペアと、前記第１及び第２のトラ
ンジスタのソース端子に接続された電流源とを備え、一
方のフォルダーの選択された前記第１のトランジスタの
ドレイン端子は、少なくとも一つの他のフォルダーの選
択された前記第１のトランジスタのドレイン端子に接続
されて少なくとも一つの補間信号を発生し、かつ一方の
フォルダーの選択された前記第２のトランジスタのドレ
イン端子は、少なくとも一つの他のフォルダーの選択さ
れた前記第２のトランジスタのドレイン端子に接続され
て少なくとも一つの補間信号を発生する電流折りたたみ
及び補間回路。
【００３０】（２）前記第１及び第２のトランジスタが
ｎチャネルＭＯＳＦＥＴである第１項記載の電流折りた
たみ及び補間回路。
ｎチャネルＭＯＳＦＥＴである第１項記載の電流折りた
たみ及び補間回路。
【００３１】（３）前記第１及び第２のトランジスタは
ｐチャネルＭＯＳＦＥＴである第１項記載の電流折りた
たみ及び補間回路。
ｐチャネルＭＯＳＦＥＴである第１項記載の電流折りた
たみ及び補間回路。
【００３２】（４）更に、前記Ｌ個のフォルダーの前記
第１及び第２のトランジスタの所定のドレイン端子に接
続された２Ｌ個の比較器を備えている第１項記載の電流
折りたたみ及び補間回路。
第１及び第２のトランジスタの所定のドレイン端子に接
続された２Ｌ個の比較器を備えている第１項記載の電流
折りたたみ及び補間回路。
【００３３】（５）各フォルダーの選択された前記第１
のトランジスタのドレイン端子は相互に接続されている
第１項記載の電流折りたたみ及び補間回路。
のトランジスタのドレイン端子は相互に接続されている
第１項記載の電流折りたたみ及び補間回路。
【００３４】（６）各フォルダーの選択された前記第２
のトランジスタのドレイン端子は相互に接続されている
第１項記載の電流折りたたみ及び補間回路。
のトランジスタのドレイン端子は相互に接続されている
第１項記載の電流折りたたみ及び補間回路。
【００３５】（７）アナログ・ディジタル変換器用の電
流折りたたみ及び補間回路において、Ｍ個の差動ペアを
有するＦ3 フォルダーを含むＬ個のフォルダーであっ
て、それぞれの差動ペアが、入力電圧によりバイアスさ
れ、かつ相互に接続されたＮ個の第１のトランジスタの
ソース端子を有する前記第１のトランジスタ、第１の所
定基準電圧によりバイアスされ、かつ前記第１のトラン
ジスタの前記ソース端子に接続された第２のトランジス
タのソース端子を有する前記第２のトランジスタ、及び
前記第１及び第２のトランジスタのソース端子に接続さ
れて、前記第１及び第２のトランジスタにおける総電流
量Ｉ、前記第１のトランジスタのそれぞれにおける電流
量Ｉ1 ／Ｎ、及び前記第２のトランジスタのそれぞれに
おける電流量Ｉ 2 ／Ｎを発生する第１の電流源（ただ
し、Ｉ＝Ｉ1 ＋Ｉ2 ）、を備えた前記フォルダーと、Ｍ
個の差動ペアを有するＦ5 フォルダーであって、それぞ
れの差動ペアが、第２の所定基準電圧によりバイアスさ
れ、かつ相互に接続されたＮ個の第３のトランジスタの
ソース端子を有する前記第３のトランジスタ、前記入力
電圧によりバイアスされ、かつ第３のトランジスタのソ
ース端子に接続されたＮ個の第４のトランジスタのソー
ス端子を有する前記第４のトランジスタ、及び前記第３
及び第４のトランジスタのソース端子に接続され、かつ
前記第３及び第４のトランジスタにおける総電流量Ｉ、
前記第１のトランジスタのそれぞれにおける電流量Ｉ3
／Ｎ、及び前記第２のトランジスタのそれぞれにおける
電流量Ｉ4 ／Ｎを発生する第２の電流源（ただし、Ｉ＝
Ｉ3 ＋Ｉ4 ）を備えた前記Ｆ5 フォルダーとを備え、異
なる差動ペアの前記第３のトランジスタは、異なる第２
の所定基準電圧によりバイアスされ、前記第２のトラン
ジスタのうちの一つ及び前記第３のトランジスタのうち
の一つのドレイン端子は、相互に接続されて補間電流Ｉ
F4+ ＝Ｉ2 ／Ｎ＋Ｉ3 ／Ｎを発生する結果となり、前記
第１のトランジスタのうちの２つの前記ドレイン端子
は、相互に接続されて電流ＩF3- ＝２Ｉ1 ／Ｎを発生す
る結果となり、かつ前記第２のトランジスタのうちの２
つのドレイン端子は、相互に接続されて電流ＩF3+ ＝２
Ｉ2 ／Ｎを発生する結果となる電流折りたたみ及び補間
回路。
流折りたたみ及び補間回路において、Ｍ個の差動ペアを
有するＦ3 フォルダーを含むＬ個のフォルダーであっ
て、それぞれの差動ペアが、入力電圧によりバイアスさ
れ、かつ相互に接続されたＮ個の第１のトランジスタの
ソース端子を有する前記第１のトランジスタ、第１の所
定基準電圧によりバイアスされ、かつ前記第１のトラン
ジスタの前記ソース端子に接続された第２のトランジス
タのソース端子を有する前記第２のトランジスタ、及び
前記第１及び第２のトランジスタのソース端子に接続さ
れて、前記第１及び第２のトランジスタにおける総電流
量Ｉ、前記第１のトランジスタのそれぞれにおける電流
量Ｉ1 ／Ｎ、及び前記第２のトランジスタのそれぞれに
おける電流量Ｉ 2 ／Ｎを発生する第１の電流源（ただ
し、Ｉ＝Ｉ1 ＋Ｉ2 ）、を備えた前記フォルダーと、Ｍ
個の差動ペアを有するＦ5 フォルダーであって、それぞ
れの差動ペアが、第２の所定基準電圧によりバイアスさ
れ、かつ相互に接続されたＮ個の第３のトランジスタの
ソース端子を有する前記第３のトランジスタ、前記入力
電圧によりバイアスされ、かつ第３のトランジスタのソ
ース端子に接続されたＮ個の第４のトランジスタのソー
ス端子を有する前記第４のトランジスタ、及び前記第３
及び第４のトランジスタのソース端子に接続され、かつ
前記第３及び第４のトランジスタにおける総電流量Ｉ、
前記第１のトランジスタのそれぞれにおける電流量Ｉ3
／Ｎ、及び前記第２のトランジスタのそれぞれにおける
電流量Ｉ4 ／Ｎを発生する第２の電流源（ただし、Ｉ＝
Ｉ3 ＋Ｉ4 ）を備えた前記Ｆ5 フォルダーとを備え、異
なる差動ペアの前記第３のトランジスタは、異なる第２
の所定基準電圧によりバイアスされ、前記第２のトラン
ジスタのうちの一つ及び前記第３のトランジスタのうち
の一つのドレイン端子は、相互に接続されて補間電流Ｉ
F4+ ＝Ｉ2 ／Ｎ＋Ｉ3 ／Ｎを発生する結果となり、前記
第１のトランジスタのうちの２つの前記ドレイン端子
は、相互に接続されて電流ＩF3- ＝２Ｉ1 ／Ｎを発生す
る結果となり、かつ前記第２のトランジスタのうちの２
つのドレイン端子は、相互に接続されて電流ＩF3+ ＝２
Ｉ2 ／Ｎを発生する結果となる電流折りたたみ及び補間
回路。
【００３６】（８）ハード・ディスク読み出しチャネル
におけるアナログ・ディジタル変換器において、折りた
たみ補間回路を備え、前記折りたたみ補間回路はＬ個の
フォルダーを備え、それぞれのフォルダーは、Ｍ個の差
動ペアであって、それぞれが入力電圧によりバイアスさ
れたＮ個の第１のトランジスタ、及び基準電圧によりバ
イアスされたＮ個の第２のトランジスタを有し、異なる
差動ペアの前記第２のトランジスタが異なる基準電圧に
よりバイアスされた前記差動ペアと、前記第１及び第２
のトランジスタの前記ソース端子に接続された電流源と
を備え、一方のフォルダーの選択された前記第１のトラ
ンジスタのドレイン端子は、少なくとも一つの他方のフ
ォルダーの選択された前記第１のトランジスタのドレイ
ン端子に接続されて少なくとも一つの補間信号を発生
し、一方のフォルダーの選択された前記第２のトランジ
スタのドレイン端子は、少なくとも一つの他方のフォル
ダーの選択された前記第２のトランジスタのドレイン端
子に接続されて少なくとも一つの補間信号を発生し、更
に前記フォルダーは、前記Ｌ個のフォルダーの前記第１
及び第２のトランジスタの所定のドレイン端子に接続さ
れた２Ｌ個の比較器と、前記比較器に接続されて前記入
力電圧を表す周期的なディジタルの温度計コードを発生
するデコーダとを備えたアナログ・ディジタル変換器。
におけるアナログ・ディジタル変換器において、折りた
たみ補間回路を備え、前記折りたたみ補間回路はＬ個の
フォルダーを備え、それぞれのフォルダーは、Ｍ個の差
動ペアであって、それぞれが入力電圧によりバイアスさ
れたＮ個の第１のトランジスタ、及び基準電圧によりバ
イアスされたＮ個の第２のトランジスタを有し、異なる
差動ペアの前記第２のトランジスタが異なる基準電圧に
よりバイアスされた前記差動ペアと、前記第１及び第２
のトランジスタの前記ソース端子に接続された電流源と
を備え、一方のフォルダーの選択された前記第１のトラ
ンジスタのドレイン端子は、少なくとも一つの他方のフ
ォルダーの選択された前記第１のトランジスタのドレイ
ン端子に接続されて少なくとも一つの補間信号を発生
し、一方のフォルダーの選択された前記第２のトランジ
スタのドレイン端子は、少なくとも一つの他方のフォル
ダーの選択された前記第２のトランジスタのドレイン端
子に接続されて少なくとも一つの補間信号を発生し、更
に前記フォルダーは、前記Ｌ個のフォルダーの前記第１
及び第２のトランジスタの所定のドレイン端子に接続さ
れた２Ｌ個の比較器と、前記比較器に接続されて前記入
力電圧を表す周期的なディジタルの温度計コードを発生
するデコーダとを備えたアナログ・ディジタル変換器。
【００３７】（９）各フォルダーの選択された前記第１
のトランジスタのドレイン端子は、相互に接続されてい
る第１０項記載のアナログ・ディジタル変換器。
のトランジスタのドレイン端子は、相互に接続されてい
る第１０項記載のアナログ・ディジタル変換器。
【００３８】（１０）各フォルダーの選択された前記第
２のトランジスタのドレイン端子は、相互に接続されて
いる第１０項記載のアナログ・ディジタル変換器。 （１１）アナログ・ディジタル変換器１０、１５２にお
ける電流折りたたみ及び補間回路８０がＬ個のフォルダ
ーを有し、前記フォルダーのそれぞれは、入力電圧によ
りバイアスされたＮ個の第１のトランジスタ８６〜８
９、１００〜１０３、及び基準電圧によりバイアスされ
たＮ個の第２のトランジスタをそれぞれ有するＭ個の差
動ペア８２、８４と、前記第１及び第２のトランジスタ
のソース端子に接続された電流源１１０、１１２とを含
む。異なる差動ペアの第２のトランジスタは、異なる基
準電圧によりバイアスされる。一方のフォルダー８２の
選択された前記第１のトランジスタ８９のドレイン端子
は、少なくとも一つの他方のフォルダー８４の選択され
た前記第１のトランジスタ１００のドレイン端子に接続
され、かつ一方のフォルダー８２の選択された前記第２
のトランジスタ９３のドレイン端子は、少なくとも一つ
の他方のフォルダー８４の選択された前記第２のトラン
ジスタ９６のドレイン端子に接続されている。２つのフ
ォルダー間で１より多くの補間信号が発生されてもよ
い。
２のトランジスタのドレイン端子は、相互に接続されて
いる第１０項記載のアナログ・ディジタル変換器。 （１１）アナログ・ディジタル変換器１０、１５２にお
ける電流折りたたみ及び補間回路８０がＬ個のフォルダ
ーを有し、前記フォルダーのそれぞれは、入力電圧によ
りバイアスされたＮ個の第１のトランジスタ８６〜８
９、１００〜１０３、及び基準電圧によりバイアスされ
たＮ個の第２のトランジスタをそれぞれ有するＭ個の差
動ペア８２、８４と、前記第１及び第２のトランジスタ
のソース端子に接続された電流源１１０、１１２とを含
む。異なる差動ペアの第２のトランジスタは、異なる基
準電圧によりバイアスされる。一方のフォルダー８２の
選択された前記第１のトランジスタ８９のドレイン端子
は、少なくとも一つの他方のフォルダー８４の選択され
た前記第１のトランジスタ１００のドレイン端子に接続
され、かつ一方のフォルダー８２の選択された前記第２
のトランジスタ９３のドレイン端子は、少なくとも一つ
の他方のフォルダー８４の選択された前記第２のトラン
ジスタ９６のドレイン端子に接続されている。２つのフ
ォルダー間で１より多くの補間信号が発生されてもよ
い。
【００３９】以下の米国特許はここで参照により関連さ
れている。「折りたたみアナログ・ディジタル変換器用
の折りたたみ段（Ｆｏｌｄｉｎｇ Ｓｔａｇｅ ｆｏｒ
ａＦｏｌｄｉｎｇ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔ
ａｌ Ｃｏｎｖｅｒｔｅｒ）」と題し、ベネス（Ｖｅｎ
ｅｓ）ほかに対して１９９７年５月２７日に発行された
米国特許第５，６３３，６３８号、「アナログ・ディジ
タル変換器用のフォルダー回路（Ｆｏｌｄｅｒ Ｃｉｒ
ｃｕｉｔ ｆｏｒ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａ
ｌ Ｃｏｎｖｅｒｔｅｒ）」と題し、イエー（Ｙｅｅ）
に対して１９９５年２月２１日に発行された米国特許第
５，３９２，０４５号、「２つのフォルダー回路の内部
電圧からＭＳＢをデコードするアナログ・ディジタル変
換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖ
ｅｒｔｅｒ Ｔｈａｔ Ｄｅｃｏｄｅｓ ＭＳＢｓ ｆ
ｒｏｍ Ｉｎｔｅｒｎａｌ Ｖｏｌｔａｇｅ ｏｆＴｗ
ｏ Ｆｏｌｄｅｒ Ｃｉｒｃｕｉｔｓ）」と題し、イエ
ーに対して１９９４年６月７日に発行された米国特許第
５，３１９，３７２号、「アナログ・ディジタル変換器
に使用する補間回路（Ｃｉｒｃｕｉｔ ｆｏｒ Ｕｓｅ
ｉｎ ａｎＡ／Ｄ Ｃｏｎｖｅｒｔｅｒ）」と題し、
ファン・デ・グリフト（ｖａｎ ｄｅ Ｇｒｉｆｔ）ほ
かに対して１９９１年９月２４日に発行された米国特許
第５，０５１，７４６号、「伝送遅延補償を有するコン
プリメンタリ電圧補間回路（Ｃｏｍｐｌｅｍａｎｔａｒ
ｙ Ｖｏｌｔａｇｅ ＩｎｔｅｒｐｏｌａｔｉｏｎＣｉ
ｒｃｕｉｔ ｗｉｔｈ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｄ
ｅｌａｙ Ｃｏｍｐｅｎｓａｔｉｏｎ）」と題し、ファ
ン・デ・プラシェ（ｖａｎ ｄｅ Ｐｌａｓｓｃｈｅ）
ほかに対して１９９０年１月３０日に発行された米国特
許第４，８９７，６５６号、「コンプリメンタリ電圧補
間回路（ＣｏｍｐｌｅｍａｎｔａｒｙＶｏｌｔａｇｅ
Ｉｎｔｅｒｐｏｌａｔｉｏｎ Ｃｉｒｃｕｉｔ）」と題
し、ファン・デ・プラシェに対して１９８９年５月１６
日に発行された米国特許第４，８３１，３７９号。
れている。「折りたたみアナログ・ディジタル変換器用
の折りたたみ段（Ｆｏｌｄｉｎｇ Ｓｔａｇｅ ｆｏｒ
ａＦｏｌｄｉｎｇ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔ
ａｌ Ｃｏｎｖｅｒｔｅｒ）」と題し、ベネス（Ｖｅｎ
ｅｓ）ほかに対して１９９７年５月２７日に発行された
米国特許第５，６３３，６３８号、「アナログ・ディジ
タル変換器用のフォルダー回路（Ｆｏｌｄｅｒ Ｃｉｒ
ｃｕｉｔ ｆｏｒ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａ
ｌ Ｃｏｎｖｅｒｔｅｒ）」と題し、イエー（Ｙｅｅ）
に対して１９９５年２月２１日に発行された米国特許第
５，３９２，０４５号、「２つのフォルダー回路の内部
電圧からＭＳＢをデコードするアナログ・ディジタル変
換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖ
ｅｒｔｅｒ Ｔｈａｔ Ｄｅｃｏｄｅｓ ＭＳＢｓ ｆ
ｒｏｍ Ｉｎｔｅｒｎａｌ Ｖｏｌｔａｇｅ ｏｆＴｗ
ｏ Ｆｏｌｄｅｒ Ｃｉｒｃｕｉｔｓ）」と題し、イエ
ーに対して１９９４年６月７日に発行された米国特許第
５，３１９，３７２号、「アナログ・ディジタル変換器
に使用する補間回路（Ｃｉｒｃｕｉｔ ｆｏｒ Ｕｓｅ
ｉｎ ａｎＡ／Ｄ Ｃｏｎｖｅｒｔｅｒ）」と題し、
ファン・デ・グリフト（ｖａｎ ｄｅ Ｇｒｉｆｔ）ほ
かに対して１９９１年９月２４日に発行された米国特許
第５，０５１，７４６号、「伝送遅延補償を有するコン
プリメンタリ電圧補間回路（Ｃｏｍｐｌｅｍａｎｔａｒ
ｙ Ｖｏｌｔａｇｅ ＩｎｔｅｒｐｏｌａｔｉｏｎＣｉ
ｒｃｕｉｔ ｗｉｔｈ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｄ
ｅｌａｙ Ｃｏｍｐｅｎｓａｔｉｏｎ）」と題し、ファ
ン・デ・プラシェ（ｖａｎ ｄｅ Ｐｌａｓｓｃｈｅ）
ほかに対して１９９０年１月３０日に発行された米国特
許第４，８９７，６５６号、「コンプリメンタリ電圧補
間回路（ＣｏｍｐｌｅｍａｎｔａｒｙＶｏｌｔａｇｅ
Ｉｎｔｅｒｐｏｌａｔｉｏｎ Ｃｉｒｃｕｉｔ）」と題
し、ファン・デ・プラシェに対して１９８９年５月１６
日に発行された米国特許第４，８３１，３７９号。
【図１】折りたたみの概念を示すグラフ。
【図２】補間の概念を示すグラフ。
【図３】本発明の教えによる折りたたみ及び補間アナロ
グ・ディジタル変換器の簡単なブロック図。
グ・ディジタル変換器の簡単なブロック図。
【図４】既知の電流に基づく折りたたみ補間回路の概要
回路図。
回路図。
【図５】図２の既知の電流に基づく折りたたみ補間回路
の簡単なブロック図。
の簡単なブロック図。
【図６】本発明の一実施例による電流に基づく差動ペア
フォルダー及び補間の概略回路図。
フォルダー及び補間の概略回路図。
【図７】マス・ストレージ装置のアプリケーションにお
ける折りたたみ及び補間アナログ・ディジタル変換器の
ブロック図。
ける折りたたみ及び補間アナログ・ディジタル変換器の
ブロック図。
３、５ フォルダー １０、１５２ アナログ・ディジタル変換器 １２、３０、５１、５２、８２、８４ フォルダー回路
（差動ペア） １６、５４ 折りたたみ及び補間回路（電流ディバイダ
回路） ５６〜５９、６０〜６３、８６〜９３、９６〜１０３
ｎＭＯＳトランジスタ ８０ 電流折りたたみ及び補間回路 ８６〜８９、１００〜１０３ 第１のトランジスタ ９０〜９３、９６〜９９ 第２のトランジスタ １１０、１１２ 電流源 １２２、１２４、１２６ 比較器
（差動ペア） １６、５４ 折りたたみ及び補間回路（電流ディバイダ
回路） ５６〜５９、６０〜６３、８６〜９３、９６〜１０３
ｎＭＯＳトランジスタ ８０ 電流折りたたみ及び補間回路 ８６〜８９、１００〜１０３ 第１のトランジスタ ９０〜９３、９６〜９９ 第２のトランジスタ １１０、１１２ 電流源 １２２、１２４、１２６ 比較器
Claims (1)
- 【請求項１】 アナログ・ディジタル変換器における電
流折りたたみ及び補間回路において、 Ｌ個のフォルダーを備え、各フォルダーは、 相互に接続されたソース端子を有し、かつ入力電圧によ
りバイアスされたＮ個の第１トランジスタ、及び相互に
接続されたソース端子を有し、かつ基準電圧によりバイ
アスされたＮ個の第２のトランジスタを有するＭ個の差
動ペアであって、前記差動ペアの第２のトランジスタは
異なる基準電圧によりバイアスされた前記差動ペアと、 前記第１及び第２のトランジスタのソース端子に接続さ
れた電流源とを備え、 一方のフォルダーの選択された前記第１のトランジスタ
のドレイン端子は、少なくとも一つの他のフォルダーの
選択された前記第１のトランジスタのドレイン端子に接
続されて少なくとも一つの補間信号を発生し、かつ一方
のフォルダーの選択された前記第２のトランジスタのド
レイン端子は、少なくとも一つの他のフォルダーの選択
された前記第２のトランジスタのドレイン端子に接続さ
れて少なくとも一つの補間信号を発生する電流折りたた
み及び補間回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5590797P | 1997-08-15 | 1997-08-15 | |
| US055907 | 1997-08-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145831A true JPH11145831A (ja) | 1999-05-28 |
Family
ID=22000943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10229801A Pending JPH11145831A (ja) | 1997-08-15 | 1998-08-14 | アナログ・ディジタル変換器用の差動ペアに基づく電流及び折りたたみ補間回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6175323B1 (ja) |
| EP (1) | EP0898376A3 (ja) |
| JP (1) | JPH11145831A (ja) |
| KR (1) | KR19990023616A (ja) |
| SG (1) | SG71140A1 (ja) |
| TW (1) | TW406479B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3520233B2 (ja) * | 2000-01-21 | 2004-04-19 | 春夫 小林 | Ａｄ変換回路 |
| DE10007408A1 (de) * | 2000-02-18 | 2001-09-06 | Infineon Technologies Ag | Analog/Digital-Wandlerschaltungsanordnung |
| WO2002065643A2 (en) * | 2001-02-09 | 2002-08-22 | Broadcom Corporation | Capacitive folding circuit for use in a folding/interpolating analog-to-digital converter |
| KR100416969B1 (ko) * | 2001-12-07 | 2004-02-05 | 삼성전자주식회사 | 프로그램 가능한 인터폴레이터를 사용하는아날로그/디지탈 변환장치 및 방법 |
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| US7164379B1 (en) | 2005-11-30 | 2007-01-16 | General Electric Company | Pipeline analog to digital converter |
| US20080001095A1 (en) * | 2006-06-29 | 2008-01-03 | Oliver Richard Astley | Adaptive imaging system |
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| KR101584785B1 (ko) * | 2009-01-21 | 2016-01-13 | 삼성전자주식회사 | 아날로그-디지털 컨버터 및 이를 포함하는 전자 시스템 |
| US10755779B2 (en) * | 2017-09-11 | 2020-08-25 | Silicon Storage Technology, Inc. | Architectures and layouts for an array of resistive random access memory cells and read and write methods thereof |
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| US5126742A (en) | 1990-11-06 | 1992-06-30 | Signal Processing Technologies, Inc. | Analog to digital converter with double folding interpolation circuitry |
| KR100259031B1 (ko) * | 1992-09-30 | 2000-06-15 | 이데이 노부유끼 | 아날로그/디지탈 변환 장치 |
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| US5319372A (en) | 1992-11-06 | 1994-06-07 | National Semiconductor Corporation | Analog to digital converter that decodes MSBS from internal voltages of two folder circuits |
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| CN1169217A (zh) * | 1995-09-08 | 1997-12-31 | 菲利浦电子有限公司 | 具有折叠和内插的模/数变换 |
-
1998
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