JP2001007701A - Ａ／ｄ変換器 - Google Patents

Ａ／ｄ変換器

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JP2001007701A
JP2001007701A JP11176856A JP17685699A JP2001007701A JP 2001007701 A JP2001007701 A JP 2001007701A JP 11176856 A JP11176856 A JP 11176856A JP 17685699 A JP17685699 A JP 17685699A JP 2001007701 A JP2001007701 A JP 2001007701A
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voltage
resistance
voltages
wiring
output
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JP11176856A
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Masao Ito
正雄 伊藤
Takeshi Shigenobu
毅 重信
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M1/12—Analogue/digital converters
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Abstract

(57)【要約】 【課題】 Ａ／Ｄ変換精度向上を図ったＡ／Ｄ変換器を
得る。 【解決手段】 抵抗素子Ｒ1，Ｒ2間のように部分配線Ｌ
１１及びＬ１３を図中左方向に延ばして形成したり、抵
抗素子Ｒ3，Ｒ4間のように部分配線Ｌ１１及びＬ１３を
図中右方向に延ばして形成したりして、各抵抗素子Ｒ，
Ｒ間を主として２個置きに配線Ｌ１０（２×Ｌ１１，Ｌ
１２，２×Ｌ１３）によって接続している。上記のよう
に、電気的に隣接関係にある抵抗素子Ｒ，Ｒ間を接続す
る配線Ｌ１０は、すべて｛２×Ｌ１１，Ｌ１２，２×Ｌ
１３｝からなる部分配線の組合せによって構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、アナログ信号を
ディジタル信号に変換するＡ／Ｄ変換器に関し、特に、
その要素回路の１つであるインタポレーション回路の回
路構成に関する。
【０００２】
【従来の技術】Ａ／Ｄ変換器におけるインタポレーショ
ン回路の役割を説明する。Ａ／Ｄ変換器の１つに図１５
に示すフォールディング・インタポレーションアーキテ
クチャのＡ／Ｄ変換器がある。
【０００３】同図に示すように、参照電圧群１１１はＮ
（≧２）個の参照電圧Ｖref1〜ＶrefNからなり、参照電
圧Ｖref1〜ＶrefNがブロックＢ１のフォールディング回
路７２に出力され、参照電圧Ｖref1〜ＶrefNのうちＪ
（＜Ｎ）個の電圧がブロックＢ２の参照電圧Ｖrr１〜Ｖ
rrＪとしてコンパレータ群８４に出力される。図１６に
図１５の構成で分解能が６ビットのＡ／Ｄ変換器を示
す。
【０００４】該アーキテクチャでは、Ａ／Ｄ変換をＢ１
とＢ２の２つの回路ブロックに分けて行う。Ｂ２の回路
ブロックを用いて粗いＡ／Ｄ変換を行いディジタルコー
ドの上位ビットを決定し、Ｂ１の回路ブロックを用いて
細かいＡ／Ｄ変換を行いディジタルコードの下位ビット
を決定する。該アーキテクチャでは、上位ビットと下位
ビットの配分の組み合わせは何通りもあり、その配分に
よってＢ２及びＢ１の回路ブロック中のコンパレータ数
Ｊ、Ｍは、表１に示したように変わる。図１６の回路は
表１のＪ＝３、Ｍ＝１６、Ｎ＝２０場合の構成である。
【０００５】
【表１】
【０００６】図１７はインタポレーション回路７３の内
部構成の一例を示す回路図である。インタポレーション
回路７３の構成によってフォールディング回路７２に与
える参照電圧の数Ｎが、表１に示したように変わる。図
１７のインタポレーション回路は表１の４倍インタポレ
ーションに相当し、印加された入力電圧Ｖi，入力電圧
Ｖ(i+1)（ｉ＝１、２、３、・・・）間に直列に設けら
れた４個の抵抗Ｒ３０それぞれの一端から出力信号
Ｖi0、Ｖi1、Ｖi2、Ｖi3（ｉ＝１、２，３，・・・）を
生成する構成になっている。すなわち、インタポレーシ
ョン回路７３は４倍インタポレーション機能を有する。
【０００７】次に、上述したＡ／Ｄ変換器の動作を主と
して図１６で示した構成を例にして説明する。
【０００８】ブロックＢ２のコンパレータＣＭＰi（ｉ
＝１，２，３）では、各々アナログ入力電圧Ｖｉｎと参
照電圧Ｖｒｒi（ｉ＝１，２，３）との大小関係の比較
を行い、アナログ入力信号Ｖｉｎが参照電圧Ｖｒｒiよ
り大きい場合は”Ｈ”を出力し、アナログ入力信号Ｖｉ
ｎが参照電圧Ｖｒｒiより小さい場合は”Ｌ”を出力す
る。
【０００９】プリエンコーダ８５では、コンパレータ群
８４の各出力（比較結果）をプリエンコードしてエンコ
ーダ制御信号ＳＰj（ｊ＝１、２、３、４）を生成す
る。
【００１０】エンコーダ８６はエンコーダ制御信号ＳＰ
に応じて上位上位２ビットのディジタルコードＤ５、Ｄ
４を決定する。表２にアナログ入力信号Ｖｉｎと参照電
圧Ｖｒｒ1〜Ｖｒｒ3との大小関係の各条件おけるコンパ
レータ群８４からのコンパレータ出力、プリエンコンー
ダ８５からのプリエンコーダ出力、及びエンコーダ８６
からのエンコーダ出力を示す。
【００１１】
【表２】
【００１２】一方、ブロックＢ１のフォールディング回
路７２では、各々アナログ入力信号Ｖｉｎと各参照電圧
Ｖｒｅｆk（ｋ＝１，２，…，２０）とに基づくアナロ
グ演算処理を行い、４組の出力信号対ＶＦm及びＶＦＢm
（ｍ＝１，２，３，４）（図１６では図示せず）を次段
のインタポレーション回路７３に伝達する。出力信号対
ＶＦＢmはＶＦmの相補的な信号である。
【００１３】フォールディング回路７２による上記アナ
ログ演算処理は図１８に示す様な出力特性であり、アナ
ログ入力信号Ｖｉｎと参照電圧Ｖｒｅｆn、Ｖｒｅ
ｆn+3、Ｖｒｅｆn+6、Ｖｒｅｆn+9、Ｖｒｅｆn+12（ｎ
＝１、２、３、４）とから各組の出力信号対ＶＦn及び
ＶＦＢn（ｎ＝１、２、３、４）を生成する。出力信号
対ＶＦ nとＶＦＢnは各々差動信号の対となる相補的な信
号である。
【００１４】インタポレーション回路７３では、フォー
ルディング回路７２の出力信号ＶＦ nとＶＦＢn（ｎ＝
１、２、３、４）の４つの信号対を元に各出力信号を分
圧して１６個の信号対ＶＩyとＶＩＢy（ｙ＝１，２，
…，１６）（図１６では図示せず）を生成し次段のコン
パレータ群７４に伝達する。各信号対ＶＦn及びＶＦＢn
とＶＩy及びＶＩＢyの関係を表３に示す。
【００１５】
【表３】
【００１６】表３に示すように、例えばＶＩ1はＶＦ1そ
のものであるが、ＶＩ2はＶＦ1と、ＶＦ2との電圧範囲
を４つに分圧したうちのＶＦに最も近い電圧であり（Ｖ
Ｉ2＝ＶＦ1×３／４＋ＶＦ2×１／４）、ＶＩ3はＶＦ1
とＶＦ2との電圧範囲を４つに分圧したうちの中点の電
圧である。（ＶＩ3＝ＶＦ1×１／２＋ＶＦ2×１／
２）。
【００１７】コンパレータ群７４のコンパレータＣＭＰ
Ｄy（ｙ＝１，２，…，１６）では各々信号対ＶＩyとＶ
ＩＢyとの大小比較を行う。信号ＶＩyが信号ＶＩＢyよ
り大きい場合は”Ｈ”を出力し、逆の場合は”Ｌ”を出
力する。
【００１８】プリエンコーダ７５は、コンパレータ群７
４の各出力よりエンコーダ制御信号ＳＰＤy（ｙ＝１，
２，…，１６）（図１６では図示せず）を生成する。
【００１９】エンコーダ７６はエンコーダ制御信号ＳＰ
Ｄに応じて下位４ビットのディジタルコードＤ３，Ｄ
２，Ｄ１，Ｄ０を決定して出力する。
【００２０】表４〜表６にアナログ入力信号Ｖｉｎと参
照電圧Ｖｒｅｆkとの大小関係の中にある一部の条件に
おけるコンパレータ群７４からのコンパレータ出力、プ
リエンコーダ７５からのプリエンコーダ出力、及びエン
コーダ７６からのエンコーダ出力を示す。
【００２１】
【表４】
【００２２】
【表５】
【００２３】
【表６】
【００２４】次に、インタポレーション回路７３の回路
構成、特にレイアウト配置について説明する。図１９は
インタポレーション回路７３のレイアウト配置を示す説
明図である。図１９において、回路ブロックＣn（ｎ＝
１，２，３,４）は各々信号対ＶＦnとＶＦＢnを出力す
るフォールディング回路７２内のサブ回路であり、３２
個の抵抗素子ＲＲ１〜ＲＲ３２はインタポレーション用
の抵抗素子であり、Ｌ５０及びＬ５１は隣接した抵抗素
子ＲＲｉ，ＲＲ（ｉ＋１）（ｉ＝１〜１５）及びＲＲ３
２，ＲＲ１間を接続する配線である。
【００２５】
【発明が解決しようとする課題】以下に図１９で示した
インタポレーション回路７３の従来のレイアウト配置で
の問題点について説明する。なお、抵抗素子ＲＲ１〜Ｒ
Ｒ３２の一つを便宜上、抵抗素子ＲＲと称する。
【００２６】インタポレーション回路７３の出力電圧Ｖ
ＩxとＶＩＢx（ｘ＝１，５，９，１３）はＶＦ
([x/4]+1)（［ｘ／４］はｘを４で割った時の商）とＶ
Ｆ([x/4]+1)そのものである。
【００２７】また、インタポレーション回路７３の出力
電圧ＶＩyとＶＩＢy（ｙ＝２，３，４，６，７，８，１
０，１１，１２）はＶＦ([(x-1)/4]+1)とＶＦ，
[(x-1)/4]間あるいはＶＦＢ[(x-1)/4]，ＶＦＢ
[(x-1)/4]間の電圧範囲を４つの抵抗素子ＲＲ（抵抗値
Ｒとする）及び４つの配線Ｌ５０の抵抗成分ｒｒ（抵抗
値ｒとする）の和４×（Ｒ＋ｒ）によって分割すること
により得られる。
【００２８】一方、インタポレーション回路７３の出力
電圧ＶＩzとＶＩＢz（ｚ＝１４、１５、１６）はＶ
Ｆ4，ＶＦＢ1間、あるいはＶＦＢ4，ＶＦ1間の電圧範囲
を４つの抵抗素子ＲＲ、３つの配線５０及び１つの配線
Ｌ５１の抵抗成分ｒｒ′（抵抗値ｒ′）の和４Ｒ＋３ｒ
＋ｒ′によって分割することにより得られる。
【００２９】配線Ｌ５０と配線Ｌ５１とでは長さに差が
あるため、抵抗値ｒと抵抗値ｒ′とは異なる値となるた
め、インタポレーション回路７３の出力電圧ＶＩyとＶ
ＩＢy（ｙ＝２，３，４，６，７，８，１０，１１，１
２）とＶＩzとＶＩＢz（ｚ＝１４，１５，１６）では分
割の均等性が失われており、出力電圧の精度が劣化す
る。
【００３０】また、各回路ブロックＣn（ｎ＝１，２，
３，４）の出力信号ＶＦn及びＶＦＢ nを元にインタポレ
ーション回路７３の各出力が変化する時にかかる時間は
インタポレーション回路７３の各入力端子に接続されて
いる抵抗素子や配線の抵抗値と容量値の積に比例する。
【００３１】回路ブロックＣ2及びＣ3の出力信号のうち
少なくとも一方を元に生成されるＶＩyとＶＩＢy（ｙ＝
２，３，４，６，７，８，１０，１１，１２）では抵抗
値４×（Ｒ＋ｒ）と寄生容量の総量Ｃとの積に比例す
る。一方、回路ブロックＣ１及びＣ４の出力信号を元に
生成されるインタポレーション回路の出力信号ＶＩzと
ＶＩＢz（ｚ＝１４、１５、１６）の変化にかかる時間
は抵抗値４Ｒ＋３ｒ＋ｒ′と配線の寄生容量の総量Ｃ′
の積に比例する。配線Ｌ５０とＬ５１では長さに差があ
るため、抵抗値ｒとｒ′は異なる値となる。また、配線
Ｌ５０とＬ５１との長さに差があるため、各配線の寄生
容量値が異なり、寄生容量総量ＣとＣ′とは異なる値と
なる。
【００３２】したがって、インタポレーション回路７３
の第１の出力信号群ＶＩy及びＶＩＢy（ｙ＝２，３，
４，６，７，８，１０，１１，１２）と第２の出力信号
群ＶＩz及びＶＩＢz（ｚ＝１４、１５、１６）の変化に
かかる時間に差が生じる。インタポレーション回路７３
の後段のコンパレータ群７４のコンパレータＣＭＰＤ k
（ｋ＝１，２，…，１６）は全て同一のタイミングで大
小比較動作を行うため、インタポレーション回路７３の
出力信号の変化するタイミングが一様でない場合、その
時間差ΔＴによってコンパレータ群７４の出力に誤差が
生じＡ／Ｄ変換器の変換精度が劣化する。
【００３３】以下、タイミングが一様でない場合の変換
精度の劣化について説明する。例えば、ある比較の時
に、本来ならば比較期間Ｔの最後の瞬間の回路ブロック
Ｃ1の出力信号対ＶＦ1とＶＦＢ1との電圧の差が＋Ｖ1＋
ΔＶで、ブロックＣ2の出力信号対ＶＦ2とＶＦＢ1との
電圧の差が−Ｖ1とするとする。
【００３４】この状態で、例えば０＜ΔＶ＜２Ｖ1の
時、インタポレーション回路７３の出力は、ＶＩ1＞Ｖ
ＩＢ1、ＶＩ2＞ＶＩＢ2、ＶＩ3＞ＶＩＢ3、ＶＩ4＜ＶＩ
Ｂ4、ＶＩ5＜ＶＩＢ5という大小関係が成立するため、
正常時はコンパレータＣＭＰＤ1〜ＣＭＰＤ3の出力が”
Ｈ”、ＣＭＰＤ4及びＣＭＰＤ5の出力が”Ｌ”となる。
【００３５】ところが、１つ前の比較期間Ｔの時の出力
信号の電圧から変化する時間にΔＴの時間差があるた
め、比較期間Ｔの最後の瞬間の出力信号対ＶＦ1とＶＦ
Ｂ1との電圧の差が正常な＋Ｖ1＋ΔＶにならずに＋Ｖ1
＋ΔＶ′（＞２Ｖ1）となり、ＶＦ2とＶＦＢ2と電圧の
差が−Ｖ1になったとする。
【００３６】この場合、インタポレーション回路７３の
出力は、ＶＩ1＞ＶＩＢ1、ＶＩ2＞ＶＩＢ2、ＶＩ3＞Ｖ
ＩＢ3、ＶＩ4＞ＶＩＢ4、ＶＩ5＜ＶＩＢ5という大小関
係が成立してしまい、コンパレータＣＭＰＤ1〜ＣＭＰ
Ｄ4の出力が”Ｈ”でＣＭＰＤ 5の出力が”Ｌ”となって
しまい、正常値から誤差が生じた値となる。この誤差に
よってＡ／Ｄ変換器の変換精度が劣化する。
【００３７】特に高速動作のＡ／Ｄ変換器では、コンパ
レータの比較期間Ｔが小さくなるため、比較期間Ｔに対
するフォールディング回路７２の出力信号の変化するタ
イミングの時間差ΔＴの占める割合が増してコンパレー
タの出力誤差はますます大きくなる。
【００３８】また、図１９で示した例とは別のレイアウ
ト例として、図２０に示すように配線Ｌ５０とＬ５２と
の抵抗値及び寄生容量値の差を低減するための、ブロッ
クＣ 4とブロックＣ1との間において、ＶＦ4，ＶＦＢ1間
に抵抗ＲＲ１３〜ＲＲ１６（この間の配線Ｌ５２）を設
け、ＶＦＢ4，ＶＦ1間に抵抗ＲＲ２９〜ＲＲ３２（この
間の配線Ｌ５２）を設けている。他の構成は図１９のレ
イアウトと同様である。
【００３９】このように構成しても、配線Ｌ５０と配線
Ｌ５２との長さに依然大きな差があるためＡ／Ｄ変換精
度の劣化を避けることはできない。
【００４０】本発明は上記問題点を解決するためになさ
れたもので、Ａ／Ｄ変換精度向上を図ったＡ／Ｄ変換器
を得ることを目的とする。
【００４１】
【課題を解決するための手段】この発明に係る請求項１
記載のＡ／Ｄ変換器は、アナログ入力電圧をＡ／Ｄ変換
してディジタル出力電圧を出力し、前記アナログ入力電
圧を複数の参照電圧に基づき変換して、複数の基準変換
電圧を出力する基準変換電圧出力部と、前記複数の基準
変換電圧内における所定数の基準変換電圧対の一方電圧
と他方電圧との間に設けられた前記所定数の抵抗部を有
し、前記所定数の抵抗部を用いた抵抗分割によって複数
の中間電圧を生成し、該複数の中間電圧を含む複数の変
換電圧を出力する中間電圧生成部と、前記複数の変換電
圧に基づきディジタル出力電圧を出力するディジタルデ
ータ出力部とを備え、前記中間電圧生成部における前記
所定数の抵抗部はそれぞれ、前記一方電圧に接続される
第１の入力端子と、前記他方電圧に接続される第２の入
力端子と、各々の抵抗値が同一である複数の抵抗素子と
を含み、前記複数の中間電圧は、前記複数の抵抗素子そ
れぞれの一端より得られる電圧のうち少なくとも一部の
電圧を含み、前記複数の抵抗素子が前記第１，第２の入
力端子間に直列に接続されるように設けられる抵抗接続
配線をさらに含み、前記所定数の抵抗部すべてにおい
て、前記抵抗接続配線に付随する抵抗成分を考慮して、
前記複数の抵抗素子によって前記一方電圧，前記他方電
圧間が均等に分割されるように、前記抵抗接続配線を配
置している。
【００４２】請求項２記載のＡ／Ｄ変換器において、前
記複数の変換電圧は前記複数の基準変換電圧をさらに含
み、前記所定数の抵抗部すべてにおいて、前記複数の抵
抗素子及び前記抵抗接続配線の容量成分の容量値が同一
になるように、前記抵抗接続配線を配置している。
【００４３】請求項３記載のＡ／Ｄ変換器において、前
記基準変換電圧出力部の全体構成はレイアウト構成上一
体形成されている。
【００４４】請求項４記載のＡ／Ｄ変換器において、前
記複数の基準変換電圧は第１の数の第１の基準変換電圧
と第２の数の第２の基準変換電圧と含み、前記基準変換
電圧出力部は、前記第１の数の第１の基準電圧を出力す
る第１の部分基準変換電圧出力部と前記第２の数の第２
の基準電圧を出力する第２の部分基準変換電圧出力部と
を含み、前記第１及び第２の部分基準変換電圧出力部は
レイアウト構成上互いに分割して形成され、前記中間電
圧生成部は、レイアウト構成において前記第１の部分基
準変換電圧出力部と前記第１の部分基準変換電圧出力部
との間に設けられている。
【００４５】
【発明の実施の形態】＜実施の形態１＞図１及び図２
は、この発明の実施の形態１であるＡ／Ｄ変換器のイン
タポレーション回路のレイアウト配置を示す説明図であ
る。なお、図２１は図１及び図２の位置関係を示す説明
図である。また、全体構成は図１５及び図１６で示した
構成と同様であり、基準変換電圧出力部であるフォール
ディング回路７２と、中間電圧生成部であるインタポレ
ーション回路７３と、ディジタルデータ出力部であるコ
ンパレータ群７４，プリエンコンーダ７５及びエンコー
ダ７６とを含む回路構成を採る。
【００４６】図１及び図２で示すインタポレーション回
路は、図１９及び図２０で示した従来例同様、前段のフ
ォールディング回路のサブ回路であるブロックＣ1〜Ｃ4
から出力される４つの信号（基準変換電圧）対（出力信
号ＶＦnとＶＦＢn（ｎ＝１，２，３，４））を受け、該
４つの信号対を元に情報を４倍に増やすため，各出力信
号の電圧範囲を１／４に分割して，１６個の信号（変換
電圧）対ＶＩkとＶＩＢk（ｋ＝１，２，…，１６）を生
成する回路構成を例にとっている。
【００４７】なお、フォールディング回路７２から出力
される出力信号ＶＦnとＶＦＢnとは互いに相補関係にあ
る信号であり、出力信号ＶＦ1〜4及び出力信号ＶＦＢ1
〜ＶＦＢ4は共に１周期内において位相が１〜４の順に
均等にずらされて生成される信号である。
【００４８】図１及び図２に示すように、実施の形態１
のインタポレーション回路は、抵抗素子Ｒ1〜Ｒ32（任
意の一つを述べる際、便宜上抵抗素子Ｒと称す場合あ
り）と、抵抗素子Ｒ，Ｒ間を接続する抵抗接続配線であ
る３２本の配線Ｌ１０から構成される。
【００４９】フォールディング回路の各回路ブロックＣ
n（ｎ＝１，２，３，４）の出力信号ＶＦnとＶＦＢ
nは、インタポレーション回路の入力信号として，入力
端子ＮnとＮＢnにそれぞれ接続される。
【００５０】合計３２個の抵抗素子Ｒ1〜Ｒ32は，縦に
１６個ずつ２列に配置され、一方の列（図１及び図２の
左側の列）は，Ｒ3，Ｒ2，Ｒ4，Ｒ1，Ｒ5，Ｒ32，Ｒ6，
Ｒ31，Ｒ7，Ｒ30，Ｒ8，Ｒ29，Ｒ9，Ｒ28，Ｒ10，Ｒ27
の順に配置される。
【００５１】他方の列（図１及び図２の右側の列）は、
Ｒ19，Ｒ18，Ｒ20，Ｒ17，Ｒ21，Ｒ 16，Ｒ22，Ｒ15，Ｒ
23，Ｒ14，Ｒ24，Ｒ13，Ｒ25，Ｒ12，Ｒ26，Ｒ11の順に
配置される。
【００５２】入力端子ＮiとＮi+1（ｉ＝１，２，３）と
の間，入力端子ＮＢiとＮＢi+1（ｉ＝１，２，３）との
間，Ｎ4とＮＢ1との間，及びＮＢ4とＮ1との間には，抵
抗素子Ｒと配線Ｌ１０が４組直列に接続されることによ
りなる抵抗部が設けられ、各抵抗素子Ｒの一端に出力端
子ＰkあるいはＰＢk（ｋ＝１，２，…，１６）（任意の
一つを述べる際、便宜上出力端子Ｐあるいは出力端子Ｐ
Ｂと称す場合あり）が設けられており，出力端子Ｐk及
びＰＢkから信号ＶＩk及びＶＩＢkが出力される。
【００５３】変換電圧である各出力信号ＶＩk及びＶＩ
Ｂk（ｋ＝１，２，…１６）と基準変換電圧である入力
信号ＶＦn及びＶＦＢn（ｎ＝１，２，３，４）の関係は
先に示した表３の通りである。表３に示すように、ｋ＝
２，３，４，６，７，８，１０，１１，１２，１４，１
５，１６のときの出力信号ＶＩk及びＶＩＢkが中間電圧
となる。ｋ＝１，５，９，１３のときの出力信号ＶＩk
及びＶＩＢkは入力信号ＶＦn及びＶＦＢn、すなわち基
準変換電圧そのものとなる。
【００５４】上述した２つの入力端子Ｎ，ＮＢによって
規定される各区間の経路を抵抗素子Ｒ及び出力端子Ｐk
あるいはＰＢkで示したのが下記の表７である。
【００５５】
【表７】
【００５６】図３に図１及び図２の一部を拡大した図を
示す。配線Ｌ１０は第１の層に形成される２つ部分配線
Ｌ１１と、第２の層に形成される１つの部分配線Ｌ１２
と２２つの部分配線Ｌ１３とからなり、各々の部分配線
はスルーホールＴＨ（図中、□で表示）を介して電気的
に接続される。例えば、出力端子Ｐ3が設けられる抵抗
素子Ｒ2，Ｒ3間の配線Ｌ１０ではスルーホールＴＨを介
して部分配線Ｌ１３，Ｌ１１，Ｌ１２，Ｌ１１，Ｌ１３
の順で直列に接続される。
【００５７】各配線Ｌ１０の接続方向に応じて、部分配
線Ｌ１１及び部分配線Ｌ１３の向きを変えて、いずれの
部分でも配線Ｌ１０の長さが同じようになるように構成
している。
【００５８】図４は、部分配線Ｌ１１〜Ｌ１５による入
力端子Ｎ1，Ｎ2間及び入力端子Ｎ2，Ｎ3間の接続状況を
示す説明図である。同図に示すように、抵抗素子Ｒ1，
Ｒ2間のように部分配線Ｌ１１及びＬ１３を図中左方向
に延ばして形成したり、抵抗素子Ｒ3，Ｒ4間のように部
分配線Ｌ１１及びＬ１３を図中右方向に延ばして形成し
たりして、各抵抗素子Ｒ，Ｒ間を主として２個置きに配
線Ｌ１０によって接続している。
【００５９】各々の配線Ｌ１０はすべて｛２×Ｌ１１，
Ｌ１２，２×Ｌ１３｝からなる部分配線の組合せによっ
て構成されている。すなわち、各々の配線Ｌ１０の幅、
長さが同じであり面積が等しいため寄生容量成分が等し
く、スルーホールの抵抗成分の各々の配線Ｌ１０で等し
いため抵抗成分の総和も各配線Ｌ１０で等しい。
【００６０】したがって、実施の形態１のインタポレー
ション回路の出力電圧ＶＩy及びＶＩＢy（ｙ＝２，３，
４，６，７，８，１０，１１，１２）とＶＩz及びＶＩ
Ｂz（ｚ＝１４，１５，１６）で分割の均等性が保た
れ、出力電圧の精度が劣化することはない。
【００６１】なお、出力端子Ｐ及び出力端子ＰＢはすべ
て部分配線Ｌ１１の中間点に規則正しく設けられている
ため、１つの抵抗素子Ｒを介して接続される出力端子Ｐ
（ＰＢ），Ｐ（ＰＢ）間は、実質的に１つの抵抗素子Ｒ
と１つの配線Ｌ１０とが設けられると構成となる。した
がって、出力端子Ｐ及び出力端子ＰＢの形成位置によっ
て上記均等性が損ねられることはない。
【００６２】フォールディング回路の各回路ブロックＣ
n（ｎ＝１〜４４）の出力信号ＶＦn及びＶＦＢnそれぞ
れとインタポレーション回路の入力端子Ｎn及びＮＢnそ
れぞれとの間の配線は従来からほぼ同一条件となるた
め、上記均等性が損なわれることはほとんどない。
【００６３】また、入力端子Ｎn及びＮＢnとそれぞれ対
応する出力端子Ｐ及びＰＢとの間の配線長は同一にする
ことが望ましいが、配線長が異なっていても配線抵抗を
十分低くすることにより、上記均等性が損なわれること
はほとんどない。
【００６４】抵抗素子Ｒ1〜Ｒ32の各抵抗値をＲとし、
各配線Ｌ１０の抵抗成分をｒ1とし、各抵抗素子Ｒの寄
生容量及び各配線Ｌ１０の寄生容量の和をＣ1で表す
と、インタポレーション回路の入力端子入力端子Ｎiと
Ｎi+1（ｉ＝１、２、３）との間、入力端子ＮＢiとＮＢ
i+1（ｉ＝１、２、３）との間、Ｎ4とＮＢ1との間、及
びＮＢ4とＮ1との間に接続される抵抗成分の総和はいず
れも４×（Ｒ＋ｒ1）であり、容量成分の総和はいずれ
も４Ｃ1となる。
【００６５】その結果、インタポレーション回路の各出
力信号の変化にかかる時間差がほとんどなくなり、コン
パレータの出力に生じる誤差を大幅に低減できる。
【００６６】したがって、このようなレイアウト配置の
インタポレーション回路を用いた実施の形態１のＡ／Ｄ
変換器はそのＡ／Ｄ変換精度を大幅に向上させることが
できる。また、同時にレイアウト配置上、抵抗素子が１
６個ずつの縦２列で構成できるため、図２０に示した従
来のレイアウト配置に比べて面積を縮小でき集積度を向
上させることができる。
【００６７】また、実施の形態１のフォールディング回
路（Ｃ1〜Ｃ4）の全体構成はレイアウト構成上一体形成
されるため、フォールディング回路として既存のものを
用いることにより、装置全体の低コスト化を図ることが
できる。
【００６８】なお、実施の形態１は情報量を４倍に増や
すインタポレーション回路であるが、各入力端子間に直
列に接続される抵抗素子Ｒと配線Ｌ１０の組を２つにす
ることで情報量を２倍に増やすインタポレーション回路
を実現できる。あるいは、該抵抗素子Ｒと配線Ｌを８組
にすることで情報量を８倍に増やすインタポレーション
回路を実現できる。
【００６９】＜実施の形態２＞図５及び図６は、この発
明の実施の形態２であるＡ／Ｄ変換器のインタポレーシ
ョン回路のレイアウト配置を示す説明図である。なお、
図２２は図５及び図６の位置関係を示す説明図である。
なお、全体構成は図１５及び図１６で示した構成と同様
である。
【００７０】図５及び図６で示す実施の形態２のインタ
ポレーション回路は、図１及び図２で示した実施の形態
１のインタポレーション回路と同様、４つの信号対（出
力信号ＶＦnとＶＦＢn（ｎ＝１，２，３，４））を受
け、該４つの信号対を元に情報を４倍に増やすため，各
出力信号の電圧範囲を１／４に分割して，１６個の信号
対ＶＩkとＶＩＢk（ｋ＝１，２，…，１６）を生成する
回路構成を例にとっている。
【００７１】同図に示すように、実施の形態２のインタ
ポレーション回路は、抵抗素子Ｒ1〜Ｒ32と、抵抗素子
Ｒ，Ｒ間を接続する抵抗接続配線である３２本の配線Ｌ
２０とから構成される。
【００７２】フォールディング回路の各回路ブロックＣ
n（ｎ＝１，２，３，４）の出力信号ＶＦn及びＶＦＢn
は、インタポレーション回路の入力信号として，入力端
子Ｎ n及びＮＢnにそれぞれ接続される。
【００７３】合計３２個の抵抗素子Ｒ1〜Ｒ32は，縦に
１６個ずつ２列に配置され、一方の列（図５及び図６の
左側の列）は、Ｒ2，Ｒ3，Ｒ17，Ｒ20，Ｒ32，Ｒ5，Ｒ
15，Ｒ22，Ｒ30，Ｒ7，Ｒ13，Ｒ24，Ｒ28，Ｒ9，Ｒ11，
Ｒ26の順に配置される。
【００７４】他方の列（図５及び図６の右側の列）は、
Ｒ18，Ｒ19，Ｒ1，Ｒ4，Ｒ16，Ｒ21，Ｒ31，Ｒ6，
Ｒ14，Ｒ23，Ｒ29，Ｒ8，Ｒ12，Ｒ25，Ｒ27，Ｒ10の順
に配置される。
【００７５】入力端子ＮiとＮi+1（ｉ＝１，２，３）と
の間，入力端子ＮＢiとＮＢi+1（ｉ＝１，２，３）との
間，Ｎ4とＮＢ1との間，及びＮＢ4とＮ1との間には，抵
抗素子Ｒと配線Ｌ２０が４組直列に接続されてなる抵抗
部が設けられ、各抵抗素子Ｒの一端に出力端子Ｐkある
いはＰＢk（ｋ＝１，２，…，１６）が設けられてお
り，出力端子Ｐk及びＰＢkから信号ＶＩk及びＶＩＢkが
出力される。
【００７６】各出力信号ＶＩk及びＶＩＢk（ｋ＝１，
２，…１６）と入力信号ＶＦn及びＶＦＢn（ｎ＝１，
２，３，４）の関係は先に示した表３の通りである。
【００７７】上述した２つの入力端子Ｎ，ＮＢによって
規定される各区間の経路を抵抗素子Ｒ及び出力端子Ｐk
あるいはＰＢkで示した関係表は実施の形態１で述べた
表７と同じである。
【００７８】図７に図５及び図６の一部を拡大した図を
示す。配線Ｌ２０は第１の層に形成される部分配線Ｌ２
１及びＬ２３と、第２の層に形成される部分配線Ｌ２２
と２つの部分配線Ｌ２４とからなり、各々の部分配線は
スルーホールＴＨ（図中、□で表示）を介して電気的に
接続される。例えば、出力端子Ｐ3が設けられる抵抗素
子Ｒ2，Ｒ3間の配線Ｌ２０ではスルーホールＴＨを介し
て部分配線Ｌ２４，Ｌ２１，Ｌ２２，Ｌ２３，Ｌ２４の
順で直列に接続される。
【００７９】配線Ｌ２０の接続方向に応じて、部分配線
Ｌ２１、Ｌ２３及びＬ２４の向きを変えて、いずれの部
分でも配線Ｌ２０の長さが同じようになるように構成し
ている。
【００８０】図８は、部分配線Ｌ２１〜Ｌ２４による入
力端子Ｎ1，Ｎ2間及び入力端子Ｎ2，Ｎ3間の接続状況を
示す説明図である。同図に示すように、異なる列で抵抗
素子Ｒ１つ分間隔をおいて設けられる抵抗素子Ｒ1，Ｒ2
間のように部分配線Ｌ２１及びＬ２３を同一方向に延ば
して形成したり、同一列に隣接する抵抗素子Ｒ2，Ｒ3間
のように部分配線Ｌ２１及びＬ２３を異なる方向に延ば
して形成したりして、各抵抗素子Ｒ，Ｒ間を配線Ｌ２０
｛Ｌ２１，Ｌ２２，Ｌ２３，２×Ｌ２４｝によって接続
している。
【００８１】各々の配線Ｌ２０はすべて｛Ｌ２１，Ｌ２
２，Ｌ２３，２×Ｌ２４｝からなる部分配線の組合せに
よって構成されている。すなわち、各々の配線Ｌ２０の
幅、長さが同じであり面積が等しいため寄生容量成分が
等しく、スルーホールの抵抗成分の各々の配線Ｌ２０で
等しいため抵抗成分の総和も各配線Ｌ２０で等しい。
【００８２】したがって、実施の形態２のインタポレー
ション回路の出力電圧ＶＩy及びＶＩＢ< y（ｙ＝２，
３，４，６，７，８，１０，１１，１２）とＶＩz及び
ＶＩＢz（ｚ＝１４，１５，１６）で分割の均等性が保
たれ、出力電圧の精度が劣化することはない。
【００８３】また、出力端子Ｐ及び出力端子ＰＢはすべ
て部分配線Ｌ２１あるいはＬ２３の中間点に規則正しく
設けられているため、１つの抵抗素子Ｒを介して接続さ
れる出力端子Ｐ（ＰＢ），Ｐ（ＰＢ）間は、実質的に１
つの抵抗素子Ｒと１つの配線Ｌ２０とが設けられると構
成となる。したがって、出力端子Ｐ及び出力端子ＰＢの
形成位置によって上記均等性が損ねられることはない。
【００８４】なお、出力端子Ｐ、ＰＢからフォールディ
ング回路の各回路ブロックＣn（ｎ＝１〜４）に至る配
線については、実施の形態１で述べた理由により、上記
均等性が損なわれることはほとんどない。
【００８５】各配線Ｌ２０の抵抗成分をｒ2として、各
抵抗素子Ｒの寄生容量及び各配線Ｌ２０の寄生容量の和
をＣ2で表すと、インタポレーション回路の入力端子入
力端子ＮiとＮi+1（ｉ＝１、２、３）との間、入力端子
ＮＢiとＮＢi+1（ｉ＝１、２、３）との間、Ｎ4とＮＢ1
との間、及びＮＢ4とＮ1との間に接続される抵抗成分の
総和はいずれも４×（Ｒ＋ｒ2）であり、容量成分の総
和はいずれも４Ｃ2となる。
【００８６】その結果、インタポレーション回路の各出
力信号の変化にかかる時間差がほとんどなくなり、コン
パレータの出力に生じる誤差を大幅に低減できる。
【００８７】したがって、このようなレイアウト配置の
インタポレーション回路を用いた実施の形態２のＡ／Ｄ
変換器はそのＡ／Ｄ変換精度を大幅に向上させることが
できる。また、同時にレイアウト配置上、抵抗素子が１
６個ずつの縦２列で構成できるため、図２０に示した従
来のレイアウト配置に比べて面積を縮小でき集積度を向
上させることができる。
【００８８】また、実施の形態１と同様、実施の形態２
のフォールディング回路の全体構成はレイアウト構成上
一体形成されるため、フォールディング回路として既存
のものを用いることにより、装置全体の低コスト化を図
ることができる。
【００８９】なお、実施の形態２は情報量を４倍に増や
すインタポレーション回路であるが、各入力端子間に直
列に接続される抵抗素子Ｒと配線Ｌ２０の組を２つにす
ることで情報量を２倍に増やすインタポレーション回路
を実現できる。あるいは、該抵抗素子Ｒと配線Ｌを８組
にすることで情報量を８倍に増やすインタポレーション
回路を実現できる。
【００９０】＜実施の形態３＞図９は、この発明の実施
の形態３であるＡ／Ｄ変換器のインタポレーション回路
のレイアウト配置を示す説明図である。なお、全体構成
は図１５及び図１６で示した構成と同様である。図９で
示す実施の形態３のインタポレーション回路は、図１及
び図２で示した実施の形態１のインタポレーション回路
と同様、４つの信号対（出力信号ＶＦnとＶＦＢn（ｎ＝
１，２，３，４））を受け、該４つの信号対を元に情報
を４倍に増やすため，各出力信号の電圧範囲を１／４に
分割して，１６個の信号対ＶＩkとＶＩＢk（ｋ＝１，
２，…，１６）を生成する回路構成を例にとっている。
【００９１】同図に示すように、実施の形態３のインタ
ポレーション回路は、抵抗素子Ｒ1〜Ｒ32と、抵抗素子
Ｒ，Ｒ間を接続する抵抗接続配線である３２本の配線Ｌ
３０とから形成される。
【００９２】そして、フォールディング回路の各回路ブ
ロックＣn（ｎ＝１，２，３，４）は、図９に示すよう
に、インタポレーション回路の左右に２ブロック（Ｃ1
及びＣ2とＣ3及びＣ4）ずつ配置している。
【００９３】フォールディング回路の各回路ブロックＣ
n（ｎ＝１，２，３，４）の出力信号ＶＦnとＶＦＢ
nは、インタポレーション回路の入力信号として，入力
端子Ｎn及びＮＢnにそれぞれ接続される。
【００９４】合計３２個の抵抗素子Ｒ1〜Ｒ32は，縦に
８個ずつ４列に配置され、主として斜めに位置する抵抗
素子Ｒ，Ｒ間を配線Ｌ３０によって接続している。な
お、抵抗素子Ｒ1〜Ｒ32それぞれの両端には全く同一条
件で接続端子Ｎ３１，Ｎ３２が設けられる。
【００９５】合計３２個の抵抗素子Ｒ1〜Ｒ32におい
て、第１の列（図９の一番左側の列）は、Ｒ6，Ｒ8，Ｒ
4，Ｒ10，Ｒ2，Ｒ12，Ｒ32，Ｒ14の順に配置される。
【００９６】第２の列（図９の左から２番目の列）は、
Ｒ7，Ｒ5，Ｒ9，Ｒ3，Ｒ11，Ｒ1，Ｒ13，Ｒ31の順に配
置される。
【００９７】第３の列（図９の左から３番目の列）は、
Ｒ23，Ｒ21，Ｒ25，Ｒ19，Ｒ27，Ｒ 17，Ｒ29，Ｒ15の順
に配置される。
【００９８】第４の列（図９の一番右側の列）は、
Ｒ22，Ｒ24，Ｒ20，Ｒ26，Ｒ18，Ｒ28，Ｒ16，Ｒ30の順
に配置される。
【００９９】入力端子ＮiとＮi+1（ｉ＝１，２，３）と
の間，入力端子ＮＢiとＮＢi+1（ｉ＝１，２，３）との
間，Ｎ4とＮＢ1との間，及びＮＢ4とＮ1との間には，抵
抗素子Ｒと配線Ｌ３０が４組直列に接続されてなる抵抗
部が設けられ、各抵抗素子Ｒの一端に出力端子Ｐkある
いはＰＢk（ｋ＝１，２，…，１６）が設けられてお
り，出力端子Ｐk及びＰＢkから信号ＶＩk及びＶＩＢkが
それぞれ出力される。
【０１００】そして、入力端子Ｎ1及びＮＢ1とＮ4及び
ＮＢ4とがインタポレーション回路の縦方向でほぼ等位
置となり、入力端子Ｎ2及びＮＢ2とＮ3及びＮＢ3とが縦
方向でほぼ等位置となるように配置している。
【０１０１】各出力信号ＶＩk及びＶＩＢk（ｋ＝１，
２，…１６）と入力信号ＶＦn及びＶＦＢn（ｎ＝１，
２，３，４）の関係は先に示した表３の通りである。
【０１０２】上述した２つの入力端子Ｎ，ＮＢによって
規定される各区間の経路を抵抗素子Ｒ及び出力端子Ｐk
あるいはＰＢkで示した関係表は実施の形態１で述べた
表７と同じである。
【０１０３】図９のように回路ブロックＣ1〜Ｃ4の配置
を行うことにより、実施の形態１，実施の形態２のよう
に縦１列に各回路ブロックＣn（ｎ＝１、２、３、４）
を配置した場合に、インタポレーション回路の上下に冗
長な領域が発生するとともに非対称な配線によりますま
す冗長な領域が増加するという不具合を解消することが
できる。すなわち、図９に示すようにブロックＣ1〜Ｃ4
の配置を行うことにより冗長な領域を低減して集積度の
向上を図ることができる。
【０１０４】図１０に図９の一部を拡大した図を示す。
配線Ｌ３０は第１の層に形成される２つの部分配線Ｌ３
１及び１つの部分配線Ｌ３３と、第２の層に形成される
部分配線Ｌ３２、２つの部分配線Ｌ３４及び部分配線Ｌ
３５とからなり、各々の部分配線はスルーホールＴＨ
（図中、□で表示）を介して電気的に接続される。例え
ば、出力端子Ｐ7が設けられる抵抗素子Ｒ6，Ｒ7間の配
線Ｌ３０ではスルーホールＴＨを介して部分配線Ｌ３
３，Ｌ３４，Ｌ３１，Ｌ３２．Ｌ３１，Ｌ３５，Ｌ３
３，Ｌ３４の順で直列に接続される。
【０１０５】配線Ｌ３０の接続方向に応じて、部分配線
Ｌ３１〜Ｌ３５の向き及び接続順序を変えて、いずれの
部分でも配線Ｌ３０の長さが同じようになるように構成
している。
【０１０６】図１１は、部分配線Ｌ３１〜Ｌ３５による
入力端子Ｎ1，Ｎ2間及び入力端子Ｎ 2，Ｎ3間の接続状況
を示す説明図である。同図に示すように、異なる列で斜
め方向の関係にある抵抗素子Ｒ1，Ｒ2間のように２つの
部分配線Ｌ３１及び２つの部分配線Ｌ３３をすべて同一
方向に延ばして形成したり、異なる列で同一行方向に隣
接する抵抗素子Ｒ6，Ｒ7間のように２つの部分配線Ｌ３
１及び２つの部分配線Ｌ３３それぞれの一方の部分配線
Ｌ３１，Ｌ３３と他方の部分配線Ｌ３１，Ｌ３３を互い
に相殺する方向に延ばして形成したりして、各抵抗素子
Ｒ，Ｒ間を配線Ｌ３０｛２×Ｌ３１，Ｌ３２，２×Ｌ２
３，２×Ｌ３４，Ｌ３５｝によって接続している。
【０１０７】各々の配線Ｌ３０はすべて｛２×Ｌ３１，
Ｌ３２，２×Ｌ２３，２×Ｌ３４，Ｌ３５｝からなる部
分配線の組合せによって構成されている。すなわち、各
々の配線Ｌ３０の幅、長さが同じであり面積が等しいた
め寄生容量成分が等しく、スルーホールの抵抗成分の各
々の配線Ｌ３０で等しいため抵抗成分の総和も各配線Ｌ
３０で等しい。
【０１０８】したがって、実施の形態３のインタポレー
ション回路の出力電圧ＶＩy及びＶＩＢy（ｙ＝２，３，
４，６，７，８，１０，１１，１２）とＶＩz及びＶＩ
Ｂz（ｚ＝１４，１５，１６）で分割の均等性が保た
れ、出力電圧の精度が劣化することはない。
【０１０９】また、出力端子Ｐ及び出力端子ＰＢはすべ
て部分配線Ｌ３２の中間点に規則正しく設けられている
ため、１つの抵抗素子Ｒを介して接続される出力端子Ｐ
（ＰＢ），Ｐ（ＰＢ）間は、実質的に１つの抵抗素子Ｒ
と１つの配線Ｌ３０とが設けられると構成となる。した
がって、出力端子Ｐ及び出力端子ＰＢの形成位置によっ
て上記均等性が損ねられることはない。
【０１１０】なお、出力端子Ｐ、ＰＢからフォールディ
ング回路の各回路ブロックＣn（ｎ＝１〜４）に至る配
線については、実施の形態１で述べた理由により、上記
均等性が損なわれることはほとんどない。
【０１１１】各配線Ｌ３０の抵抗成分をｒ3として、各
抵抗素子Ｒの寄生容量及び各配線Ｌ３０の寄生容量の和
をＣ3で表すと、インタポレーション回路の入力端子入
力端子ＮiとＮi+1（ｉ＝１、２、３）との間、入力端子
ＮＢiとＮＢi+1（ｉ＝１、２、３）との間、Ｎ4とＮＢ1
との間、及びＮＢ4とＮ1との間に接続される抵抗成分の
総和はいずれも４×（Ｒ＋ｒ3）であり、容量成分の総
和はいずれも４Ｃ3となる。
【０１１２】その結果、インタポレーション回路の各出
力信号の変化にかかる時間差がほとんどなくなり、コン
パレータの出力に生じる誤差を大幅に低減できる。
【０１１３】したがって、このようなレイアウト配置の
インタポレーション回路を用いた実施の形態３のＡ／Ｄ
変換器はそのＡ／Ｄ変換精度を大幅に向上させることが
できる。
【０１１４】なお、実施の形態３は情報量を４倍に増や
すインタポレーション回路であるが、各入力端子間に直
列に接続される抵抗素子Ｒと配線Ｌ３０の組を２つにす
ることで情報量を２倍に増やすインタポレーション回路
を実現できる。あるいは、該抵抗素子Ｒと配線Ｌを８組
にすることで情報量を８倍に増やすインタポレーション
回路を実現できる。
【０１１５】＜実施の形態４＞図１２は、この発明の実
施の形態４であるＡ／Ｄ変換器のインタポレーション回
路のレイアウト配置を示す説明図である。なお、全体構
成は図１５及び図１６で示した構成と同様である。図１
２で示す実施の形態４のインタポレーション回路は、図
１及び図２で示した実施の形態１のインタポレーション
回路と同様、４つの信号対（出力信号ＶＦnとＶＦＢ
n（ｎ＝１，２，３，４））を受け、該４つの信号対を
元に情報を４倍に増やすため，各出力信号の電圧範囲を
１／４に分割して，１６個の信号対ＶＩkとＶＩＢk（ｋ
＝１，２，…，１６）を生成する回路構成を例にとって
いる。
【０１１６】同図に示すように、実施の形態４のインタ
ポレーション回路は、抵抗素子Ｒ1〜Ｒ32と、抵抗素子
Ｒ，Ｒ間を接続する抵抗接続配線である３２本の配線Ｌ
４０とから形成される。なお、抵抗素子Ｒ1〜Ｒ32それ
ぞれの両端には全く同一条件で接続端子Ｎ４１，Ｎ４２
が設けられる。
【０１１７】そして、フォールディング回路の各回路ブ
ロックＣn（ｎ＝１，２，３，４）は、図１２に示すよ
うに、インタポレーション回路の左右に２ブロック（Ｃ
1及びＣ2とＣ3及びＣ4）ずつ配置している。
【０１１８】フォールディング回路の各回路ブロックＣ
n（ｎ＝１，２，３，４）の出力信号ＶＦnとＶＦＢnは
各々インタポレーション回路の入力信号として，端子Ｎ
nとＮＢnに接続される。
【０１１９】合計３２個の抵抗素子Ｒ1〜Ｒ32は，縦に
１６個ずつ２列に配置され、一方の列（図１２の左側の
列）は、Ｒ6，Ｒ22，Ｒ5，Ｒ21，Ｒ4，Ｒ20，Ｒ3，
Ｒ19，Ｒ 2，Ｒ18，Ｒ1，Ｒ17，Ｒ32，Ｒ16，Ｒ31，Ｒ15
の順に配置される。
【０１２０】他方の列（図１２の右側の列）は、Ｒ23，
Ｒ7，Ｒ24，Ｒ8，Ｒ25，Ｒ9，Ｒ26，Ｒ10，Ｒ27，
Ｒ11，Ｒ28，Ｒ12，Ｒ29，Ｒ13，Ｒ30，Ｒ14の順に配置
される。
【０１２１】入力端子ＮiとＮi+1（ｉ＝１，２，３）と
の間，入力端子ＮＢiとＮＢi+1（ｉ＝１，２，３）との
間，Ｎ4とＮＢ1との間，及びＮＢ4とＮ1との間には，抵
抗素子Ｒと配線Ｌ４０が４組直列に接続されてなる抵抗
部が設けられ、各抵抗素子Ｒの一端に出力端子Ｐkある
いはＰＢk（ｋ＝１，２，…，１６）が設けられてお
り，出力端子Ｐk及びＰＢkから信号ＶＩk及びＶＩＢkが
出力される。
【０１２２】そして、入力端子Ｎ1及びＮＢ1とＮ4及び
ＮＢ4とがインタポレーション回路の縦方向でほぼ等位
置となり、入力端子Ｎ2及びＮＢ2とＮ3及びＮＢ3とが縦
方向でほぼ等位置となるように配置している。
【０１２３】各出力信号ＶＩk及びＶＩＢk（ｋ＝１，
２，…１６）と入力信号ＶＦn及びＶＦＢn（ｎ＝１，
２，３，４）の関係は先に示した表３の通りである。
【０１２４】上述した２つの入力端子Ｎ，ＮＢによって
規定される各区間の経路を抵抗素子Ｒ及び出力端子Ｐk
あるいはＰＢkで示した関係表は実施の形態１で述べた
表７と同じである。
【０１２５】図１２のように配置を行うことにより、実
施の形態１，実施の形態２のように縦１列に各回路ブロ
ックＣn（ｎ＝１、２、３、４）を配置した場合に、イ
ンタポレーション回路の上下に冗長な領域が発生すると
ともに非対称な配線によりますます冗長な領域が増加す
るという不具合を解消することができる。すなわち、図
１２に示すようにブロックＣ1〜Ｃ4の配置を行うことに
より冗長な領域を低減して集積度の向上を図ることがで
きる。
【０１２６】図１３に図１２の一部を拡大した図を示
す。配線Ｌ４０は第１の層に形成される部分配線Ｌ４
１，Ｌ４３及び配線Ｌ４５と、第２の層に形成される２
つの部分配線Ｌ４２及び１つの部分配線Ｌ４４とからな
り、各々の部分配線はスルーホールＴＨ（図中、□で表
示）を介して電気的に接続される。例えば、出力端子Ｐ
6が設けられる抵抗素子Ｒ5，Ｒ6間の配線Ｌ４０ではス
ルーホールＴＨを介して部分配線Ｌ４４，Ｌ４５，Ｌ４
２，Ｌ４３，Ｌ４２，Ｌ４１の順で直列に接続される。
また、出力端子Ｐ7が設けられる抵抗素子Ｒ6，Ｒ7間の
配線Ｌ４０ではスルーホールＴＨを介して部分配線Ｌ４
１，Ｌ４４，Ｌ４５，Ｌ４２，Ｌ４３，Ｌ４２の順で直
列に接続される。
【０１２７】配線Ｌ４０の接続方向に応じて、各部分配
線Ｌ４１〜Ｌ４５の向き及び接続順序を変えて、いずれ
の部分でも配線Ｌ４０の長さが同じようになるように構
成している。
【０１２８】図１４は、部分配線Ｌ４１〜Ｌ４５による
入力端子Ｎ1，Ｎ2間及び入力端子Ｎ 2，Ｎ3間の接続状況
を示す説明図である。同図に示すように、同一列で抵抗
素子Ｒを１つ隔てた関係にある抵抗素子Ｒ1，Ｒ2間のよ
うに部分配線Ｌ４２，Ｌ４２及びＬ４４を縦方向に形成
するとともに部分配線Ｌ４１，Ｌ４３，Ｌ４５を横方向
に形成したり、異なる列で斜め方向に隣接する抵抗素子
Ｒ6，Ｒ7間のように部分配線Ｌ４２，Ｌ４２及びＬ４４
を横方向に形成するとともに部分配線Ｌ４１，Ｌ４３，
Ｌ４５を縦方向に形成したりして、各抵抗素子Ｒ，Ｒ間
を配線Ｌ４０｛Ｌ４１，２×Ｌ４２，Ｌ４３，Ｌ４４，
Ｌ４５｝によって接続している。
【０１２９】各々の配線Ｌ４０はすべて｛Ｌ４１，２×
Ｌ４２，Ｌ４３，Ｌ４４，Ｌ４５｝からなる部分配線の
組合せによって構成されている。すなわち、各々の配線
Ｌ４０の幅、長さが同じであり面積が等しいため寄生容
量成分が等しく、スルーホールの抵抗成分の各々の配線
Ｌ４０で等しいため抵抗成分の総和も各配線Ｌ４０で等
しい。
【０１３０】したがって、実施の形態４のインタポレー
ション回路の出力電圧ＶＩy及びＶＩＢy（ｙ＝２，３，
４，６，７，８，１０，１１，１２）とＶＩz及びＶＩ
Ｂz（ｚ＝１４，１５，１６）で分割の均等性が保た
れ、出力電圧の精度が劣化することはない。
【０１３１】また、出力端子Ｐ及び出力端子ＰＢはすべ
て抵抗素子Ｒの接続端子Ｎ４１，Ｎ４２に規則正しく設
けられているため、１つの抵抗素子Ｒを介して接続され
る出力端子Ｐ（ＰＢ），Ｐ（ＰＢ）間は、実質的に１つ
の抵抗素子Ｒと１つの配線Ｌ４０とが設けられると構成
となる。したがって、出力端子Ｐ及び出力端子ＰＢの形
成位置によって上記均等性が損ねられることはない。
【０１３２】なお、出力端子Ｐ、ＰＢからフォールディ
ング回路の各回路ブロックＣn（ｎ＝１〜４）に至る配
線については、実施の形態１で述べた理由により、上記
均等性が損なわれることはほとんどない。
【０１３３】各配線Ｌ４０の抵抗成分をｒ4として、各
抵抗素子Ｒの寄生容量及び各配線Ｌ４０の寄生容量の和
をＣ4で表すと、インタポレーション回路の入力端子入
力端子ＮiとＮi+1（ｉ＝１、２、３）との間、入力端子
ＮＢiとＮＢi+1（ｉ＝１、２、３）との間、Ｎ4とＮＢ1
との間、及びＮＢ4とＮ1との間に接続される抵抗成分の
総和はいずれも４×（Ｒ＋ｒ4）であり、容量成分の総
和はいずれも４Ｃ4となる。
【０１３４】その結果、インタポレーション回路の各出
力信号の変化にかかる時間差がほとんどなくなり、コン
パレータの出力に生じる誤差を大幅に低減できる。
【０１３５】したがって、このようなレイアウト配置の
インタポレーション回路を用いた実施の形態４のＡ／Ｄ
変換器はそのＡ／Ｄ変換精度を大幅に向上させることが
できる。
【０１３６】なお、実施の形態４は情報量を４倍に増や
すインタポレーション回路であるが、各入力端子間に直
列に接続される抵抗素子Ｒと配線Ｌ４０の組を２つにす
ることで情報量を２倍に増やすインタポレーション回路
を実現できる。あるいは、該抵抗素子Ｒと配線Ｌを８組
にすることで情報量を８倍に増やすインタポレーション
回路を実現できる。
【０１３７】
【発明の効果】以上説明したように、この発明における
請求項１記載のＡ／Ｄ変換器の中間電圧生成部におい
て、所定数の基準変換電圧対の一方電圧と他方電圧との
間に設けられた所定数の抵抗部すべてにおいて、抵抗接
続配線に付随する抵抗成分を考慮して、複数の抵抗素子
によって一方電圧，他方電圧間が均等に分割されるよう
に、抵抗接続配線を配置している。
【０１３８】したがって、複数の抵抗による抵抗分割の
均等性が高精度に保たれることにより、複数の抵抗素子
それぞれの一端より得られる電圧のうち少なくとも一部
の電圧を含む複数の中間電圧の精度は高くなるため、Ａ
／Ｄ変換精度の向上を図ることができる。
【０１３９】請求項２記載のＡ／Ｄ変換器は、上記所定
数の抵抗部すべてにおいて、複数の抵抗素子及び抵抗接
続配線の容量成分の容量値が同一になるように、抵抗接
続配線を配置している。
【０１４０】その結果、複数の変換電圧の電圧変化にか
かる時間差がなく、ディジタルデータ出力部の複数の変
換電圧に基づくディジタル出力電圧の出力処理に上記時
間差に基づく悪影響を与えないため、Ａ／Ｄ変換器精度
をさらに向上させることができる。
【０１４１】請求項３記載のＡ／Ｄ変換器において、基
準変換電圧出力部の全体構成はレイアウト構成上一体形
成されるため、基準変換電圧出力部として既存のものを
用いることにより、低コスト化を図ることができる。
【０１４２】請求項４記載のＡ／Ｄ変換器の中間電圧生
成部は、レイアウト構成において第１の部分基準変換電
圧出力部と第１の部分基準変換電圧出力部との間に設け
られるため、中間電圧発生部内に冗長な領域を減少させ
ながら所定数の抵抗部を形成することができ、その結
果、集積度の向上を図ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるＡ／Ｄ変換器
におけるインタポレーション回路のレイアウト構成を示
す説明図である。
【図２】 この発明の実施の形態１であるＡ／Ｄ変換器
におけるインタポレーション回路のレイアウト構成を示
す説明図である。
【図３】 図１及び図２の一部詳細を示す説明図であ
る。
【図４】 図１及び図２の一部の入力端子間の接続状況
を示す説明図である。
【図５】 実施の形態２のＡ／Ｄ変換器におけるインタ
ポレーション回路のレイアウト構成を示す説明図であ
る。
【図６】 実施の形態２のＡ／Ｄ変換器におけるインタ
ポレーション回路のレイアウト構成を示す説明図であ
る。
【図７】 図５及び図６の一部詳細を示す説明図であ
る。
【図８】 図５及び図６の一部の入力端子間の接続状況
を示す説明図である。
【図９】 実施の形態３のＡ／Ｄ変換器におけるインタ
ポレーション回路のレイアウト構成を示す説明図であ
る。
【図１０】 図９の一部詳細を示す説明図である。
【図１１】 図９の一部の入力端子間の接続状況を示す
説明図である。
【図１２】 実施の形態４のＡ／Ｄ変換器におけるイン
タポレーション回路のレイアウト構成を示す説明図であ
る。
【図１３】 図１２の一部詳細を示す説明図である。
【図１４】 図１２の一部の入力端子間の接続状況を示
す説明図である。
【図１５】 フォールディング・インタポレーションア
ーキテクチャのＡ／Ｄ変換器の一般構成を示すブロック
図である。
【図１６】 ６ビット出力のフォールディング・インタ
ポレーションアーキテクチャのＡ／Ｄ変換器の構成を示
すブロック図である。
【図１７】 インタポレーション回路の内部構成の一例
を示す回路図である。
【図１８】 フォールディング回路の動作を示すグラフ
である。
【図１９】 インタポレーション回路の内部レイアウト
構成を示す説明図（その１）である。
【図２０】 インタポレーション回路の内部レイアウト
構成を示す説明図（その２）である。
【図２１】 図１及び図２の位置関係を示す説明図であ
る。
【図２２】 図５及び図６の位置関係を示す説明図であ
る。
【符号の説明】
７２ フォールディング回路、７３ インタポレーショ
ン回路、Ｃ1〜Ｃ4 回路ブロック、Ｌ１０，Ｌ２０，Ｌ
３０，Ｌ４０ 配線、Ｌ１１〜１３，Ｌ２１〜Ｌ２４、
Ｌ３１〜３５、Ｌ４１〜４５ 部分配線、Ｒ1〜Ｒ32
抵抗素子。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 アナログ入力電圧をＡ／Ｄ変換してディ
    ジタル出力電圧を出力するＡ／Ｄ変換器であって、 前記アナログ入力電圧を複数の参照電圧に基づき変換し
    て、複数の基準変換電圧を出力する基準変換電圧出力部
    と、 前記複数の基準変換電圧内における所定数の基準変換電
    圧対の一方電圧と他方電圧との間に設けられた前記所定
    数の抵抗部を有し、前記所定数の抵抗部を用いた抵抗分
    割によって複数の中間電圧を生成し、該複数の中間電圧
    を含む複数の変換電圧を出力する中間電圧生成部と、 前記複数の変換電圧に基づきディジタル出力電圧を出力
    するディジタルデータ出力部とを備え、 前記中間電圧生成部における前記所定数の抵抗部はそれ
    ぞれ、 前記一方電圧に接続される第１の入力端子と、 前記他方電圧に接続される第２の入力端子と、 各々の抵抗値が同一である複数の抵抗素子とを含み、前
    記複数の中間電圧は、前記複数の抵抗素子それぞれの一
    端より得られる電圧のうち少なくとも一部の電圧を含
    み、 前記複数の抵抗素子が前記第１，第２の入力端子間に直
    列に接続されるように設けられる抵抗接続配線をさらに
    含み、 前記所定数の抵抗部すべてにおいて、前記抵抗接続配線
    に付随する抵抗成分を考慮して、前記複数の抵抗素子に
    よって前記一方電圧，前記他方電圧間が均等に分割され
    るように、前記抵抗接続配線を配置したことを特徴とす
    る、Ａ／Ｄ変換器。
  2. 【請求項２】 前記複数の変換電圧は前記複数の基準変
    換電圧をさらに含み、 前記所定数の抵抗部すべてにおいて、前記複数の抵抗素
    子及び前記抵抗接続配線の容量成分の容量値が同一にな
    るように、前記抵抗接続配線を配置したことを特徴とす
    る、請求項１記載のＡ／Ｄ変換器。
  3. 【請求項３】 前記基準変換電圧出力部の全体構成はレ
    イアウト構成上一体形成される、請求項１あるいは請求
    項２記載のＡ／Ｄ変換器。
  4. 【請求項４】 前記複数の基準変換電圧は第１の数の第
    １の基準変換電圧と第２の数の第２の基準変換電圧と含
    み、 前記基準変換電圧出力部は、 前記第１の数の第１の基準電圧を出力する第１の部分基
    準変換電圧出力部と前記第２の数の第２の基準電圧を出
    力する第２の部分基準変換電圧出力部とを含み、前記第
    １及び第２の部分基準変換電圧出力部はレイアウト構成
    上互いに分割して形成され、 前記中間電圧生成部は、レイアウト構成において前記第
    １の部分基準変換電圧出力部と前記第１の部分基準変換
    電圧出力部との間に設けられる、請求項１あるいは請求
    項２記載のＡ／Ｄ変換器。
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