JP2002033663A - 補間比較器配列を有するフラッシュａ／ｄにおけるオンラインオフセット解消法 - Google Patents
補間比較器配列を有するフラッシュａ／ｄにおけるオンラインオフセット解消法Info
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Abstract
(57)【要約】
【課題】 高速フラッシュＡＤＣにおいて使用される２
つの一般的なフラッシュＡＤＣ技術を組み合わせ、これ
ら２つの技術を組み合わせることから生じる問題の幾つ
かを解決すること。 【解決手段】 フラッシュアナログ／デジタルコンバー
タ（「ＡＤＣ」）においてオートゼロ機能を実行するた
めの方法。ＡＤＣは、複数の均等に離間させたアナログ
基準電圧を提供する基準電圧回路と、入力電圧を基準電
圧と比較して、どの基準電圧が入力電圧に対応している
かの指示を与える複数のシステム電圧比較器とを有す
る。本方法では、次の工程が実行される。複数の冗長電
圧比較器を設ける。複数のシステム電圧比較器の１部分
集合を選択する。選択した比較器に対してオートゼロを
実行する。そして、選択した比較器に代えて冗長比較器
を用いる。主比較器配列の出力と予備比較器の出力は結
合され、最終デジタル出力を生成する。
つの一般的なフラッシュＡＤＣ技術を組み合わせ、これ
ら２つの技術を組み合わせることから生じる問題の幾つ
かを解決すること。 【解決手段】 フラッシュアナログ／デジタルコンバー
タ（「ＡＤＣ」）においてオートゼロ機能を実行するた
めの方法。ＡＤＣは、複数の均等に離間させたアナログ
基準電圧を提供する基準電圧回路と、入力電圧を基準電
圧と比較して、どの基準電圧が入力電圧に対応している
かの指示を与える複数のシステム電圧比較器とを有す
る。本方法では、次の工程が実行される。複数の冗長電
圧比較器を設ける。複数のシステム電圧比較器の１部分
集合を選択する。選択した比較器に対してオートゼロを
実行する。そして、選択した比較器に代えて冗長比較器
を用いる。主比較器配列の出力と予備比較器の出力は結
合され、最終デジタル出力を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ／デジタ
ル変換器（ＡＤＣ）に関し、より詳しくは、フラッシュ
ＡＤＣの性能を改善する方法と装置に関する。
ル変換器（ＡＤＣ）に関し、より詳しくは、フラッシュ
ＡＤＣの性能を改善する方法と装置に関する。
【０００２】
【従来の技術】アナログ／デジタル変換器（ＡＤＣ）
は、信号処理、計測、通信、および、データ記憶に広く
使用される重要なクラスの半導体素子である。図１Ａお
よび図１Ｂは、２つの異なるモードにおけるフラッシュ
ＡＤＣ１０の一部を示す。図１Ａはオートゼロモードに
おけるフラッシュＡＤＣ１０を示し、図１Ｂはサンプル
変換モードにおけるフラッシュＡＤＣ１０を示す。抵抗
器ラダー１２を、それぞれ、プラスおよびマイナスの基
準電圧ＶREF＋およびＶREF−間に接続し、２n個の均等
に離間させたアナログ基準電圧を形成する。２n個のア
ナログ基準電圧のうちの２つが図１Ａに示されている。
これら２n個のアナログ基準電圧に相当する電荷は、２n
個の対応コンデンサ１８にそれぞれ格納される。図１Ａ
および図１Ｂに示すＡＤＣ１０は、ｎ＋１ビットの解像
度を持つ。
は、信号処理、計測、通信、および、データ記憶に広く
使用される重要なクラスの半導体素子である。図１Ａお
よび図１Ｂは、２つの異なるモードにおけるフラッシュ
ＡＤＣ１０の一部を示す。図１Ａはオートゼロモードに
おけるフラッシュＡＤＣ１０を示し、図１Ｂはサンプル
変換モードにおけるフラッシュＡＤＣ１０を示す。抵抗
器ラダー１２を、それぞれ、プラスおよびマイナスの基
準電圧ＶREF＋およびＶREF−間に接続し、２n個の均等
に離間させたアナログ基準電圧を形成する。２n個のア
ナログ基準電圧のうちの２つが図１Ａに示されている。
これら２n個のアナログ基準電圧に相当する電荷は、２n
個の対応コンデンサ１８にそれぞれ格納される。図１Ａ
および図１Ｂに示すＡＤＣ１０は、ｎ＋１ビットの解像
度を持つ。
【０００３】アナログ入力電圧ＶINは、サンプルホール
ド（「ＳＨ」）回路１４によって周期的に捕捉され、図
１Ｂに示すように、２n個の基準電圧に沿って配列した
対応個数の比較器においてこれら２n個の基準電圧と比
較される。図１ＢのＡＤＣ１０では、ＶINと、コンデン
サ１８の配列に格納された電荷から生じる基準電圧とを
組み合わせることによって比較器機能が提供される。Ｖ
INが配列１８内のある特定のコンデンサ上の基準電圧を
超えるとき、生じた正電圧はプリアンプＰ１およびＰ２
によって増幅され、関連ラッチ１６を始動させてデータ
値「１」を格納する。このような比較器それぞれに対し
て１つの数を割り当てると、アナログ入力が基準電圧を
下回るところから上回るところへ転ずる配列中の比較器
の番号が当該アナログ入力のデジタル表現に相当する。
ド（「ＳＨ」）回路１４によって周期的に捕捉され、図
１Ｂに示すように、２n個の基準電圧に沿って配列した
対応個数の比較器においてこれら２n個の基準電圧と比
較される。図１ＢのＡＤＣ１０では、ＶINと、コンデン
サ１８の配列に格納された電荷から生じる基準電圧とを
組み合わせることによって比較器機能が提供される。Ｖ
INが配列１８内のある特定のコンデンサ上の基準電圧を
超えるとき、生じた正電圧はプリアンプＰ１およびＰ２
によって増幅され、関連ラッチ１６を始動させてデータ
値「１」を格納する。このような比較器それぞれに対し
て１つの数を割り当てると、アナログ入力が基準電圧を
下回るところから上回るところへ転ずる配列中の比較器
の番号が当該アナログ入力のデジタル表現に相当する。
【０００４】フラッシュＡＤＣの速度が増すに従って、
解決を必要とする様々な問題が生じている。１つの問題
は、比較器での不整合から生じるフラッシュＡＤＣにお
ける誤差である。この不整合は、比較器の出力がゼロか
ら１に変化するアナログ値を変更し、その結果、ＡＤＣ
の精度を低下させる。この問題を修正するために開発さ
れた解決策は、このオフセットを相殺するために比較器
をオートゼロすることである。通常、このオフセット訂
正は、記憶コンデンサ上の電圧として格納される。
解決を必要とする様々な問題が生じている。１つの問題
は、比較器での不整合から生じるフラッシュＡＤＣにお
ける誤差である。この不整合は、比較器の出力がゼロか
ら１に変化するアナログ値を変更し、その結果、ＡＤＣ
の精度を低下させる。この問題を修正するために開発さ
れた解決策は、このオフセットを相殺するために比較器
をオートゼロすることである。通常、このオフセット訂
正は、記憶コンデンサ上の電圧として格納される。
【０００５】コンデンサはゆっくりと電荷を漏らすの
で、コンデンサ配列に対してこのオートゼロ操作を周期
的に実行する必要がある。長クロックサイクルを有する
低速フラッシュＡＤＣでは、このオートゼロ機能はクロ
ックサイクル毎に実施可能である。しかし、高速ＡＤＣ
のクロックサイクルは、オートゼロ機能を完了するには
短すぎる。それゆえ、高速ＡＤＣでは、オートゼロ機能
を休止期間中に実行しなければならない。
で、コンデンサ配列に対してこのオートゼロ操作を周期
的に実行する必要がある。長クロックサイクルを有する
低速フラッシュＡＤＣでは、このオートゼロ機能はクロ
ックサイクル毎に実施可能である。しかし、高速ＡＤＣ
のクロックサイクルは、オートゼロ機能を完了するには
短すぎる。それゆえ、高速ＡＤＣでは、オートゼロ機能
を休止期間中に実行しなければならない。
【０００６】しかしながら、通信用途など、ある種の用
途では、休止時間を利用できない。この問題を克服する
のに利用される一般的な技術は、１度に１つの比較器だ
けをオートゼロすることである。１つの予備比較器を一
時的に用いて、オートゼロ期間中の比較器の機能性を引
き継ぐ。例えば、S. Tsukamoto et al., "A CMOS 6-b,
200 MSample/s, 3V Supply A/D Converter for a PRML
Read Channel LSI", IEEE J. Solid-State Circuits, V
ol.31, No.11, pp.1831-1836を参照されたい。この技術
は、ＡＤＣがそのオートゼロ機能を実施するのにオフラ
インにされることなく持続的に変換できるので、本明細
書ではオンラインオートゼロと称される。
途では、休止時間を利用できない。この問題を克服する
のに利用される一般的な技術は、１度に１つの比較器だ
けをオートゼロすることである。１つの予備比較器を一
時的に用いて、オートゼロ期間中の比較器の機能性を引
き継ぐ。例えば、S. Tsukamoto et al., "A CMOS 6-b,
200 MSample/s, 3V Supply A/D Converter for a PRML
Read Channel LSI", IEEE J. Solid-State Circuits, V
ol.31, No.11, pp.1831-1836を参照されたい。この技術
は、ＡＤＣがそのオートゼロ機能を実施するのにオフラ
インにされることなく持続的に変換できるので、本明細
書ではオンラインオートゼロと称される。
【０００７】フラッシュＡＤＣにおいて遭遇する別の問
題は、前端に位置するＳＨ回路における速度の困難点で
ある。この困難点を減少させるのに用いられる１つの技
術は、ＳＨ回路に掛かる容量性負荷を減らして、それに
よって高信頼サンプル電圧を提供するのに必要な時間を
減少させることである。これは、比較器の半数の第一段
プリアンプを除去して、ＳＨ負荷を２の階乗だけ減少さ
せることによって達成される。２つの隣接する第一段プ
リアンプの出力は補間されて、初段プリアンプを持たな
い比較器の第二段プリアンプに入力を提供する。
題は、前端に位置するＳＨ回路における速度の困難点で
ある。この困難点を減少させるのに用いられる１つの技
術は、ＳＨ回路に掛かる容量性負荷を減らして、それに
よって高信頼サンプル電圧を提供するのに必要な時間を
減少させることである。これは、比較器の半数の第一段
プリアンプを除去して、ＳＨ負荷を２の階乗だけ減少さ
せることによって達成される。２つの隣接する第一段プ
リアンプの出力は補間されて、初段プリアンプを持たな
い比較器の第二段プリアンプに入力を提供する。
【０００８】この技術は、半数の第１段プリアンプが除
去された、図１Ａおよび図１Ｂに示すＡＤＣで使用され
る。ただし、これらの図面におけるアナログ信号路は、
明瞭にするために図面ではシングルエンド形として示さ
れているが、差動的なものでも良い。また、Ｐ２プリア
ンプのうちの幾つかは補間プリアンプであり、Ｐ２′に
よって識別される。これらのＰ２′プリアンプが隣接Ｐ
１プリアンプ出力間を補間する。
去された、図１Ａおよび図１Ｂに示すＡＤＣで使用され
る。ただし、これらの図面におけるアナログ信号路は、
明瞭にするために図面ではシングルエンド形として示さ
れているが、差動的なものでも良い。また、Ｐ２プリア
ンプのうちの幾つかは補間プリアンプであり、Ｐ２′に
よって識別される。これらのＰ２′プリアンプが隣接Ｐ
１プリアンプ出力間を補間する。
【０００９】上述のように、図１Ａは、オートゼロ
（「ＡＺ」）期間中のＡＤＣ１０の構成を示す。実際に
はこのオートゼロ期間には２つの相がある。第２段補間
プリアンプＰ２′はそのオートゼロを実施するためにゼ
ロ入力を必要とするので、ＡＺの第１相中は、第１段プ
リアンプＰ１はそのリセットスイッチをオンにし、即
ち、リセットされて、その出力がゼロになる。このＡＺ
のこの相中にプリアンプＰ２はオートゼロされる。これ
によって、補間Ｐ２′に対しては、Ｐ１リセットモード
出力電圧における差異に起因するオフセットが相殺され
る。ＡＺの第２相中には、プリアンプＰ１のリセットス
イッチがオフにされ、プリアンプＰ１がオートゼロさ
れ、それらのオフセットがコンデンサ１８上に格納され
る。
（「ＡＺ」）期間中のＡＤＣ１０の構成を示す。実際に
はこのオートゼロ期間には２つの相がある。第２段補間
プリアンプＰ２′はそのオートゼロを実施するためにゼ
ロ入力を必要とするので、ＡＺの第１相中は、第１段プ
リアンプＰ１はそのリセットスイッチをオンにし、即
ち、リセットされて、その出力がゼロになる。このＡＺ
のこの相中にプリアンプＰ２はオートゼロされる。これ
によって、補間Ｐ２′に対しては、Ｐ１リセットモード
出力電圧における差異に起因するオフセットが相殺され
る。ＡＺの第２相中には、プリアンプＰ１のリセットス
イッチがオフにされ、プリアンプＰ１がオートゼロさ
れ、それらのオフセットがコンデンサ１８上に格納され
る。
【００１０】
【発明が解決しようとする課題】ＳＨをプリアンプＰ１
に接続する結合コンデンサ１８は、このように、Ｐ１の
オフセットと、Ｐ１用の抵抗器ラダー１２から生成され
る基準電圧とを格納する。この結果、２つのＰ１プリア
ンプ間を補間するＰ２′プリアンプをオートゼロするた
めには、両プリアンプＰ１がＡＺの第一部分中にリセッ
トされなければならないということになる。これらのＰ
１は、オートゼロ期間中のＰ２だけでなく、自分自身の
Ｐ２とそれらの上下にあるＰ２にも入力として供給する
ので、１つのＰ２のオートゼロによって合計５つの出力
が影響を受ける。
に接続する結合コンデンサ１８は、このように、Ｐ１の
オフセットと、Ｐ１用の抵抗器ラダー１２から生成され
る基準電圧とを格納する。この結果、２つのＰ１プリア
ンプ間を補間するＰ２′プリアンプをオートゼロするた
めには、両プリアンプＰ１がＡＺの第一部分中にリセッ
トされなければならないということになる。これらのＰ
１は、オートゼロ期間中のＰ２だけでなく、自分自身の
Ｐ２とそれらの上下にあるＰ２にも入力として供給する
ので、１つのＰ２のオートゼロによって合計５つの出力
が影響を受ける。
【００１１】これは、比較器配列において１度に１つの
比較器がオートゼロされてその出力が予備比較器の出力
で置換されるなら、問題が生じるということを意味す
る。合計５つの主配列出力がオートゼロの影響を受け
る。即ち、オートゼロ期間中の比較器と、その上位にあ
る２つの比較器と、その下位にある２つの比較器であ
る。このことを図２に示す。図２は、配列中のＡＺの進
行を示す。クエスチョンマークは、オートゼロ処理によ
って影響を受けている出力を識別するものである。黒い
プリアンプはオートゼロ期間中のもの、灰色のものは、
オートゼロ期間中ではないが目下実行中のオートゼロ処
理の影響を受けた出力を持つプリアンプである。
比較器がオートゼロされてその出力が予備比較器の出力
で置換されるなら、問題が生じるということを意味す
る。合計５つの主配列出力がオートゼロの影響を受け
る。即ち、オートゼロ期間中の比較器と、その上位にあ
る２つの比較器と、その下位にある２つの比較器であ
る。このことを図２に示す。図２は、配列中のＡＺの進
行を示す。クエスチョンマークは、オートゼロ処理によ
って影響を受けている出力を識別するものである。黒い
プリアンプはオートゼロ期間中のもの、灰色のものは、
オートゼロ期間中ではないが目下実行中のオートゼロ処
理の影響を受けた出力を持つプリアンプである。
【００１２】
【課題を解決するための手段】本発明は、上述したよう
に、高速フラッシュＡＤＣにおいて使用される２つの一
般的なフラッシュＡＤＣ技術を組み合わせ、しかも、こ
れら２つの技術を組み合わせることから生じる問題の幾
つかを解決する回路構成に関する。本発明によって、フ
ラッシュアナログ／デジタル変換器（「ＡＤＣ」）にお
いてオートゼロ機能を実行するための方法が提供され
る。ＡＤＣは、複数の均等に離間させたアナログ基準電
圧を提供する基準電圧回路と、入力電圧を基準電圧と比
較して、どの基準電圧が入力電圧に対応しているかの指
示を与える複数のシステム電圧比較器とを有する。本方
法では、次の工程が実行される。複数の冗長電圧比較器
を設ける。複数のシステム電圧比較器の一部分集合を選
択する。選択した比較器に対してオートゼロを実行し、
選択した比較器に代えて冗長比較器を用いる。
に、高速フラッシュＡＤＣにおいて使用される２つの一
般的なフラッシュＡＤＣ技術を組み合わせ、しかも、こ
れら２つの技術を組み合わせることから生じる問題の幾
つかを解決する回路構成に関する。本発明によって、フ
ラッシュアナログ／デジタル変換器（「ＡＤＣ」）にお
いてオートゼロ機能を実行するための方法が提供され
る。ＡＤＣは、複数の均等に離間させたアナログ基準電
圧を提供する基準電圧回路と、入力電圧を基準電圧と比
較して、どの基準電圧が入力電圧に対応しているかの指
示を与える複数のシステム電圧比較器とを有する。本方
法では、次の工程が実行される。複数の冗長電圧比較器
を設ける。複数のシステム電圧比較器の一部分集合を選
択する。選択した比較器に対してオートゼロを実行し、
選択した比較器に代えて冗長比較器を用いる。
【００１３】本発明のこれらの特徴とその他の特徴は、
当該技術に熟練した者には、付属図面を照合しつつ次の
本発明の詳細な説明を読むことによって明らかとなるで
あろう。
当該技術に熟練した者には、付属図面を照合しつつ次の
本発明の詳細な説明を読むことによって明らかとなるで
あろう。
【００１４】
【発明の実施の形態】本発明の好適な実施例は、フラッ
シュＡＤＣにおいてオートゼロを実施するための方法か
らなる。一度に一つのＰ１段比較器をオートゼロすると
いう好適な第一実施例によってオートゼロを実施する
際、主配列中の５つの比較器からなる一群が一度に通常
操作から除外される。例えば、図２Ａを再度参照して、
オートゼロサイクル中にプリアンプ５２、５４、５９、
６０、及び、５６だけがオートゼロされるとしても、当
該オートゼロサイクル中はＰ２比較器５０、５２、５
４、５９、６０、５６、及び、５８が全て通常操作から
除外される。プリアンプ５０及び５８の出力に関わる上
述の曖昧性から、こうしたことがなされる。
シュＡＤＣにおいてオートゼロを実施するための方法か
らなる。一度に一つのＰ１段比較器をオートゼロすると
いう好適な第一実施例によってオートゼロを実施する
際、主配列中の５つの比較器からなる一群が一度に通常
操作から除外される。例えば、図２Ａを再度参照して、
オートゼロサイクル中にプリアンプ５２、５４、５９、
６０、及び、５６だけがオートゼロされるとしても、当
該オートゼロサイクル中はＰ２比較器５０、５２、５
４、５９、６０、５６、及び、５８が全て通常操作から
除外される。プリアンプ５０及び５８の出力に関わる上
述の曖昧性から、こうしたことがなされる。
【００１５】しかしながら、こうしたことが起こる前
に、一時的に除外されるこの一群の比較器は冗長比較器
によって置換される。これは、次の工程を実行すること
によって達成される。 １． 比較器ｋからｋ＋４までがオートゼロされるもの
とする。第一工程は、対応基準電圧をアナログ多重バス
上に並べることである。このアナログ多重バスは、ここ
ではＲバスと称され、基準電圧を伴う冗長比較器を備え
ている。 ２． 冗長比較器をオートゼロモードに置き、それらの
オフセットを解消して、正しい基準電圧を関連コンデン
サ上に格納する。 ３． 冗長比較器をオートゼロモードから通常変換モー
ドに切り換える。一切の不整合が除外されるので、冗長
比較器は、このとき、比較器ｋからｋ＋４までの正確な
複製として操作している。 ４． 比較器ｋからｋ＋４までをオートゼロモードに置
く。 ５． 比較器ｋからｋ＋４までを通常操作に復帰させ
る。 ６． 比較器ｋ＋２からｋ＋６までのためのオートゼロ
サイクルを工程１で述べたように開始する。
に、一時的に除外されるこの一群の比較器は冗長比較器
によって置換される。これは、次の工程を実行すること
によって達成される。 １． 比較器ｋからｋ＋４までがオートゼロされるもの
とする。第一工程は、対応基準電圧をアナログ多重バス
上に並べることである。このアナログ多重バスは、ここ
ではＲバスと称され、基準電圧を伴う冗長比較器を備え
ている。 ２． 冗長比較器をオートゼロモードに置き、それらの
オフセットを解消して、正しい基準電圧を関連コンデン
サ上に格納する。 ３． 冗長比較器をオートゼロモードから通常変換モー
ドに切り換える。一切の不整合が除外されるので、冗長
比較器は、このとき、比較器ｋからｋ＋４までの正確な
複製として操作している。 ４． 比較器ｋからｋ＋４までをオートゼロモードに置
く。 ５． 比較器ｋからｋ＋４までを通常操作に復帰させ
る。 ６． 比較器ｋ＋２からｋ＋６までのためのオートゼロ
サイクルを工程１で述べたように開始する。
【００１６】オートゼロサイクルにおいて出現する関連
波形は、図３の波形図に示される。それらの波形は、シ
ステムクロックＣＬＫ、制御信号ＡＤＶ＿Ｎ、制御信号
ＤＩＲ＿ＳＨＮ、予備比較器オートゼロ命令ＡＺＸ、及
び、主配列比較器オートゼロ命令ＡＺである。ただし、
大文字Ｎで終わる波形指示子は、関連信号が負論理を持
つ、即ち、低レベル時にアサートされることを示す。例
えば、ＤＩＲ＿ＳＨＮがこの種の信号である。また、大
文字Ｘで終わる波形指示子は、信号が、主比較器配列と
対比されるように、予備比較器、即ち、冗長比較器のた
めの命令であることを示す。例えば、ＡＺＸがこの種の
信号である。ＡＤＶ＿Ｎは、Ｋを増分するのに用いられ
る。信号ＤＩＲ＿ＳＨＮは、高レベル時には、予備比較
器がオートゼロ期間中であることを示す。これらの信号
の機能は、図４の説明と連携して以下に詳述する。
波形は、図３の波形図に示される。それらの波形は、シ
ステムクロックＣＬＫ、制御信号ＡＤＶ＿Ｎ、制御信号
ＤＩＲ＿ＳＨＮ、予備比較器オートゼロ命令ＡＺＸ、及
び、主配列比較器オートゼロ命令ＡＺである。ただし、
大文字Ｎで終わる波形指示子は、関連信号が負論理を持
つ、即ち、低レベル時にアサートされることを示す。例
えば、ＤＩＲ＿ＳＨＮがこの種の信号である。また、大
文字Ｘで終わる波形指示子は、信号が、主比較器配列と
対比されるように、予備比較器、即ち、冗長比較器のた
めの命令であることを示す。例えば、ＡＺＸがこの種の
信号である。ＡＤＶ＿Ｎは、Ｋを増分するのに用いられ
る。信号ＤＩＲ＿ＳＨＮは、高レベル時には、予備比較
器がオートゼロ期間中であることを示す。これらの信号
の機能は、図４の説明と連携して以下に詳述する。
【００１７】本発明の好適な一実施例によるオートゼロ
コントローラは、２つの主部品、即ち、状態装置とシフ
トレジスタを有する。シフトレジスタは、比較器配列中
に分配、即ち、２ビット比較器スライスに付き１つのフ
リップフロップが配置される。
コントローラは、２つの主部品、即ち、状態装置とシフ
トレジスタを有する。シフトレジスタは、比較器配列中
に分配、即ち、２ビット比較器スライスに付き１つのフ
リップフロップが配置される。
【００１８】状態装置は、図４に例示されたシーケンス
を実行する。状態装置は、概念的には、２つの入れ子カ
ウンタとして説明できる。まず、図３および図４を共に
参照して、６状態内部カウンタ２０を説明する。
を実行する。状態装置は、概念的には、２つの入れ子カ
ウンタとして説明できる。まず、図３および図４を共に
参照して、６状態内部カウンタ２０を説明する。
【００１９】状態０では、ＤＩＲ＿ＳＨＮ信号が高レベ
ルに設定されてＡＤＶ＿Ｎ信号がアサート、即ち、低レ
ベルに駆動され、その結果Ｋが増分される。このＫの増
分は、図面では、オートゼロしなければならない５つの
比較器の部分集合を示す外部カウンタ２２の進行によっ
て表示されている。高レベルにあるＤＩＲ＿ＳＨＮ信号
は、比較器配列をダイレクトモードに置く。ダイレクト
モードでは、主配列中の全ての比較器が使用され、予備
比較器は使用されない。
ルに設定されてＡＤＶ＿Ｎ信号がアサート、即ち、低レ
ベルに駆動され、その結果Ｋが増分される。このＫの増
分は、図面では、オートゼロしなければならない５つの
比較器の部分集合を示す外部カウンタ２２の進行によっ
て表示されている。高レベルにあるＤＩＲ＿ＳＨＮ信号
は、比較器配列をダイレクトモードに置く。ダイレクト
モードでは、主配列中の全ての比較器が使用され、予備
比較器は使用されない。
【００２０】状態１では、ＡＺＸ信号がアサートされ
る。これによって、冗長比較器に対するオートゼロサイ
クルが初期化される。
る。これによって、冗長比較器に対するオートゼロサイ
クルが初期化される。
【００２１】状態２では、ＡＺＸ信号がデアサートされ
る。この状態は、冗長比較器がオートゼロ状態を離れる
時間と冗長比較器のラッチ出力が有効になる時間との間
の待ち時間を説明するために含まれる。
る。この状態は、冗長比較器がオートゼロ状態を離れる
時間と冗長比較器のラッチ出力が有効になる時間との間
の待ち時間を説明するために含まれる。
【００２２】状態３では、ＤＩＲ＿ＳＨＮ信号が低レベ
ルにされる。これは、主配列における５つの比較器の出
力が使用されなくなり、冗長比較器の出力が代わりに使
用されるということを示す。
ルにされる。これは、主配列における５つの比較器の出
力が使用されなくなり、冗長比較器の出力が代わりに使
用されるということを示す。
【００２３】状態４では、ＡＺ信号がアサートされる。
これによって、主配列にあり選択された５つの比較器に
対するオートゼロサイクルが初期化される。
これによって、主配列にあり選択された５つの比較器に
対するオートゼロサイクルが初期化される。
【００２４】状態５では、ＡＺ信号がデアサートされ
る。この状態は、５つの本来の比較器がオートゼロ状態
を離れる時間とこれらの比較器のラッチ出力が有効にな
る時間との間の待ち時間を説明するために含まれる。
る。この状態は、５つの本来の比較器がオートゼロ状態
を離れる時間とこれらの比較器のラッチ出力が有効にな
る時間との間の待ち時間を説明するために含まれる。
【００２５】ただし、状態１と４は、１、２、４、或い
は、８サイクルの期間が可変であって良い。この理由
は、１つのオートゼロに必要な時間は固定であるが、Ａ
ＤＣ操作のクロック期間は固定ではないからである。そ
れ故、全オートゼロ操作を完了するのに必要なクロック
サイクル数は、ＡＤＣの操作周波数に比例して増加され
なければならない。
は、８サイクルの期間が可変であって良い。この理由
は、１つのオートゼロに必要な時間は固定であるが、Ａ
ＤＣ操作のクロック期間は固定ではないからである。そ
れ故、全オートゼロ操作を完了するのに必要なクロック
サイクル数は、ＡＤＣの操作周波数に比例して増加され
なければならない。
【００２６】制御構造のシフトレジスタ部の一センクシ
ョンが図５に示されている。このようなセンクション
が、比較器配列における２つの比較器毎に設けられる。
このセンクションは、入力として、信号ＡＺ、ＡＺＸ、
ＲＳＴ（リセット）、ＳＨＲ＿ＩＮ、ＣＬＫ、及び、Ａ
ＤＶ＿Ｎ用の線路を有する。このセンクションは、それ
ぞれ１つの反転入力を持つ２つの３入力ＡＮＤゲート２
４、２６と、１つの２入力マルチプレクサ（「ＭＵ
Ｘ」）２８と、１つのＤＱフリップフロップ３０とを含
む。ＡＺ信号線は、ＡＮＤゲート２４の第二非反転入力
に接続されている。ＡＺＸ信号線は、ＡＮＤゲート２６
の第一非反転入力に接続されている。ＲＳＴ信号線は、
フリップフロップ３０のリセット入力に接続されてい
る。ＳＨＲ＿ＩＮ信号線は、ＭＵＸ２８の第一入力と、
ＡＮＤゲート２６の第二非反転入力と、ＡＮＤゲート２
４の第一非反転入力とに接続されている。ＣＬＫ信号線
は、フリップフロップ３０のクロック入力に接続されて
いる。ＡＤＶ＿Ｎ信号線は、ＭＵＸ２８の選択入力に接
続されている。ＭＵＸ２８の出力は、フリップフロップ
３０のＤ入力に接続されている。一方、フリップフロッ
プ３０のＱ出力は、ＳＨＲ＿ＯＵＴ出力信号線と、ＡＮ
Ｄゲート２６の反転入力と、ＡＮＤゲート２４の反転入
力と、ＭＵＸ２８の第二入力とに接続されている。ＳＨ
Ｒ＿ＯＵＴは、この比較器の上位にある比較器のＳＨＲ
＿ＩＮに接続されている。第一比較器のＳＨＲ＿ＩＮ
は、１に接続されている。
ョンが図５に示されている。このようなセンクション
が、比較器配列における２つの比較器毎に設けられる。
このセンクションは、入力として、信号ＡＺ、ＡＺＸ、
ＲＳＴ（リセット）、ＳＨＲ＿ＩＮ、ＣＬＫ、及び、Ａ
ＤＶ＿Ｎ用の線路を有する。このセンクションは、それ
ぞれ１つの反転入力を持つ２つの３入力ＡＮＤゲート２
４、２６と、１つの２入力マルチプレクサ（「ＭＵ
Ｘ」）２８と、１つのＤＱフリップフロップ３０とを含
む。ＡＺ信号線は、ＡＮＤゲート２４の第二非反転入力
に接続されている。ＡＺＸ信号線は、ＡＮＤゲート２６
の第一非反転入力に接続されている。ＲＳＴ信号線は、
フリップフロップ３０のリセット入力に接続されてい
る。ＳＨＲ＿ＩＮ信号線は、ＭＵＸ２８の第一入力と、
ＡＮＤゲート２６の第二非反転入力と、ＡＮＤゲート２
４の第一非反転入力とに接続されている。ＣＬＫ信号線
は、フリップフロップ３０のクロック入力に接続されて
いる。ＡＤＶ＿Ｎ信号線は、ＭＵＸ２８の選択入力に接
続されている。ＭＵＸ２８の出力は、フリップフロップ
３０のＤ入力に接続されている。一方、フリップフロッ
プ３０のＱ出力は、ＳＨＲ＿ＯＵＴ出力信号線と、ＡＮ
Ｄゲート２６の反転入力と、ＡＮＤゲート２４の反転入
力と、ＭＵＸ２８の第二入力とに接続されている。ＳＨ
Ｒ＿ＯＵＴは、この比較器の上位にある比較器のＳＨＲ
＿ＩＮに接続されている。第一比較器のＳＨＲ＿ＩＮ
は、１に接続されている。
【００２７】シフトレジスタの操作は、以下のように説
明できる。即ち、最初に全てのフリップフロップがゼロ
にリセットされる。フリップフロップ３０はそのＳＨＲ
＿ＩＮピンにおいて常に１を持つ。
明できる。即ち、最初に全てのフリップフロップがゼロ
にリセットされる。フリップフロップ３０はそのＳＨＲ
＿ＩＮピンにおいて常に１を持つ。
【００２８】概念的には、フリップフロップがその入力
ＳＨＲ＿ＩＮにおいて高レベル信号を、そして、その出
力ＳＨＲ＿ＯＵＴにおいて低レベル信号を検知する度
に、１つのトークン信号が生じる。トークン信号は、現
在の比較器と、配列において当該比較器の直ぐ上位にあ
る更に４つの比較器とがオートゼロ操作のために選択さ
れていることを示す。
ＳＨＲ＿ＩＮにおいて高レベル信号を、そして、その出
力ＳＨＲ＿ＯＵＴにおいて低レベル信号を検知する度
に、１つのトークン信号が生じる。トークン信号は、現
在の比較器と、配列において当該比較器の直ぐ上位にあ
る更に４つの比較器とがオートゼロ操作のために選択さ
れていることを示す。
【００２９】ＴＡＺＸ及びＴＡＺ信号は、主配列比較器
のためのオートゼロ機能を制御するための回路構成によ
って使用される。このことは図６に示される。図６は、
主配列からの１つの比較器の関連部分を示す。記憶コン
デンサ１８と、コンデンサ１８の１つのポートに接続さ
れているＰ１プリアンプ６０と、Ｐ１の出力を受けるＰ
２プリアンプ６２及び補間Ｐ２′プリアンプ６４とが示
されている。上述したようにＲバスからの線路は第一ス
イッチ６６の一方側に接続されている。スイッチ６６の
他方側は、抵抗器ラダーからの基準電圧タップと、第二
スイッチ６８の一方側に接続されている。スイッチ６８
の他方側は、コンデンサ１８の他方ポートと、第三スイ
ッチ７０の一方側とに接続されている。スイッチ７０の
他方側はサンプルホールド出力に接続されている。第四
スイッチ７２は、プリアンプ６０の入力と出力の間に接
続されている。プリアンプ６０の出力は、Ｐ２プリアン
プ６２の入力とＰ２′プリアンプ６４の一入力とにも接
続されている。制御信号ＴＡＺＸはスイッチ６６を閉じ
る。制御信号ＴＡＺはスイッチ６８とスイッチ７２を閉
じる。制御信号ＴＡＺは、また、Ｐ２プリアンプ６２と
Ｐ２′プリアンプ６４がオートゼロを実行するように制
御する。制御信号／（ＴＡＺ）はスイッチ７０を閉じ
る。
のためのオートゼロ機能を制御するための回路構成によ
って使用される。このことは図６に示される。図６は、
主配列からの１つの比較器の関連部分を示す。記憶コン
デンサ１８と、コンデンサ１８の１つのポートに接続さ
れているＰ１プリアンプ６０と、Ｐ１の出力を受けるＰ
２プリアンプ６２及び補間Ｐ２′プリアンプ６４とが示
されている。上述したようにＲバスからの線路は第一ス
イッチ６６の一方側に接続されている。スイッチ６６の
他方側は、抵抗器ラダーからの基準電圧タップと、第二
スイッチ６８の一方側に接続されている。スイッチ６８
の他方側は、コンデンサ１８の他方ポートと、第三スイ
ッチ７０の一方側とに接続されている。スイッチ７０の
他方側はサンプルホールド出力に接続されている。第四
スイッチ７２は、プリアンプ６０の入力と出力の間に接
続されている。プリアンプ６０の出力は、Ｐ２プリアン
プ６２の入力とＰ２′プリアンプ６４の一入力とにも接
続されている。制御信号ＴＡＺＸはスイッチ６６を閉じ
る。制御信号ＴＡＺはスイッチ６８とスイッチ７２を閉
じる。制御信号ＴＡＺは、また、Ｐ２プリアンプ６２と
Ｐ２′プリアンプ６４がオートゼロを実行するように制
御する。制御信号／（ＴＡＺ）はスイッチ７０を閉じ
る。
【００３０】分かるように、ＴＡＺがアサートされる
と、抵抗器ラダーからの基準電圧が主配列に接続され、
プリアンプ６０をショートさせるので、Ｐ１のオートゼ
ロが行われる。加えて、Ｐ２プリアンプ６２とＰ２′プ
リアンプ６４がオートゼロを行うように制御される。Ｔ
ＡＺがアサートされないときには、スイッチ７０が閉じ
るので、Ｐ１プリアンプ、Ｐ２プリアンプ、及び、ラッ
チは、それぞれの比較器機能を実行できるようになる。
と、抵抗器ラダーからの基準電圧が主配列に接続され、
プリアンプ６０をショートさせるので、Ｐ１のオートゼ
ロが行われる。加えて、Ｐ２プリアンプ６２とＰ２′プ
リアンプ６４がオートゼロを行うように制御される。Ｔ
ＡＺがアサートされないときには、スイッチ７０が閉じ
るので、Ｐ１プリアンプ、Ｐ２プリアンプ、及び、ラッ
チは、それぞれの比較器機能を実行できるようになる。
【００３１】一方、ＴＡＺＸがアサートされると、スイ
ッチ６６の動作によって抵抗器ラダーからの基準電圧が
冗長比較器に接続されているので、冗長比較器がオート
ゼロ可能になる。
ッチ６６の動作によって抵抗器ラダーからの基準電圧が
冗長比較器に接続されているので、冗長比較器がオート
ゼロ可能になる。
【００３２】最後に、今度は図５に戻って、ＴＡＺＸ及
びＴＡＺ信号がそれぞれの機能を果たした後には、ＡＤ
Ｖ＿Ｎが低レベルにアサートされる。これによって、論
理高レベルが多数のシフトレジスタのスタックにより高
レベルに伝播可能になるので、次の比較器群がオートゼ
ロの対象として選択されることになる。
びＴＡＺ信号がそれぞれの機能を果たした後には、ＡＤ
Ｖ＿Ｎが低レベルにアサートされる。これによって、論
理高レベルが多数のシフトレジスタのスタックにより高
レベルに伝播可能になるので、次の比較器群がオートゼ
ロの対象として選択されることになる。
【００３３】シフトレジスタの先頭まで達すると、ＲＳ
Ｔ信号がアサートされる。これによって全てのフリップ
フロップがリセットされるので、オートゼロサイクルは
改めて比較器配列の最下部から始まる。
Ｔ信号がアサートされる。これによって全てのフリップ
フロップがリセットされるので、オートゼロサイクルは
改めて比較器配列の最下部から始まる。
【００３４】各オートゼロサイクルは、２つの主要部分
からなる。即ち、 １． 正しい基準電圧を予備比較器に印加すること。 ２ａ． 主比較器配列中の１つの群を置換するように予
備比較器を訓練すること。これがダイレクトモードであ
る。 ２ｂ． 主配列中の１ブロックの比較器をオートゼロす
る一方、それに代えて予備比較器を用いること。これが
オートゼロモードである。
からなる。即ち、 １． 正しい基準電圧を予備比較器に印加すること。 ２ａ． 主比較器配列中の１つの群を置換するように予
備比較器を訓練すること。これがダイレクトモードであ
る。 ２ｂ． 主配列中の１ブロックの比較器をオートゼロす
る一方、それに代えて予備比較器を用いること。これが
オートゼロモードである。
【００３５】ダイレクトモードでは、比較器配列の出力
がＲＯＭエンコーダ入力に印加され、正しいデジタル出
力を選択する。これをオートゼロモードで行うときに
は、後に述べるような回路構成への幾つかの変更が必要
となる。概念的には、必要な変更は、図７Ａおよび図７
Ｂに示すように行われる。
がＲＯＭエンコーダ入力に印加され、正しいデジタル出
力を選択する。これをオートゼロモードで行うときに
は、後に述べるような回路構成への幾つかの変更が必要
となる。概念的には、必要な変更は、図７Ａおよび図７
Ｂに示すように行われる。
【００３６】図７Ａは、ダイレクトモードにおける主比
較器配列３２を示す高レベルブロック図である。主比較
器配列３２は、ＶREF及びＶINを受け、二進デジタル値
に復号するために温度計符号をＲＯＭ３４に提供する。
ブロック３６は、冗長比較器を示す。斜線は、比較器が
オフラインで、オートゼロ期間中であることを示す。図
７Ｂは、オートゼロモードにおける同一主比較器配列３
２を示す高レベルブロック図である。分かるように、オ
ートゼロモードでは、主配列中の比較器のうち選択され
たブロック３８がオフラインで、オートゼロされる一
方、冗長比較器のブロック３６がオートゼロ期間中の比
較器に代わって接続されている。
較器配列３２を示す高レベルブロック図である。主比較
器配列３２は、ＶREF及びＶINを受け、二進デジタル値
に復号するために温度計符号をＲＯＭ３４に提供する。
ブロック３６は、冗長比較器を示す。斜線は、比較器が
オフラインで、オートゼロ期間中であることを示す。図
７Ｂは、オートゼロモードにおける同一主比較器配列３
２を示す高レベルブロック図である。分かるように、オ
ートゼロモードでは、主配列中の比較器のうち選択され
たブロック３８がオフラインで、オートゼロされる一
方、冗長比較器のブロック３６がオートゼロ期間中の比
較器に代わって接続されている。
【００３７】本方法は、概念的には単純であり、次の理
由で、ある種の厳しい用途に必要な性能を提供できない
かも知れない。第一に、冗長比較器の出力を各比較器位
置に分配しなければならない。冗長比較器を分配するた
めに必要とされるバスに掛かる容量性負荷は重く、比較
器の数に比例する。それ故、比較器の数、引いては容量
性負荷が解像度の各予備ビットに伴って２倍になるの
で、解像度のビット数に上手く追いつく構成を与えるこ
とができない。第二に、比較器配列中のプリアンプの交
互配置のため、オートゼロは、５つの比較器からなる各
群に生じるが、３つが重なってしまう。これは、最悪の
場合、比較器の出力が４つのソースのうちの１つ（主配
列中の比較器、あるいは、３つの予備比較器のうちのい
ずれか）から生じることになるかもしれない、というこ
とを意味する。４方向マルチプレックスが付加的な速度
ペナルティーを生成する。
由で、ある種の厳しい用途に必要な性能を提供できない
かも知れない。第一に、冗長比較器の出力を各比較器位
置に分配しなければならない。冗長比較器を分配するた
めに必要とされるバスに掛かる容量性負荷は重く、比較
器の数に比例する。それ故、比較器の数、引いては容量
性負荷が解像度の各予備ビットに伴って２倍になるの
で、解像度のビット数に上手く追いつく構成を与えるこ
とができない。第二に、比較器配列中のプリアンプの交
互配置のため、オートゼロは、５つの比較器からなる各
群に生じるが、３つが重なってしまう。これは、最悪の
場合、比較器の出力が４つのソースのうちの１つ（主配
列中の比較器、あるいは、３つの予備比較器のうちのい
ずれか）から生じることになるかもしれない、というこ
とを意味する。４方向マルチプレックスが付加的な速度
ペナルティーを生成する。
【００３８】図８Ａ及び図８Ｂに示し、以下に説明する
本発明の更なる好適な実施例は、上述の速度制限を持っ
ていない。図８Ａ及び図８Ｂは、図７Ａ及び図７Ｂに類
似である。しかし、２つのデジタル加算器４６、４８が
下述のように設けられる。
本発明の更なる好適な実施例は、上述の速度制限を持っ
ていない。図８Ａ及び図８Ｂは、図７Ａ及び図７Ｂに類
似である。しかし、２つのデジタル加算器４６、４８が
下述のように設けられる。
【００３９】図８Ａに示すダイレクトモードでは、二進
デジタル出力がＲＯＭエンコーダ３４の出力として形成
されるが、これは、通常、オートゼロ無しにフラッシュ
ＡＤＣにおいて成される。しかしながら、オートゼロモ
ードでは、比較器出力が３つの範疇に分けられる。即
ち、オートゼロ期間中の５つの比較器からなる群３８
と、下位の群４２と、上位の群４４とである。オートゼ
ロ群３８の出力は無効であり、単純に捨てられる。下位
比較器４２の出力はＲＯＭエンコーダの対応選択線路に
送られる。オートゼロ群より上位の比較器群４４の出力
は５つの比較器位置にシフトダウンされて、事実上、オ
ートゼロ期間中ではない他のシステム比較器の出力と連
結される。予備比較器の出力は、加算器４６において０
または１の二進値として加算され、１つの３ビット補助
語を形成する。この補助語は、０から５までの値を取り
うる二進値である。最後に、ＲＯＭエンコーダ３４の出
力と補助語が加算器４８で加算されて最終出力を形成す
る。
デジタル出力がＲＯＭエンコーダ３４の出力として形成
されるが、これは、通常、オートゼロ無しにフラッシュ
ＡＤＣにおいて成される。しかしながら、オートゼロモ
ードでは、比較器出力が３つの範疇に分けられる。即
ち、オートゼロ期間中の５つの比較器からなる群３８
と、下位の群４２と、上位の群４４とである。オートゼ
ロ群３８の出力は無効であり、単純に捨てられる。下位
比較器４２の出力はＲＯＭエンコーダの対応選択線路に
送られる。オートゼロ群より上位の比較器群４４の出力
は５つの比較器位置にシフトダウンされて、事実上、オ
ートゼロ期間中ではない他のシステム比較器の出力と連
結される。予備比較器の出力は、加算器４６において０
または１の二進値として加算され、１つの３ビット補助
語を形成する。この補助語は、０から５までの値を取り
うる二進値である。最後に、ＲＯＭエンコーダ３４の出
力と補助語が加算器４８で加算されて最終出力を形成す
る。
【００４０】入力電圧ＶINは３つの電圧範囲のうちの１
つに入りうる。即ち、オートゼロを受けている比較器の
電圧範囲より下か、上か、或いは、その範囲内のどこか
かである。図９は、図８Ａと類似の図であるが、３つの
場合全てにおいて正しいデジタル出力が生じることを示
すのに役立つある種の追加的説明である。
つに入りうる。即ち、オートゼロを受けている比較器の
電圧範囲より下か、上か、或いは、その範囲内のどこか
かである。図９は、図８Ａと類似の図であるが、３つの
場合全てにおいて正しいデジタル出力が生じることを示
すのに役立つある種の追加的説明である。
【００４１】場合Ａでは、入力電圧Ａが、オートゼロ期
間中の比較器ブロックに相当する基準電圧Ｖbotを下回
る。この場合、予備比較器の出力はゼロであり、ＲＯＭ
エンコーダの出力はＡである。したがって合計はＡとな
り、正しい合計である。
間中の比較器ブロックに相当する基準電圧Ｖbotを下回
る。この場合、予備比較器の出力はゼロであり、ＲＯＭ
エンコーダの出力はＡである。したがって合計はＡとな
り、正しい合計である。
【００４２】場合Ｂでは、入力電圧Ｂが、オートゼロ期
間中の比較器ブロックに相当する基準電圧の範囲内にあ
る。この場合、ＲＯＭエンコーダの出力はＶbotに対応
するデジタル符号であり、予備比較器の出力はＢ−Ｖ
botである。したがって合計はＶbot＋Ｂ−Ｖbot＝Ｂと
なり、正しい合計である。
間中の比較器ブロックに相当する基準電圧の範囲内にあ
る。この場合、ＲＯＭエンコーダの出力はＶbotに対応
するデジタル符号であり、予備比較器の出力はＢ−Ｖ
botである。したがって合計はＶbot＋Ｂ−Ｖbot＝Ｂと
なり、正しい合計である。
【００４３】場合Ｃでは、入力電圧Ｃが、オートゼロ期
間中の比較器ブロックに相当する基準電圧を上回る。こ
の場合、予備比較器の出力は５であり、ＲＯＭエンコー
ダの出力はＣ−５である。したがって合計はＣ−５＋５
＝Ｃとなり、正しい合計である。
間中の比較器ブロックに相当する基準電圧を上回る。こ
の場合、予備比較器の出力は５であり、ＲＯＭエンコー
ダの出力はＣ−５である。したがって合計はＣ−５＋５
＝Ｃとなり、正しい合計である。
【００４４】本技術は、ＲＯＭエンコーダ選択線路毎に
２方向マルチプレクサだけを採用する（即ち、比較器の
出力か、あるいは、それより５つ上位の比較器の出力
か、どちらか一方が選択されなければならない）。これ
によって、論理ゲートの伝播遅延を低レベルに維持し、
高速操作が可能になる。
２方向マルチプレクサだけを採用する（即ち、比較器の
出力か、あるいは、それより５つ上位の比較器の出力
か、どちらか一方が選択されなければならない）。これ
によって、論理ゲートの伝播遅延を低レベルに維持し、
高速操作が可能になる。
【００４５】さらにまた、本技術は、比較器の数が倍に
なることで不利益を生じることなく、どのようなビット
解像度に対してもスケールを合わすことができる。
なることで不利益を生じることなく、どのようなビット
解像度に対してもスケールを合わすことができる。
【００４６】レイアウトは、ＶＬＳＩでの履行のために
適当なものにする、モジュール式で通常のものである。
適当なものにする、モジュール式で通常のものである。
【００４７】本発明及びその利点を詳細に説明してきた
が、付属する請求項の範囲によって定義されるような発
明の精神と範囲を逸脱しないで、ここに様々な変更や置
換や修正をなすことが可能である。
が、付属する請求項の範囲によって定義されるような発
明の精神と範囲を逸脱しないで、ここに様々な変更や置
換や修正をなすことが可能である。
【００４８】以上の説明に関して更に以下の項を開示す
る。 （１） フラッシュアナログ／デジタルコンバータ
（「ＡＤＣ」）においてオートゼロ機能を実行するため
の方法において、前記ＡＤＣは、複数の均等に離間させ
たアナログ基準電圧を提供する基準電圧回路と、入力電
圧を前記基準電圧と比較して、どの基準電圧が前記入力
電圧に対応しているかの指示を与える複数のシステム電
圧比較器とを有し、次の諸工程からなる方法、複数の冗
長電圧比較器を設ける工程と、前記複数のシステム電圧
比較器の１部分集合を選択する工程と、前記選択した比
較器に対してオートゼロを実行する工程と、前記選択し
た比較器に代えて前記冗長比較器を用いる工程。 （２） フラッシュアナログ／デジタルコンバータ
（「ＡＤＣ」）においてオートゼロ機能を実行するため
の方法において、前記ＡＤＣは、複数の均等に離間させ
たアナログ基準電圧を提供する基準電圧回路と、入力電
圧を前記基準電圧と比較して、前記入力電圧の水準が前
記基準電圧のうちのどの基準電圧を下回っているかの指
示を与える複数のシステム電圧比較器とを有し、次の諸
工程からなる方法、複数の冗長電圧比較器を設ける工程
と、前記複数のシステム電圧比較器の１部分集合を選択
する工程と、前記冗長電圧比較器に対してオートゼロを
実行する工程と、前記選択した比較器に対してオートゼ
ロを実行する工程と、変換操作中、前記選択した比較器
に代えて前記冗長比較器を用いる工程。 （３） フラッシュアナログ／デジタルコンバータ
（「ＡＤＣ」）においてオートゼロ機能を実行し、アナ
ログ／デジタル変換を行うための方法において、前記Ａ
ＤＣは１つの入力を持ち、前記ＡＤＣは複数の均等に離
間させたアナログ基準電圧を提供する基準電圧回路を有
し、また、前記ＡＤＣは、入力電圧を前記基準電圧と比
較して、前記入力電圧の水準が前記基準電圧のうちのど
の基準電圧を下回っているかの指示を与える複数のシス
テム電圧比較器とを有し、次の諸工程からなる方法、１
つの入力電圧を前記入力に印加する工程と、複数の冗長
電圧比較器を設ける工程と、前記複数のシステム電圧比
較器の１部分集合を選択する工程と、前記冗長電圧比較
器に対してオートゼロを実行する工程と、前記選択した
比較器に対してオートゼロを実行する工程と、前記選択
した比較器に代えて前記冗長比較器を用い、前記入力電
圧に対してアナログ／デジタル変換を実行する工程と、
前記システム電圧比較器の出力と前記冗長比較器の出力
とを結合する工程。 （４） フラッシュアナログ／デジタルコンバータ
（「ＡＤＣ」）においてオートゼロ機能を実行するため
の方法において、前記ＡＤＣは、複数の均等に離間させ
たアナログ基準電圧を提供する基準電圧回路と、入力電
圧を前記基準電圧と比較して、どの基準電圧が前記入力
電圧に対応しているかの指示を与える、前記入力電圧に
応じて二進符号に変換された指示信号を提供する複数の
システム電圧比較器とを有し、次の諸工程からなる方
法。複数の冗長電圧比較器を設ける工程と、前記複数の
システム電圧比較器の１部分集合を選択する工程と、前
記冗長電圧比較器に対してオートゼロを実行する工程
と、前記選択した比較器に対してオートゼロを実行する
工程と、変換操作中に、前記選択した比較器に代えて前
記冗長比較器を用いる工程と、前記選択した比較器の数
だけを少なくした前記システム電圧比較器の出力を第１
デジタル値に変換する工程と、前記冗長比較器の出力を
第２デジタル値に変換する工程と、前記第１デジタル値
と前記第２デジタル値とを加算する工程。
る。 （１） フラッシュアナログ／デジタルコンバータ
（「ＡＤＣ」）においてオートゼロ機能を実行するため
の方法において、前記ＡＤＣは、複数の均等に離間させ
たアナログ基準電圧を提供する基準電圧回路と、入力電
圧を前記基準電圧と比較して、どの基準電圧が前記入力
電圧に対応しているかの指示を与える複数のシステム電
圧比較器とを有し、次の諸工程からなる方法、複数の冗
長電圧比較器を設ける工程と、前記複数のシステム電圧
比較器の１部分集合を選択する工程と、前記選択した比
較器に対してオートゼロを実行する工程と、前記選択し
た比較器に代えて前記冗長比較器を用いる工程。 （２） フラッシュアナログ／デジタルコンバータ
（「ＡＤＣ」）においてオートゼロ機能を実行するため
の方法において、前記ＡＤＣは、複数の均等に離間させ
たアナログ基準電圧を提供する基準電圧回路と、入力電
圧を前記基準電圧と比較して、前記入力電圧の水準が前
記基準電圧のうちのどの基準電圧を下回っているかの指
示を与える複数のシステム電圧比較器とを有し、次の諸
工程からなる方法、複数の冗長電圧比較器を設ける工程
と、前記複数のシステム電圧比較器の１部分集合を選択
する工程と、前記冗長電圧比較器に対してオートゼロを
実行する工程と、前記選択した比較器に対してオートゼ
ロを実行する工程と、変換操作中、前記選択した比較器
に代えて前記冗長比較器を用いる工程。 （３） フラッシュアナログ／デジタルコンバータ
（「ＡＤＣ」）においてオートゼロ機能を実行し、アナ
ログ／デジタル変換を行うための方法において、前記Ａ
ＤＣは１つの入力を持ち、前記ＡＤＣは複数の均等に離
間させたアナログ基準電圧を提供する基準電圧回路を有
し、また、前記ＡＤＣは、入力電圧を前記基準電圧と比
較して、前記入力電圧の水準が前記基準電圧のうちのど
の基準電圧を下回っているかの指示を与える複数のシス
テム電圧比較器とを有し、次の諸工程からなる方法、１
つの入力電圧を前記入力に印加する工程と、複数の冗長
電圧比較器を設ける工程と、前記複数のシステム電圧比
較器の１部分集合を選択する工程と、前記冗長電圧比較
器に対してオートゼロを実行する工程と、前記選択した
比較器に対してオートゼロを実行する工程と、前記選択
した比較器に代えて前記冗長比較器を用い、前記入力電
圧に対してアナログ／デジタル変換を実行する工程と、
前記システム電圧比較器の出力と前記冗長比較器の出力
とを結合する工程。 （４） フラッシュアナログ／デジタルコンバータ
（「ＡＤＣ」）においてオートゼロ機能を実行するため
の方法において、前記ＡＤＣは、複数の均等に離間させ
たアナログ基準電圧を提供する基準電圧回路と、入力電
圧を前記基準電圧と比較して、どの基準電圧が前記入力
電圧に対応しているかの指示を与える、前記入力電圧に
応じて二進符号に変換された指示信号を提供する複数の
システム電圧比較器とを有し、次の諸工程からなる方
法。複数の冗長電圧比較器を設ける工程と、前記複数の
システム電圧比較器の１部分集合を選択する工程と、前
記冗長電圧比較器に対してオートゼロを実行する工程
と、前記選択した比較器に対してオートゼロを実行する
工程と、変換操作中に、前記選択した比較器に代えて前
記冗長比較器を用いる工程と、前記選択した比較器の数
だけを少なくした前記システム電圧比較器の出力を第１
デジタル値に変換する工程と、前記冗長比較器の出力を
第２デジタル値に変換する工程と、前記第１デジタル値
と前記第２デジタル値とを加算する工程。
【００４９】（５） フラッシュアナログ／デジタルコ
ンバータ（「ＡＤＣ」）においてオートゼロ機能を実行
するための方法において、前記ＡＤＣは、複数の均等に
離間させたアナログ基準電圧を提供する基準電圧回路
と、入力電圧を前記基準電圧と比較して前記入力電圧に
応じた温度計符号を提供する複数のシステム電圧比較器
とを有し、前記温度計符号は、前記温度計符号を前記入
力電圧に応じて二進符号に変換するためのコンバータに
提供され、次の諸工程からなる方法、複数の冗長電圧比
較器を設ける工程と、前記複数のシステム電圧比較器の
１部分集合を選択する工程と、前記冗長電圧比較器に対
してオートゼロを実行する工程と、前記選択した比較器
に対してオートゼロを実行する工程と、前記冗長電圧比
較器に対してオートゼロを実行する工程後十分な時間が
経過して前記冗長電圧比較器の出力が有効になった後、
変換操作中に、前記選択した比較器に代えて前記冗長比
較器を用いる工程と、前記選択した比較器の数だけを少
なくした前記システム電圧比較器の出力に対して温度計
符号から二進符号への変換を実行して、第１デジタル値
を生成し、前記選択した比較器より上位の比較器をシフ
トダウンすることによって前記選択した比較器の数だけ
を少なくした前記システム電圧比較器の出力を連結する
工程と、前記冗長電圧比較器の出力を二進値として加え
て第２二進デジタル値を生成する工程と、前記第１デジ
タル値と前記第２デジタル値を加算する工程。 （６）フラッシュアナログ／デジタルコンバータ（「Ａ
ＤＣ」）においてオートゼロ機能を実行するための方
法。ＡＤＣは、複数の均等に離間させたアナログ基準電
圧を提供する基準電圧回路と、入力電圧を基準電圧と比
較して、どの基準電圧が入力電圧に対応しているかの指
示を与える複数のシステム電圧比較器とを有する。本方
法では、次の工程が実行される。複数の冗長電圧比較器
を設ける。複数のシステム電圧比較器の１部分集合を選
択する。選択した比較器に対してオートゼロを実行す
る。そして、選択した比較器に代えて冗長比較器を用い
る。主比較器配列の出力と予備比較器の出力は結合さ
れ、最終デジタル出力を生成する。
ンバータ（「ＡＤＣ」）においてオートゼロ機能を実行
するための方法において、前記ＡＤＣは、複数の均等に
離間させたアナログ基準電圧を提供する基準電圧回路
と、入力電圧を前記基準電圧と比較して前記入力電圧に
応じた温度計符号を提供する複数のシステム電圧比較器
とを有し、前記温度計符号は、前記温度計符号を前記入
力電圧に応じて二進符号に変換するためのコンバータに
提供され、次の諸工程からなる方法、複数の冗長電圧比
較器を設ける工程と、前記複数のシステム電圧比較器の
１部分集合を選択する工程と、前記冗長電圧比較器に対
してオートゼロを実行する工程と、前記選択した比較器
に対してオートゼロを実行する工程と、前記冗長電圧比
較器に対してオートゼロを実行する工程後十分な時間が
経過して前記冗長電圧比較器の出力が有効になった後、
変換操作中に、前記選択した比較器に代えて前記冗長比
較器を用いる工程と、前記選択した比較器の数だけを少
なくした前記システム電圧比較器の出力に対して温度計
符号から二進符号への変換を実行して、第１デジタル値
を生成し、前記選択した比較器より上位の比較器をシフ
トダウンすることによって前記選択した比較器の数だけ
を少なくした前記システム電圧比較器の出力を連結する
工程と、前記冗長電圧比較器の出力を二進値として加え
て第２二進デジタル値を生成する工程と、前記第１デジ
タル値と前記第２デジタル値を加算する工程。 （６）フラッシュアナログ／デジタルコンバータ（「Ａ
ＤＣ」）においてオートゼロ機能を実行するための方
法。ＡＤＣは、複数の均等に離間させたアナログ基準電
圧を提供する基準電圧回路と、入力電圧を基準電圧と比
較して、どの基準電圧が入力電圧に対応しているかの指
示を与える複数のシステム電圧比較器とを有する。本方
法では、次の工程が実行される。複数の冗長電圧比較器
を設ける。複数のシステム電圧比較器の１部分集合を選
択する。選択した比較器に対してオートゼロを実行す
る。そして、選択した比較器に代えて冗長比較器を用い
る。主比較器配列の出力と予備比較器の出力は結合さ
れ、最終デジタル出力を生成する。
【図１】Ａは、オートゼロモードにおける従来技術フラ
ッシュＡＤＣの一部の図。Ｂは、サンプル変換モードに
おける従来技術フラッシュＡＤＣの一部の図。
ッシュＡＤＣの一部の図。Ｂは、サンプル変換モードに
おける従来技術フラッシュＡＤＣの一部の図。
【図２】Ａは、比較器置換選択とそれによって影響を受
ける比較器の第一組を示す、フラッシュＡＤＣ配列の一
部の記号図。Ｂは、比較器置換選択とそれによって影響
を受ける比較器の第二組を示す、フラッシュＡＤＣ配列
の一部の記号図。
ける比較器の第一組を示す、フラッシュＡＤＣ配列の一
部の記号図。Ｂは、比較器置換選択とそれによって影響
を受ける比較器の第二組を示す、フラッシュＡＤＣ配列
の一部の記号図。
【図３】フラッシュＡＤＣにおいて用いられる様々な信
号を示す波形図。
号を示す波形図。
【図４】本発明の好適な一実施例の状態装置において実
行されるシーケンスを示すフロー図。
行されるシーケンスを示すフロー図。
【図５】本発明の好適な一実施例のための制御構造のシ
フトレジスタ部の一センクションを示す論理図。
フトレジスタ部の一センクションを示す論理図。
【図６】主配列からの１つの比較器の関連部分を示す
図。
図。
【図７】Ａは、ダイレクトモードにおける主比較器配列
を示す高レベルブロック図。Ｂは、オートゼロモードに
おける図７Ａの主比較器配列を示す高レベルブロック
図。
を示す高レベルブロック図。Ｂは、オートゼロモードに
おける図７Ａの主比較器配列を示す高レベルブロック
図。
【図８】Ａは、ダイレクトモードにおける、２つのデジ
タルカウンタを含む主比較器配列を示す高レベルブロッ
ク図。Ｂは、オートゼロモードにおける図８Ａの主比較
器配列を示す高レベルブロック図。
タルカウンタを含む主比較器配列を示す高レベルブロッ
ク図。Ｂは、オートゼロモードにおける図８Ａの主比較
器配列を示す高レベルブロック図。
【図９】配列の操作を理解するのに役立つ追加表示を付
けた、図８Ａの配列と同様な配列の高レベルブロック
図。
けた、図８Ａの配列と同様な配列の高レベルブロック
図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド エイ、マーチン アメリカ合衆国 ニュージャージー、アト ランティック ハイランズ、オーシァン ブールバード 10、アパートメント ９シ ー (72)発明者 クリシュナサワミイ ナガラジ アメリカ合衆国 ニュージャージー、サマ ービル、アリガー クロース １ Ｆターム(参考） 5J022 AA06 BA03 BA05 CA08 CA10 CB01 CD04 CE08 CF01 CF08
Claims (1)
- 【請求項１】 フラッシュアナログ／デジタルコンバー
タ（「ＡＤＣ」）においてオートゼロ機能を実行するた
めの方法において、前記ＡＤＣは、複数の均等に離間さ
せたアナログ基準電圧を提供する基準電圧回路と、入力
電圧を前記基準電圧と比較して、どの基準電圧が前記入
力電圧に対応しているかの指示を与える複数のシステム
電圧比較器とを有し、次の諸工程からなる方法、 複数の冗長電圧比較器を設ける工程と、 前記複数のシステム電圧比較器の１部分集合を選択する
工程と、 前記選択した比較器においてオートゼロを実行する工程
と前記選択した比較器に代えて前記冗長比較器を用いる
工程。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US578283 | 2000-05-25 | ||
| US09/578,283 US6420983B1 (en) | 2000-05-25 | 2000-05-25 | On-line offset cancellation in flash A/D with interpolating comparator array |
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| Publication Number | Publication Date |
|---|---|
| JP2002033663A true JP2002033663A (ja) | 2002-01-31 |
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ID=24312186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001157153A Abandoned JP2002033663A (ja) | 2000-05-25 | 2001-05-25 | 補間比較器配列を有するフラッシュａ／ｄにおけるオンラインオフセット解消法 |
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| Country | Link |
|---|---|
| US (1) | US6420983B1 (ja) |
| EP (1) | EP1168629A3 (ja) |
| JP (1) | JP2002033663A (ja) |
| KR (1) | KR100714943B1 (ja) |
| SG (1) | SG99902A1 (ja) |
| TW (1) | TW546924B (ja) |
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| WO2008102453A1 (ja) | 2007-02-22 | 2008-08-28 | Fujitsu Limited | アナログ信号処理装置 |
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| JP2011049746A (ja) * | 2009-08-26 | 2011-03-10 | Nec Corp | Ａ／ｄ変換装置 |
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| US8373587B2 (en) | 2010-06-10 | 2013-02-12 | Fujitsu Limited | Semiconductor integrated circuit, threshold value setting method, and communication apparatus |
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| TW564598B (en) * | 2001-07-13 | 2003-12-01 | Via Tech Inc | Data converter using active interpolation in background auto-zeroing |
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| US7511652B1 (en) | 2007-12-31 | 2009-03-31 | Industrial Technology Research Institute | Comparison device and analog-to-digital converter |
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-
2000
- 2000-05-25 US US09/578,283 patent/US6420983B1/en not_active Expired - Lifetime
-
2001
- 2001-05-24 EP EP01000185A patent/EP1168629A3/en not_active Withdrawn
- 2001-05-24 SG SG200103111A patent/SG99902A1/en unknown
- 2001-05-25 JP JP2001157153A patent/JP2002033663A/ja not_active Abandoned
- 2001-05-25 KR KR1020010029134A patent/KR100714943B1/ko active IP Right Grant
- 2001-05-25 TW TW090112564A patent/TW546924B/zh not_active IP Right Cessation
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