JP2002033663A - 補間比較器配列を有するフラッシュa/dにおけるオンラインオフセット解消法 - Google Patents
補間比較器配列を有するフラッシュa/dにおけるオンラインオフセット解消法Info
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 高速フラッシュADCにおいて使用される2
つの一般的なフラッシュADC技術を組み合わせ、これ
ら2つの技術を組み合わせることから生じる問題の幾つ
かを解決すること。 【解決手段】 フラッシュアナログ/デジタルコンバー
タ(「ADC」)においてオートゼロ機能を実行するた
めの方法。ADCは、複数の均等に離間させたアナログ
基準電圧を提供する基準電圧回路と、入力電圧を基準電
圧と比較して、どの基準電圧が入力電圧に対応している
かの指示を与える複数のシステム電圧比較器とを有す
る。本方法では、次の工程が実行される。複数の冗長電
圧比較器を設ける。複数のシステム電圧比較器の1部分
集合を選択する。選択した比較器に対してオートゼロを
実行する。そして、選択した比較器に代えて冗長比較器
を用いる。主比較器配列の出力と予備比較器の出力は結
合され、最終デジタル出力を生成する。
つの一般的なフラッシュADC技術を組み合わせ、これ
ら2つの技術を組み合わせることから生じる問題の幾つ
かを解決すること。 【解決手段】 フラッシュアナログ/デジタルコンバー
タ(「ADC」)においてオートゼロ機能を実行するた
めの方法。ADCは、複数の均等に離間させたアナログ
基準電圧を提供する基準電圧回路と、入力電圧を基準電
圧と比較して、どの基準電圧が入力電圧に対応している
かの指示を与える複数のシステム電圧比較器とを有す
る。本方法では、次の工程が実行される。複数の冗長電
圧比較器を設ける。複数のシステム電圧比較器の1部分
集合を選択する。選択した比較器に対してオートゼロを
実行する。そして、選択した比較器に代えて冗長比較器
を用いる。主比較器配列の出力と予備比較器の出力は結
合され、最終デジタル出力を生成する。
Description
【0001】
【発明の属する技術分野】本発明は、アナログ/デジタ
ル変換器(ADC)に関し、より詳しくは、フラッシュ
ADCの性能を改善する方法と装置に関する。
ル変換器(ADC)に関し、より詳しくは、フラッシュ
ADCの性能を改善する方法と装置に関する。
【0002】
【従来の技術】アナログ/デジタル変換器(ADC)
は、信号処理、計測、通信、および、データ記憶に広く
使用される重要なクラスの半導体素子である。図1Aお
よび図1Bは、2つの異なるモードにおけるフラッシュ
ADC10の一部を示す。図1Aはオートゼロモードに
おけるフラッシュADC10を示し、図1Bはサンプル
変換モードにおけるフラッシュADC10を示す。抵抗
器ラダー12を、それぞれ、プラスおよびマイナスの基
準電圧VREF+およびVREF−間に接続し、2n個の均等
に離間させたアナログ基準電圧を形成する。2n個のア
ナログ基準電圧のうちの2つが図1Aに示されている。
これら2n個のアナログ基準電圧に相当する電荷は、2n
個の対応コンデンサ18にそれぞれ格納される。図1A
および図1Bに示すADC10は、n+1ビットの解像
度を持つ。
は、信号処理、計測、通信、および、データ記憶に広く
使用される重要なクラスの半導体素子である。図1Aお
よび図1Bは、2つの異なるモードにおけるフラッシュ
ADC10の一部を示す。図1Aはオートゼロモードに
おけるフラッシュADC10を示し、図1Bはサンプル
変換モードにおけるフラッシュADC10を示す。抵抗
器ラダー12を、それぞれ、プラスおよびマイナスの基
準電圧VREF+およびVREF−間に接続し、2n個の均等
に離間させたアナログ基準電圧を形成する。2n個のア
ナログ基準電圧のうちの2つが図1Aに示されている。
これら2n個のアナログ基準電圧に相当する電荷は、2n
個の対応コンデンサ18にそれぞれ格納される。図1A
および図1Bに示すADC10は、n+1ビットの解像
度を持つ。
【0003】アナログ入力電圧VINは、サンプルホール
ド(「SH」)回路14によって周期的に捕捉され、図
1Bに示すように、2n個の基準電圧に沿って配列した
対応個数の比較器においてこれら2n個の基準電圧と比
較される。図1BのADC10では、VINと、コンデン
サ18の配列に格納された電荷から生じる基準電圧とを
組み合わせることによって比較器機能が提供される。V
INが配列18内のある特定のコンデンサ上の基準電圧を
超えるとき、生じた正電圧はプリアンプP1およびP2
によって増幅され、関連ラッチ16を始動させてデータ
値「1」を格納する。このような比較器それぞれに対し
て1つの数を割り当てると、アナログ入力が基準電圧を
下回るところから上回るところへ転ずる配列中の比較器
の番号が当該アナログ入力のデジタル表現に相当する。
ド(「SH」)回路14によって周期的に捕捉され、図
1Bに示すように、2n個の基準電圧に沿って配列した
対応個数の比較器においてこれら2n個の基準電圧と比
較される。図1BのADC10では、VINと、コンデン
サ18の配列に格納された電荷から生じる基準電圧とを
組み合わせることによって比較器機能が提供される。V
INが配列18内のある特定のコンデンサ上の基準電圧を
超えるとき、生じた正電圧はプリアンプP1およびP2
によって増幅され、関連ラッチ16を始動させてデータ
値「1」を格納する。このような比較器それぞれに対し
て1つの数を割り当てると、アナログ入力が基準電圧を
下回るところから上回るところへ転ずる配列中の比較器
の番号が当該アナログ入力のデジタル表現に相当する。
【0004】フラッシュADCの速度が増すに従って、
解決を必要とする様々な問題が生じている。1つの問題
は、比較器での不整合から生じるフラッシュADCにお
ける誤差である。この不整合は、比較器の出力がゼロか
ら1に変化するアナログ値を変更し、その結果、ADC
の精度を低下させる。この問題を修正するために開発さ
れた解決策は、このオフセットを相殺するために比較器
をオートゼロすることである。通常、このオフセット訂
正は、記憶コンデンサ上の電圧として格納される。
解決を必要とする様々な問題が生じている。1つの問題
は、比較器での不整合から生じるフラッシュADCにお
ける誤差である。この不整合は、比較器の出力がゼロか
ら1に変化するアナログ値を変更し、その結果、ADC
の精度を低下させる。この問題を修正するために開発さ
れた解決策は、このオフセットを相殺するために比較器
をオートゼロすることである。通常、このオフセット訂
正は、記憶コンデンサ上の電圧として格納される。
【0005】コンデンサはゆっくりと電荷を漏らすの
で、コンデンサ配列に対してこのオートゼロ操作を周期
的に実行する必要がある。長クロックサイクルを有する
低速フラッシュADCでは、このオートゼロ機能はクロ
ックサイクル毎に実施可能である。しかし、高速ADC
のクロックサイクルは、オートゼロ機能を完了するには
短すぎる。それゆえ、高速ADCでは、オートゼロ機能
を休止期間中に実行しなければならない。
で、コンデンサ配列に対してこのオートゼロ操作を周期
的に実行する必要がある。長クロックサイクルを有する
低速フラッシュADCでは、このオートゼロ機能はクロ
ックサイクル毎に実施可能である。しかし、高速ADC
のクロックサイクルは、オートゼロ機能を完了するには
短すぎる。それゆえ、高速ADCでは、オートゼロ機能
を休止期間中に実行しなければならない。
【0006】しかしながら、通信用途など、ある種の用
途では、休止時間を利用できない。この問題を克服する
のに利用される一般的な技術は、1度に1つの比較器だ
けをオートゼロすることである。1つの予備比較器を一
時的に用いて、オートゼロ期間中の比較器の機能性を引
き継ぐ。例えば、S. Tsukamoto et al., "A CMOS 6-b,
200 MSample/s, 3V Supply A/D Converter for a PRML
Read Channel LSI", IEEE J. Solid-State Circuits, V
ol.31, No.11, pp.1831-1836を参照されたい。この技術
は、ADCがそのオートゼロ機能を実施するのにオフラ
インにされることなく持続的に変換できるので、本明細
書ではオンラインオートゼロと称される。
途では、休止時間を利用できない。この問題を克服する
のに利用される一般的な技術は、1度に1つの比較器だ
けをオートゼロすることである。1つの予備比較器を一
時的に用いて、オートゼロ期間中の比較器の機能性を引
き継ぐ。例えば、S. Tsukamoto et al., "A CMOS 6-b,
200 MSample/s, 3V Supply A/D Converter for a PRML
Read Channel LSI", IEEE J. Solid-State Circuits, V
ol.31, No.11, pp.1831-1836を参照されたい。この技術
は、ADCがそのオートゼロ機能を実施するのにオフラ
インにされることなく持続的に変換できるので、本明細
書ではオンラインオートゼロと称される。
【0007】フラッシュADCにおいて遭遇する別の問
題は、前端に位置するSH回路における速度の困難点で
ある。この困難点を減少させるのに用いられる1つの技
術は、SH回路に掛かる容量性負荷を減らして、それに
よって高信頼サンプル電圧を提供するのに必要な時間を
減少させることである。これは、比較器の半数の第一段
プリアンプを除去して、SH負荷を2の階乗だけ減少さ
せることによって達成される。2つの隣接する第一段プ
リアンプの出力は補間されて、初段プリアンプを持たな
い比較器の第二段プリアンプに入力を提供する。
題は、前端に位置するSH回路における速度の困難点で
ある。この困難点を減少させるのに用いられる1つの技
術は、SH回路に掛かる容量性負荷を減らして、それに
よって高信頼サンプル電圧を提供するのに必要な時間を
減少させることである。これは、比較器の半数の第一段
プリアンプを除去して、SH負荷を2の階乗だけ減少さ
せることによって達成される。2つの隣接する第一段プ
リアンプの出力は補間されて、初段プリアンプを持たな
い比較器の第二段プリアンプに入力を提供する。
【0008】この技術は、半数の第1段プリアンプが除
去された、図1Aおよび図1Bに示すADCで使用され
る。ただし、これらの図面におけるアナログ信号路は、
明瞭にするために図面ではシングルエンド形として示さ
れているが、差動的なものでも良い。また、P2プリア
ンプのうちの幾つかは補間プリアンプであり、P2′に
よって識別される。これらのP2′プリアンプが隣接P
1プリアンプ出力間を補間する。
去された、図1Aおよび図1Bに示すADCで使用され
る。ただし、これらの図面におけるアナログ信号路は、
明瞭にするために図面ではシングルエンド形として示さ
れているが、差動的なものでも良い。また、P2プリア
ンプのうちの幾つかは補間プリアンプであり、P2′に
よって識別される。これらのP2′プリアンプが隣接P
1プリアンプ出力間を補間する。
【0009】上述のように、図1Aは、オートゼロ
(「AZ」)期間中のADC10の構成を示す。実際に
はこのオートゼロ期間には2つの相がある。第2段補間
プリアンプP2′はそのオートゼロを実施するためにゼ
ロ入力を必要とするので、AZの第1相中は、第1段プ
リアンプP1はそのリセットスイッチをオンにし、即
ち、リセットされて、その出力がゼロになる。このAZ
のこの相中にプリアンプP2はオートゼロされる。これ
によって、補間P2′に対しては、P1リセットモード
出力電圧における差異に起因するオフセットが相殺され
る。AZの第2相中には、プリアンプP1のリセットス
イッチがオフにされ、プリアンプP1がオートゼロさ
れ、それらのオフセットがコンデンサ18上に格納され
る。
(「AZ」)期間中のADC10の構成を示す。実際に
はこのオートゼロ期間には2つの相がある。第2段補間
プリアンプP2′はそのオートゼロを実施するためにゼ
ロ入力を必要とするので、AZの第1相中は、第1段プ
リアンプP1はそのリセットスイッチをオンにし、即
ち、リセットされて、その出力がゼロになる。このAZ
のこの相中にプリアンプP2はオートゼロされる。これ
によって、補間P2′に対しては、P1リセットモード
出力電圧における差異に起因するオフセットが相殺され
る。AZの第2相中には、プリアンプP1のリセットス
イッチがオフにされ、プリアンプP1がオートゼロさ
れ、それらのオフセットがコンデンサ18上に格納され
る。
【0010】
【発明が解決しようとする課題】SHをプリアンプP1
に接続する結合コンデンサ18は、このように、P1の
オフセットと、P1用の抵抗器ラダー12から生成され
る基準電圧とを格納する。この結果、2つのP1プリア
ンプ間を補間するP2′プリアンプをオートゼロするた
めには、両プリアンプP1がAZの第一部分中にリセッ
トされなければならないということになる。これらのP
1は、オートゼロ期間中のP2だけでなく、自分自身の
P2とそれらの上下にあるP2にも入力として供給する
ので、1つのP2のオートゼロによって合計5つの出力
が影響を受ける。
に接続する結合コンデンサ18は、このように、P1の
オフセットと、P1用の抵抗器ラダー12から生成され
る基準電圧とを格納する。この結果、2つのP1プリア
ンプ間を補間するP2′プリアンプをオートゼロするた
めには、両プリアンプP1がAZの第一部分中にリセッ
トされなければならないということになる。これらのP
1は、オートゼロ期間中のP2だけでなく、自分自身の
P2とそれらの上下にあるP2にも入力として供給する
ので、1つのP2のオートゼロによって合計5つの出力
が影響を受ける。
【0011】これは、比較器配列において1度に1つの
比較器がオートゼロされてその出力が予備比較器の出力
で置換されるなら、問題が生じるということを意味す
る。合計5つの主配列出力がオートゼロの影響を受け
る。即ち、オートゼロ期間中の比較器と、その上位にあ
る2つの比較器と、その下位にある2つの比較器であ
る。このことを図2に示す。図2は、配列中のAZの進
行を示す。クエスチョンマークは、オートゼロ処理によ
って影響を受けている出力を識別するものである。黒い
プリアンプはオートゼロ期間中のもの、灰色のものは、
オートゼロ期間中ではないが目下実行中のオートゼロ処
理の影響を受けた出力を持つプリアンプである。
比較器がオートゼロされてその出力が予備比較器の出力
で置換されるなら、問題が生じるということを意味す
る。合計5つの主配列出力がオートゼロの影響を受け
る。即ち、オートゼロ期間中の比較器と、その上位にあ
る2つの比較器と、その下位にある2つの比較器であ
る。このことを図2に示す。図2は、配列中のAZの進
行を示す。クエスチョンマークは、オートゼロ処理によ
って影響を受けている出力を識別するものである。黒い
プリアンプはオートゼロ期間中のもの、灰色のものは、
オートゼロ期間中ではないが目下実行中のオートゼロ処
理の影響を受けた出力を持つプリアンプである。
【0012】
【課題を解決するための手段】本発明は、上述したよう
に、高速フラッシュADCにおいて使用される2つの一
般的なフラッシュADC技術を組み合わせ、しかも、こ
れら2つの技術を組み合わせることから生じる問題の幾
つかを解決する回路構成に関する。本発明によって、フ
ラッシュアナログ/デジタル変換器(「ADC」)にお
いてオートゼロ機能を実行するための方法が提供され
る。ADCは、複数の均等に離間させたアナログ基準電
圧を提供する基準電圧回路と、入力電圧を基準電圧と比
較して、どの基準電圧が入力電圧に対応しているかの指
示を与える複数のシステム電圧比較器とを有する。本方
法では、次の工程が実行される。複数の冗長電圧比較器
を設ける。複数のシステム電圧比較器の一部分集合を選
択する。選択した比較器に対してオートゼロを実行し、
選択した比較器に代えて冗長比較器を用いる。
に、高速フラッシュADCにおいて使用される2つの一
般的なフラッシュADC技術を組み合わせ、しかも、こ
れら2つの技術を組み合わせることから生じる問題の幾
つかを解決する回路構成に関する。本発明によって、フ
ラッシュアナログ/デジタル変換器(「ADC」)にお
いてオートゼロ機能を実行するための方法が提供され
る。ADCは、複数の均等に離間させたアナログ基準電
圧を提供する基準電圧回路と、入力電圧を基準電圧と比
較して、どの基準電圧が入力電圧に対応しているかの指
示を与える複数のシステム電圧比較器とを有する。本方
法では、次の工程が実行される。複数の冗長電圧比較器
を設ける。複数のシステム電圧比較器の一部分集合を選
択する。選択した比較器に対してオートゼロを実行し、
選択した比較器に代えて冗長比較器を用いる。
【0013】本発明のこれらの特徴とその他の特徴は、
当該技術に熟練した者には、付属図面を照合しつつ次の
本発明の詳細な説明を読むことによって明らかとなるで
あろう。
当該技術に熟練した者には、付属図面を照合しつつ次の
本発明の詳細な説明を読むことによって明らかとなるで
あろう。
【0014】
【発明の実施の形態】本発明の好適な実施例は、フラッ
シュADCにおいてオートゼロを実施するための方法か
らなる。一度に一つのP1段比較器をオートゼロすると
いう好適な第一実施例によってオートゼロを実施する
際、主配列中の5つの比較器からなる一群が一度に通常
操作から除外される。例えば、図2Aを再度参照して、
オートゼロサイクル中にプリアンプ52、54、59、
60、及び、56だけがオートゼロされるとしても、当
該オートゼロサイクル中はP2比較器50、52、5
4、59、60、56、及び、58が全て通常操作から
除外される。プリアンプ50及び58の出力に関わる上
述の曖昧性から、こうしたことがなされる。
シュADCにおいてオートゼロを実施するための方法か
らなる。一度に一つのP1段比較器をオートゼロすると
いう好適な第一実施例によってオートゼロを実施する
際、主配列中の5つの比較器からなる一群が一度に通常
操作から除外される。例えば、図2Aを再度参照して、
オートゼロサイクル中にプリアンプ52、54、59、
60、及び、56だけがオートゼロされるとしても、当
該オートゼロサイクル中はP2比較器50、52、5
4、59、60、56、及び、58が全て通常操作から
除外される。プリアンプ50及び58の出力に関わる上
述の曖昧性から、こうしたことがなされる。
【0015】しかしながら、こうしたことが起こる前
に、一時的に除外されるこの一群の比較器は冗長比較器
によって置換される。これは、次の工程を実行すること
によって達成される。 1. 比較器kからk+4までがオートゼロされるもの
とする。第一工程は、対応基準電圧をアナログ多重バス
上に並べることである。このアナログ多重バスは、ここ
ではRバスと称され、基準電圧を伴う冗長比較器を備え
ている。 2. 冗長比較器をオートゼロモードに置き、それらの
オフセットを解消して、正しい基準電圧を関連コンデン
サ上に格納する。 3. 冗長比較器をオートゼロモードから通常変換モー
ドに切り換える。一切の不整合が除外されるので、冗長
比較器は、このとき、比較器kからk+4までの正確な
複製として操作している。 4. 比較器kからk+4までをオートゼロモードに置
く。 5. 比較器kからk+4までを通常操作に復帰させ
る。 6. 比較器k+2からk+6までのためのオートゼロ
サイクルを工程1で述べたように開始する。
に、一時的に除外されるこの一群の比較器は冗長比較器
によって置換される。これは、次の工程を実行すること
によって達成される。 1. 比較器kからk+4までがオートゼロされるもの
とする。第一工程は、対応基準電圧をアナログ多重バス
上に並べることである。このアナログ多重バスは、ここ
ではRバスと称され、基準電圧を伴う冗長比較器を備え
ている。 2. 冗長比較器をオートゼロモードに置き、それらの
オフセットを解消して、正しい基準電圧を関連コンデン
サ上に格納する。 3. 冗長比較器をオートゼロモードから通常変換モー
ドに切り換える。一切の不整合が除外されるので、冗長
比較器は、このとき、比較器kからk+4までの正確な
複製として操作している。 4. 比較器kからk+4までをオートゼロモードに置
く。 5. 比較器kからk+4までを通常操作に復帰させ
る。 6. 比較器k+2からk+6までのためのオートゼロ
サイクルを工程1で述べたように開始する。
【0016】オートゼロサイクルにおいて出現する関連
波形は、図3の波形図に示される。それらの波形は、シ
ステムクロックCLK、制御信号ADV_N、制御信号
DIR_SHN、予備比較器オートゼロ命令AZX、及
び、主配列比較器オートゼロ命令AZである。ただし、
大文字Nで終わる波形指示子は、関連信号が負論理を持
つ、即ち、低レベル時にアサートされることを示す。例
えば、DIR_SHNがこの種の信号である。また、大
文字Xで終わる波形指示子は、信号が、主比較器配列と
対比されるように、予備比較器、即ち、冗長比較器のた
めの命令であることを示す。例えば、AZXがこの種の
信号である。ADV_Nは、Kを増分するのに用いられ
る。信号DIR_SHNは、高レベル時には、予備比較
器がオートゼロ期間中であることを示す。これらの信号
の機能は、図4の説明と連携して以下に詳述する。
波形は、図3の波形図に示される。それらの波形は、シ
ステムクロックCLK、制御信号ADV_N、制御信号
DIR_SHN、予備比較器オートゼロ命令AZX、及
び、主配列比較器オートゼロ命令AZである。ただし、
大文字Nで終わる波形指示子は、関連信号が負論理を持
つ、即ち、低レベル時にアサートされることを示す。例
えば、DIR_SHNがこの種の信号である。また、大
文字Xで終わる波形指示子は、信号が、主比較器配列と
対比されるように、予備比較器、即ち、冗長比較器のた
めの命令であることを示す。例えば、AZXがこの種の
信号である。ADV_Nは、Kを増分するのに用いられ
る。信号DIR_SHNは、高レベル時には、予備比較
器がオートゼロ期間中であることを示す。これらの信号
の機能は、図4の説明と連携して以下に詳述する。
【0017】本発明の好適な一実施例によるオートゼロ
コントローラは、2つの主部品、即ち、状態装置とシフ
トレジスタを有する。シフトレジスタは、比較器配列中
に分配、即ち、2ビット比較器スライスに付き1つのフ
リップフロップが配置される。
コントローラは、2つの主部品、即ち、状態装置とシフ
トレジスタを有する。シフトレジスタは、比較器配列中
に分配、即ち、2ビット比較器スライスに付き1つのフ
リップフロップが配置される。
【0018】状態装置は、図4に例示されたシーケンス
を実行する。状態装置は、概念的には、2つの入れ子カ
ウンタとして説明できる。まず、図3および図4を共に
参照して、6状態内部カウンタ20を説明する。
を実行する。状態装置は、概念的には、2つの入れ子カ
ウンタとして説明できる。まず、図3および図4を共に
参照して、6状態内部カウンタ20を説明する。
【0019】状態0では、DIR_SHN信号が高レベ
ルに設定されてADV_N信号がアサート、即ち、低レ
ベルに駆動され、その結果Kが増分される。このKの増
分は、図面では、オートゼロしなければならない5つの
比較器の部分集合を示す外部カウンタ22の進行によっ
て表示されている。高レベルにあるDIR_SHN信号
は、比較器配列をダイレクトモードに置く。ダイレクト
モードでは、主配列中の全ての比較器が使用され、予備
比較器は使用されない。
ルに設定されてADV_N信号がアサート、即ち、低レ
ベルに駆動され、その結果Kが増分される。このKの増
分は、図面では、オートゼロしなければならない5つの
比較器の部分集合を示す外部カウンタ22の進行によっ
て表示されている。高レベルにあるDIR_SHN信号
は、比較器配列をダイレクトモードに置く。ダイレクト
モードでは、主配列中の全ての比較器が使用され、予備
比較器は使用されない。
【0020】状態1では、AZX信号がアサートされ
る。これによって、冗長比較器に対するオートゼロサイ
クルが初期化される。
る。これによって、冗長比較器に対するオートゼロサイ
クルが初期化される。
【0021】状態2では、AZX信号がデアサートされ
る。この状態は、冗長比較器がオートゼロ状態を離れる
時間と冗長比較器のラッチ出力が有効になる時間との間
の待ち時間を説明するために含まれる。
る。この状態は、冗長比較器がオートゼロ状態を離れる
時間と冗長比較器のラッチ出力が有効になる時間との間
の待ち時間を説明するために含まれる。
【0022】状態3では、DIR_SHN信号が低レベ
ルにされる。これは、主配列における5つの比較器の出
力が使用されなくなり、冗長比較器の出力が代わりに使
用されるということを示す。
ルにされる。これは、主配列における5つの比較器の出
力が使用されなくなり、冗長比較器の出力が代わりに使
用されるということを示す。
【0023】状態4では、AZ信号がアサートされる。
これによって、主配列にあり選択された5つの比較器に
対するオートゼロサイクルが初期化される。
これによって、主配列にあり選択された5つの比較器に
対するオートゼロサイクルが初期化される。
【0024】状態5では、AZ信号がデアサートされ
る。この状態は、5つの本来の比較器がオートゼロ状態
を離れる時間とこれらの比較器のラッチ出力が有効にな
る時間との間の待ち時間を説明するために含まれる。
る。この状態は、5つの本来の比較器がオートゼロ状態
を離れる時間とこれらの比較器のラッチ出力が有効にな
る時間との間の待ち時間を説明するために含まれる。
【0025】ただし、状態1と4は、1、2、4、或い
は、8サイクルの期間が可変であって良い。この理由
は、1つのオートゼロに必要な時間は固定であるが、A
DC操作のクロック期間は固定ではないからである。そ
れ故、全オートゼロ操作を完了するのに必要なクロック
サイクル数は、ADCの操作周波数に比例して増加され
なければならない。
は、8サイクルの期間が可変であって良い。この理由
は、1つのオートゼロに必要な時間は固定であるが、A
DC操作のクロック期間は固定ではないからである。そ
れ故、全オートゼロ操作を完了するのに必要なクロック
サイクル数は、ADCの操作周波数に比例して増加され
なければならない。
【0026】制御構造のシフトレジスタ部の一センクシ
ョンが図5に示されている。このようなセンクション
が、比較器配列における2つの比較器毎に設けられる。
このセンクションは、入力として、信号AZ、AZX、
RST(リセット)、SHR_IN、CLK、及び、A
DV_N用の線路を有する。このセンクションは、それ
ぞれ1つの反転入力を持つ2つの3入力ANDゲート2
4、26と、1つの2入力マルチプレクサ(「MU
X」)28と、1つのDQフリップフロップ30とを含
む。AZ信号線は、ANDゲート24の第二非反転入力
に接続されている。AZX信号線は、ANDゲート26
の第一非反転入力に接続されている。RST信号線は、
フリップフロップ30のリセット入力に接続されてい
る。SHR_IN信号線は、MUX28の第一入力と、
ANDゲート26の第二非反転入力と、ANDゲート2
4の第一非反転入力とに接続されている。CLK信号線
は、フリップフロップ30のクロック入力に接続されて
いる。ADV_N信号線は、MUX28の選択入力に接
続されている。MUX28の出力は、フリップフロップ
30のD入力に接続されている。一方、フリップフロッ
プ30のQ出力は、SHR_OUT出力信号線と、AN
Dゲート26の反転入力と、ANDゲート24の反転入
力と、MUX28の第二入力とに接続されている。SH
R_OUTは、この比較器の上位にある比較器のSHR
_INに接続されている。第一比較器のSHR_IN
は、1に接続されている。
ョンが図5に示されている。このようなセンクション
が、比較器配列における2つの比較器毎に設けられる。
このセンクションは、入力として、信号AZ、AZX、
RST(リセット)、SHR_IN、CLK、及び、A
DV_N用の線路を有する。このセンクションは、それ
ぞれ1つの反転入力を持つ2つの3入力ANDゲート2
4、26と、1つの2入力マルチプレクサ(「MU
X」)28と、1つのDQフリップフロップ30とを含
む。AZ信号線は、ANDゲート24の第二非反転入力
に接続されている。AZX信号線は、ANDゲート26
の第一非反転入力に接続されている。RST信号線は、
フリップフロップ30のリセット入力に接続されてい
る。SHR_IN信号線は、MUX28の第一入力と、
ANDゲート26の第二非反転入力と、ANDゲート2
4の第一非反転入力とに接続されている。CLK信号線
は、フリップフロップ30のクロック入力に接続されて
いる。ADV_N信号線は、MUX28の選択入力に接
続されている。MUX28の出力は、フリップフロップ
30のD入力に接続されている。一方、フリップフロッ
プ30のQ出力は、SHR_OUT出力信号線と、AN
Dゲート26の反転入力と、ANDゲート24の反転入
力と、MUX28の第二入力とに接続されている。SH
R_OUTは、この比較器の上位にある比較器のSHR
_INに接続されている。第一比較器のSHR_IN
は、1に接続されている。
【0027】シフトレジスタの操作は、以下のように説
明できる。即ち、最初に全てのフリップフロップがゼロ
にリセットされる。フリップフロップ30はそのSHR
_INピンにおいて常に1を持つ。
明できる。即ち、最初に全てのフリップフロップがゼロ
にリセットされる。フリップフロップ30はそのSHR
_INピンにおいて常に1を持つ。
【0028】概念的には、フリップフロップがその入力
SHR_INにおいて高レベル信号を、そして、その出
力SHR_OUTにおいて低レベル信号を検知する度
に、1つのトークン信号が生じる。トークン信号は、現
在の比較器と、配列において当該比較器の直ぐ上位にあ
る更に4つの比較器とがオートゼロ操作のために選択さ
れていることを示す。
SHR_INにおいて高レベル信号を、そして、その出
力SHR_OUTにおいて低レベル信号を検知する度
に、1つのトークン信号が生じる。トークン信号は、現
在の比較器と、配列において当該比較器の直ぐ上位にあ
る更に4つの比較器とがオートゼロ操作のために選択さ
れていることを示す。
【0029】TAZX及びTAZ信号は、主配列比較器
のためのオートゼロ機能を制御するための回路構成によ
って使用される。このことは図6に示される。図6は、
主配列からの1つの比較器の関連部分を示す。記憶コン
デンサ18と、コンデンサ18の1つのポートに接続さ
れているP1プリアンプ60と、P1の出力を受けるP
2プリアンプ62及び補間P2′プリアンプ64とが示
されている。上述したようにRバスからの線路は第一ス
イッチ66の一方側に接続されている。スイッチ66の
他方側は、抵抗器ラダーからの基準電圧タップと、第二
スイッチ68の一方側に接続されている。スイッチ68
の他方側は、コンデンサ18の他方ポートと、第三スイ
ッチ70の一方側とに接続されている。スイッチ70の
他方側はサンプルホールド出力に接続されている。第四
スイッチ72は、プリアンプ60の入力と出力の間に接
続されている。プリアンプ60の出力は、P2プリアン
プ62の入力とP2′プリアンプ64の一入力とにも接
続されている。制御信号TAZXはスイッチ66を閉じ
る。制御信号TAZはスイッチ68とスイッチ72を閉
じる。制御信号TAZは、また、P2プリアンプ62と
P2′プリアンプ64がオートゼロを実行するように制
御する。制御信号/(TAZ)はスイッチ70を閉じ
る。
のためのオートゼロ機能を制御するための回路構成によ
って使用される。このことは図6に示される。図6は、
主配列からの1つの比較器の関連部分を示す。記憶コン
デンサ18と、コンデンサ18の1つのポートに接続さ
れているP1プリアンプ60と、P1の出力を受けるP
2プリアンプ62及び補間P2′プリアンプ64とが示
されている。上述したようにRバスからの線路は第一ス
イッチ66の一方側に接続されている。スイッチ66の
他方側は、抵抗器ラダーからの基準電圧タップと、第二
スイッチ68の一方側に接続されている。スイッチ68
の他方側は、コンデンサ18の他方ポートと、第三スイ
ッチ70の一方側とに接続されている。スイッチ70の
他方側はサンプルホールド出力に接続されている。第四
スイッチ72は、プリアンプ60の入力と出力の間に接
続されている。プリアンプ60の出力は、P2プリアン
プ62の入力とP2′プリアンプ64の一入力とにも接
続されている。制御信号TAZXはスイッチ66を閉じ
る。制御信号TAZはスイッチ68とスイッチ72を閉
じる。制御信号TAZは、また、P2プリアンプ62と
P2′プリアンプ64がオートゼロを実行するように制
御する。制御信号/(TAZ)はスイッチ70を閉じ
る。
【0030】分かるように、TAZがアサートされる
と、抵抗器ラダーからの基準電圧が主配列に接続され、
プリアンプ60をショートさせるので、P1のオートゼ
ロが行われる。加えて、P2プリアンプ62とP2′プ
リアンプ64がオートゼロを行うように制御される。T
AZがアサートされないときには、スイッチ70が閉じ
るので、P1プリアンプ、P2プリアンプ、及び、ラッ
チは、それぞれの比較器機能を実行できるようになる。
と、抵抗器ラダーからの基準電圧が主配列に接続され、
プリアンプ60をショートさせるので、P1のオートゼ
ロが行われる。加えて、P2プリアンプ62とP2′プ
リアンプ64がオートゼロを行うように制御される。T
AZがアサートされないときには、スイッチ70が閉じ
るので、P1プリアンプ、P2プリアンプ、及び、ラッ
チは、それぞれの比較器機能を実行できるようになる。
【0031】一方、TAZXがアサートされると、スイ
ッチ66の動作によって抵抗器ラダーからの基準電圧が
冗長比較器に接続されているので、冗長比較器がオート
ゼロ可能になる。
ッチ66の動作によって抵抗器ラダーからの基準電圧が
冗長比較器に接続されているので、冗長比較器がオート
ゼロ可能になる。
【0032】最後に、今度は図5に戻って、TAZX及
びTAZ信号がそれぞれの機能を果たした後には、AD
V_Nが低レベルにアサートされる。これによって、論
理高レベルが多数のシフトレジスタのスタックにより高
レベルに伝播可能になるので、次の比較器群がオートゼ
ロの対象として選択されることになる。
びTAZ信号がそれぞれの機能を果たした後には、AD
V_Nが低レベルにアサートされる。これによって、論
理高レベルが多数のシフトレジスタのスタックにより高
レベルに伝播可能になるので、次の比較器群がオートゼ
ロの対象として選択されることになる。
【0033】シフトレジスタの先頭まで達すると、RS
T信号がアサートされる。これによって全てのフリップ
フロップがリセットされるので、オートゼロサイクルは
改めて比較器配列の最下部から始まる。
T信号がアサートされる。これによって全てのフリップ
フロップがリセットされるので、オートゼロサイクルは
改めて比較器配列の最下部から始まる。
【0034】各オートゼロサイクルは、2つの主要部分
からなる。即ち、 1. 正しい基準電圧を予備比較器に印加すること。 2a. 主比較器配列中の1つの群を置換するように予
備比較器を訓練すること。これがダイレクトモードであ
る。 2b. 主配列中の1ブロックの比較器をオートゼロす
る一方、それに代えて予備比較器を用いること。これが
オートゼロモードである。
からなる。即ち、 1. 正しい基準電圧を予備比較器に印加すること。 2a. 主比較器配列中の1つの群を置換するように予
備比較器を訓練すること。これがダイレクトモードであ
る。 2b. 主配列中の1ブロックの比較器をオートゼロす
る一方、それに代えて予備比較器を用いること。これが
オートゼロモードである。
【0035】ダイレクトモードでは、比較器配列の出力
がROMエンコーダ入力に印加され、正しいデジタル出
力を選択する。これをオートゼロモードで行うときに
は、後に述べるような回路構成への幾つかの変更が必要
となる。概念的には、必要な変更は、図7Aおよび図7
Bに示すように行われる。
がROMエンコーダ入力に印加され、正しいデジタル出
力を選択する。これをオートゼロモードで行うときに
は、後に述べるような回路構成への幾つかの変更が必要
となる。概念的には、必要な変更は、図7Aおよび図7
Bに示すように行われる。
【0036】図7Aは、ダイレクトモードにおける主比
較器配列32を示す高レベルブロック図である。主比較
器配列32は、VREF及びVINを受け、二進デジタル値
に復号するために温度計符号をROM34に提供する。
ブロック36は、冗長比較器を示す。斜線は、比較器が
オフラインで、オートゼロ期間中であることを示す。図
7Bは、オートゼロモードにおける同一主比較器配列3
2を示す高レベルブロック図である。分かるように、オ
ートゼロモードでは、主配列中の比較器のうち選択され
たブロック38がオフラインで、オートゼロされる一
方、冗長比較器のブロック36がオートゼロ期間中の比
較器に代わって接続されている。
較器配列32を示す高レベルブロック図である。主比較
器配列32は、VREF及びVINを受け、二進デジタル値
に復号するために温度計符号をROM34に提供する。
ブロック36は、冗長比較器を示す。斜線は、比較器が
オフラインで、オートゼロ期間中であることを示す。図
7Bは、オートゼロモードにおける同一主比較器配列3
2を示す高レベルブロック図である。分かるように、オ
ートゼロモードでは、主配列中の比較器のうち選択され
たブロック38がオフラインで、オートゼロされる一
方、冗長比較器のブロック36がオートゼロ期間中の比
較器に代わって接続されている。
【0037】本方法は、概念的には単純であり、次の理
由で、ある種の厳しい用途に必要な性能を提供できない
かも知れない。第一に、冗長比較器の出力を各比較器位
置に分配しなければならない。冗長比較器を分配するた
めに必要とされるバスに掛かる容量性負荷は重く、比較
器の数に比例する。それ故、比較器の数、引いては容量
性負荷が解像度の各予備ビットに伴って2倍になるの
で、解像度のビット数に上手く追いつく構成を与えるこ
とができない。第二に、比較器配列中のプリアンプの交
互配置のため、オートゼロは、5つの比較器からなる各
群に生じるが、3つが重なってしまう。これは、最悪の
場合、比較器の出力が4つのソースのうちの1つ(主配
列中の比較器、あるいは、3つの予備比較器のうちのい
ずれか)から生じることになるかもしれない、というこ
とを意味する。4方向マルチプレックスが付加的な速度
ペナルティーを生成する。
由で、ある種の厳しい用途に必要な性能を提供できない
かも知れない。第一に、冗長比較器の出力を各比較器位
置に分配しなければならない。冗長比較器を分配するた
めに必要とされるバスに掛かる容量性負荷は重く、比較
器の数に比例する。それ故、比較器の数、引いては容量
性負荷が解像度の各予備ビットに伴って2倍になるの
で、解像度のビット数に上手く追いつく構成を与えるこ
とができない。第二に、比較器配列中のプリアンプの交
互配置のため、オートゼロは、5つの比較器からなる各
群に生じるが、3つが重なってしまう。これは、最悪の
場合、比較器の出力が4つのソースのうちの1つ(主配
列中の比較器、あるいは、3つの予備比較器のうちのい
ずれか)から生じることになるかもしれない、というこ
とを意味する。4方向マルチプレックスが付加的な速度
ペナルティーを生成する。
【0038】図8A及び図8Bに示し、以下に説明する
本発明の更なる好適な実施例は、上述の速度制限を持っ
ていない。図8A及び図8Bは、図7A及び図7Bに類
似である。しかし、2つのデジタル加算器46、48が
下述のように設けられる。
本発明の更なる好適な実施例は、上述の速度制限を持っ
ていない。図8A及び図8Bは、図7A及び図7Bに類
似である。しかし、2つのデジタル加算器46、48が
下述のように設けられる。
【0039】図8Aに示すダイレクトモードでは、二進
デジタル出力がROMエンコーダ34の出力として形成
されるが、これは、通常、オートゼロ無しにフラッシュ
ADCにおいて成される。しかしながら、オートゼロモ
ードでは、比較器出力が3つの範疇に分けられる。即
ち、オートゼロ期間中の5つの比較器からなる群38
と、下位の群42と、上位の群44とである。オートゼ
ロ群38の出力は無効であり、単純に捨てられる。下位
比較器42の出力はROMエンコーダの対応選択線路に
送られる。オートゼロ群より上位の比較器群44の出力
は5つの比較器位置にシフトダウンされて、事実上、オ
ートゼロ期間中ではない他のシステム比較器の出力と連
結される。予備比較器の出力は、加算器46において0
または1の二進値として加算され、1つの3ビット補助
語を形成する。この補助語は、0から5までの値を取り
うる二進値である。最後に、ROMエンコーダ34の出
力と補助語が加算器48で加算されて最終出力を形成す
る。
デジタル出力がROMエンコーダ34の出力として形成
されるが、これは、通常、オートゼロ無しにフラッシュ
ADCにおいて成される。しかしながら、オートゼロモ
ードでは、比較器出力が3つの範疇に分けられる。即
ち、オートゼロ期間中の5つの比較器からなる群38
と、下位の群42と、上位の群44とである。オートゼ
ロ群38の出力は無効であり、単純に捨てられる。下位
比較器42の出力はROMエンコーダの対応選択線路に
送られる。オートゼロ群より上位の比較器群44の出力
は5つの比較器位置にシフトダウンされて、事実上、オ
ートゼロ期間中ではない他のシステム比較器の出力と連
結される。予備比較器の出力は、加算器46において0
または1の二進値として加算され、1つの3ビット補助
語を形成する。この補助語は、0から5までの値を取り
うる二進値である。最後に、ROMエンコーダ34の出
力と補助語が加算器48で加算されて最終出力を形成す
る。
【0040】入力電圧VINは3つの電圧範囲のうちの1
つに入りうる。即ち、オートゼロを受けている比較器の
電圧範囲より下か、上か、或いは、その範囲内のどこか
かである。図9は、図8Aと類似の図であるが、3つの
場合全てにおいて正しいデジタル出力が生じることを示
すのに役立つある種の追加的説明である。
つに入りうる。即ち、オートゼロを受けている比較器の
電圧範囲より下か、上か、或いは、その範囲内のどこか
かである。図9は、図8Aと類似の図であるが、3つの
場合全てにおいて正しいデジタル出力が生じることを示
すのに役立つある種の追加的説明である。
【0041】場合Aでは、入力電圧Aが、オートゼロ期
間中の比較器ブロックに相当する基準電圧Vbotを下回
る。この場合、予備比較器の出力はゼロであり、ROM
エンコーダの出力はAである。したがって合計はAとな
り、正しい合計である。
間中の比較器ブロックに相当する基準電圧Vbotを下回
る。この場合、予備比較器の出力はゼロであり、ROM
エンコーダの出力はAである。したがって合計はAとな
り、正しい合計である。
【0042】場合Bでは、入力電圧Bが、オートゼロ期
間中の比較器ブロックに相当する基準電圧の範囲内にあ
る。この場合、ROMエンコーダの出力はVbotに対応
するデジタル符号であり、予備比較器の出力はB−V
botである。したがって合計はVbot+B−Vbot=Bと
なり、正しい合計である。
間中の比較器ブロックに相当する基準電圧の範囲内にあ
る。この場合、ROMエンコーダの出力はVbotに対応
するデジタル符号であり、予備比較器の出力はB−V
botである。したがって合計はVbot+B−Vbot=Bと
なり、正しい合計である。
【0043】場合Cでは、入力電圧Cが、オートゼロ期
間中の比較器ブロックに相当する基準電圧を上回る。こ
の場合、予備比較器の出力は5であり、ROMエンコー
ダの出力はC−5である。したがって合計はC−5+5
=Cとなり、正しい合計である。
間中の比較器ブロックに相当する基準電圧を上回る。こ
の場合、予備比較器の出力は5であり、ROMエンコー
ダの出力はC−5である。したがって合計はC−5+5
=Cとなり、正しい合計である。
【0044】本技術は、ROMエンコーダ選択線路毎に
2方向マルチプレクサだけを採用する(即ち、比較器の
出力か、あるいは、それより5つ上位の比較器の出力
か、どちらか一方が選択されなければならない)。これ
によって、論理ゲートの伝播遅延を低レベルに維持し、
高速操作が可能になる。
2方向マルチプレクサだけを採用する(即ち、比較器の
出力か、あるいは、それより5つ上位の比較器の出力
か、どちらか一方が選択されなければならない)。これ
によって、論理ゲートの伝播遅延を低レベルに維持し、
高速操作が可能になる。
【0045】さらにまた、本技術は、比較器の数が倍に
なることで不利益を生じることなく、どのようなビット
解像度に対してもスケールを合わすことができる。
なることで不利益を生じることなく、どのようなビット
解像度に対してもスケールを合わすことができる。
【0046】レイアウトは、VLSIでの履行のために
適当なものにする、モジュール式で通常のものである。
適当なものにする、モジュール式で通常のものである。
【0047】本発明及びその利点を詳細に説明してきた
が、付属する請求項の範囲によって定義されるような発
明の精神と範囲を逸脱しないで、ここに様々な変更や置
換や修正をなすことが可能である。
が、付属する請求項の範囲によって定義されるような発
明の精神と範囲を逸脱しないで、ここに様々な変更や置
換や修正をなすことが可能である。
【0048】以上の説明に関して更に以下の項を開示す
る。 (1) フラッシュアナログ/デジタルコンバータ
(「ADC」)においてオートゼロ機能を実行するため
の方法において、前記ADCは、複数の均等に離間させ
たアナログ基準電圧を提供する基準電圧回路と、入力電
圧を前記基準電圧と比較して、どの基準電圧が前記入力
電圧に対応しているかの指示を与える複数のシステム電
圧比較器とを有し、次の諸工程からなる方法、複数の冗
長電圧比較器を設ける工程と、前記複数のシステム電圧
比較器の1部分集合を選択する工程と、前記選択した比
較器に対してオートゼロを実行する工程と、前記選択し
た比較器に代えて前記冗長比較器を用いる工程。 (2) フラッシュアナログ/デジタルコンバータ
(「ADC」)においてオートゼロ機能を実行するため
の方法において、前記ADCは、複数の均等に離間させ
たアナログ基準電圧を提供する基準電圧回路と、入力電
圧を前記基準電圧と比較して、前記入力電圧の水準が前
記基準電圧のうちのどの基準電圧を下回っているかの指
示を与える複数のシステム電圧比較器とを有し、次の諸
工程からなる方法、複数の冗長電圧比較器を設ける工程
と、前記複数のシステム電圧比較器の1部分集合を選択
する工程と、前記冗長電圧比較器に対してオートゼロを
実行する工程と、前記選択した比較器に対してオートゼ
ロを実行する工程と、変換操作中、前記選択した比較器
に代えて前記冗長比較器を用いる工程。 (3) フラッシュアナログ/デジタルコンバータ
(「ADC」)においてオートゼロ機能を実行し、アナ
ログ/デジタル変換を行うための方法において、前記A
DCは1つの入力を持ち、前記ADCは複数の均等に離
間させたアナログ基準電圧を提供する基準電圧回路を有
し、また、前記ADCは、入力電圧を前記基準電圧と比
較して、前記入力電圧の水準が前記基準電圧のうちのど
の基準電圧を下回っているかの指示を与える複数のシス
テム電圧比較器とを有し、次の諸工程からなる方法、1
つの入力電圧を前記入力に印加する工程と、複数の冗長
電圧比較器を設ける工程と、前記複数のシステム電圧比
較器の1部分集合を選択する工程と、前記冗長電圧比較
器に対してオートゼロを実行する工程と、前記選択した
比較器に対してオートゼロを実行する工程と、前記選択
した比較器に代えて前記冗長比較器を用い、前記入力電
圧に対してアナログ/デジタル変換を実行する工程と、
前記システム電圧比較器の出力と前記冗長比較器の出力
とを結合する工程。 (4) フラッシュアナログ/デジタルコンバータ
(「ADC」)においてオートゼロ機能を実行するため
の方法において、前記ADCは、複数の均等に離間させ
たアナログ基準電圧を提供する基準電圧回路と、入力電
圧を前記基準電圧と比較して、どの基準電圧が前記入力
電圧に対応しているかの指示を与える、前記入力電圧に
応じて二進符号に変換された指示信号を提供する複数の
システム電圧比較器とを有し、次の諸工程からなる方
法。複数の冗長電圧比較器を設ける工程と、前記複数の
システム電圧比較器の1部分集合を選択する工程と、前
記冗長電圧比較器に対してオートゼロを実行する工程
と、前記選択した比較器に対してオートゼロを実行する
工程と、変換操作中に、前記選択した比較器に代えて前
記冗長比較器を用いる工程と、前記選択した比較器の数
だけを少なくした前記システム電圧比較器の出力を第1
デジタル値に変換する工程と、前記冗長比較器の出力を
第2デジタル値に変換する工程と、前記第1デジタル値
と前記第2デジタル値とを加算する工程。
る。 (1) フラッシュアナログ/デジタルコンバータ
(「ADC」)においてオートゼロ機能を実行するため
の方法において、前記ADCは、複数の均等に離間させ
たアナログ基準電圧を提供する基準電圧回路と、入力電
圧を前記基準電圧と比較して、どの基準電圧が前記入力
電圧に対応しているかの指示を与える複数のシステム電
圧比較器とを有し、次の諸工程からなる方法、複数の冗
長電圧比較器を設ける工程と、前記複数のシステム電圧
比較器の1部分集合を選択する工程と、前記選択した比
較器に対してオートゼロを実行する工程と、前記選択し
た比較器に代えて前記冗長比較器を用いる工程。 (2) フラッシュアナログ/デジタルコンバータ
(「ADC」)においてオートゼロ機能を実行するため
の方法において、前記ADCは、複数の均等に離間させ
たアナログ基準電圧を提供する基準電圧回路と、入力電
圧を前記基準電圧と比較して、前記入力電圧の水準が前
記基準電圧のうちのどの基準電圧を下回っているかの指
示を与える複数のシステム電圧比較器とを有し、次の諸
工程からなる方法、複数の冗長電圧比較器を設ける工程
と、前記複数のシステム電圧比較器の1部分集合を選択
する工程と、前記冗長電圧比較器に対してオートゼロを
実行する工程と、前記選択した比較器に対してオートゼ
ロを実行する工程と、変換操作中、前記選択した比較器
に代えて前記冗長比較器を用いる工程。 (3) フラッシュアナログ/デジタルコンバータ
(「ADC」)においてオートゼロ機能を実行し、アナ
ログ/デジタル変換を行うための方法において、前記A
DCは1つの入力を持ち、前記ADCは複数の均等に離
間させたアナログ基準電圧を提供する基準電圧回路を有
し、また、前記ADCは、入力電圧を前記基準電圧と比
較して、前記入力電圧の水準が前記基準電圧のうちのど
の基準電圧を下回っているかの指示を与える複数のシス
テム電圧比較器とを有し、次の諸工程からなる方法、1
つの入力電圧を前記入力に印加する工程と、複数の冗長
電圧比較器を設ける工程と、前記複数のシステム電圧比
較器の1部分集合を選択する工程と、前記冗長電圧比較
器に対してオートゼロを実行する工程と、前記選択した
比較器に対してオートゼロを実行する工程と、前記選択
した比較器に代えて前記冗長比較器を用い、前記入力電
圧に対してアナログ/デジタル変換を実行する工程と、
前記システム電圧比較器の出力と前記冗長比較器の出力
とを結合する工程。 (4) フラッシュアナログ/デジタルコンバータ
(「ADC」)においてオートゼロ機能を実行するため
の方法において、前記ADCは、複数の均等に離間させ
たアナログ基準電圧を提供する基準電圧回路と、入力電
圧を前記基準電圧と比較して、どの基準電圧が前記入力
電圧に対応しているかの指示を与える、前記入力電圧に
応じて二進符号に変換された指示信号を提供する複数の
システム電圧比較器とを有し、次の諸工程からなる方
法。複数の冗長電圧比較器を設ける工程と、前記複数の
システム電圧比較器の1部分集合を選択する工程と、前
記冗長電圧比較器に対してオートゼロを実行する工程
と、前記選択した比較器に対してオートゼロを実行する
工程と、変換操作中に、前記選択した比較器に代えて前
記冗長比較器を用いる工程と、前記選択した比較器の数
だけを少なくした前記システム電圧比較器の出力を第1
デジタル値に変換する工程と、前記冗長比較器の出力を
第2デジタル値に変換する工程と、前記第1デジタル値
と前記第2デジタル値とを加算する工程。
【0049】(5) フラッシュアナログ/デジタルコ
ンバータ(「ADC」)においてオートゼロ機能を実行
するための方法において、前記ADCは、複数の均等に
離間させたアナログ基準電圧を提供する基準電圧回路
と、入力電圧を前記基準電圧と比較して前記入力電圧に
応じた温度計符号を提供する複数のシステム電圧比較器
とを有し、前記温度計符号は、前記温度計符号を前記入
力電圧に応じて二進符号に変換するためのコンバータに
提供され、次の諸工程からなる方法、複数の冗長電圧比
較器を設ける工程と、前記複数のシステム電圧比較器の
1部分集合を選択する工程と、前記冗長電圧比較器に対
してオートゼロを実行する工程と、前記選択した比較器
に対してオートゼロを実行する工程と、前記冗長電圧比
較器に対してオートゼロを実行する工程後十分な時間が
経過して前記冗長電圧比較器の出力が有効になった後、
変換操作中に、前記選択した比較器に代えて前記冗長比
較器を用いる工程と、前記選択した比較器の数だけを少
なくした前記システム電圧比較器の出力に対して温度計
符号から二進符号への変換を実行して、第1デジタル値
を生成し、前記選択した比較器より上位の比較器をシフ
トダウンすることによって前記選択した比較器の数だけ
を少なくした前記システム電圧比較器の出力を連結する
工程と、前記冗長電圧比較器の出力を二進値として加え
て第2二進デジタル値を生成する工程と、前記第1デジ
タル値と前記第2デジタル値を加算する工程。 (6)フラッシュアナログ/デジタルコンバータ(「A
DC」)においてオートゼロ機能を実行するための方
法。ADCは、複数の均等に離間させたアナログ基準電
圧を提供する基準電圧回路と、入力電圧を基準電圧と比
較して、どの基準電圧が入力電圧に対応しているかの指
示を与える複数のシステム電圧比較器とを有する。本方
法では、次の工程が実行される。複数の冗長電圧比較器
を設ける。複数のシステム電圧比較器の1部分集合を選
択する。選択した比較器に対してオートゼロを実行す
る。そして、選択した比較器に代えて冗長比較器を用い
る。主比較器配列の出力と予備比較器の出力は結合さ
れ、最終デジタル出力を生成する。
ンバータ(「ADC」)においてオートゼロ機能を実行
するための方法において、前記ADCは、複数の均等に
離間させたアナログ基準電圧を提供する基準電圧回路
と、入力電圧を前記基準電圧と比較して前記入力電圧に
応じた温度計符号を提供する複数のシステム電圧比較器
とを有し、前記温度計符号は、前記温度計符号を前記入
力電圧に応じて二進符号に変換するためのコンバータに
提供され、次の諸工程からなる方法、複数の冗長電圧比
較器を設ける工程と、前記複数のシステム電圧比較器の
1部分集合を選択する工程と、前記冗長電圧比較器に対
してオートゼロを実行する工程と、前記選択した比較器
に対してオートゼロを実行する工程と、前記冗長電圧比
較器に対してオートゼロを実行する工程後十分な時間が
経過して前記冗長電圧比較器の出力が有効になった後、
変換操作中に、前記選択した比較器に代えて前記冗長比
較器を用いる工程と、前記選択した比較器の数だけを少
なくした前記システム電圧比較器の出力に対して温度計
符号から二進符号への変換を実行して、第1デジタル値
を生成し、前記選択した比較器より上位の比較器をシフ
トダウンすることによって前記選択した比較器の数だけ
を少なくした前記システム電圧比較器の出力を連結する
工程と、前記冗長電圧比較器の出力を二進値として加え
て第2二進デジタル値を生成する工程と、前記第1デジ
タル値と前記第2デジタル値を加算する工程。 (6)フラッシュアナログ/デジタルコンバータ(「A
DC」)においてオートゼロ機能を実行するための方
法。ADCは、複数の均等に離間させたアナログ基準電
圧を提供する基準電圧回路と、入力電圧を基準電圧と比
較して、どの基準電圧が入力電圧に対応しているかの指
示を与える複数のシステム電圧比較器とを有する。本方
法では、次の工程が実行される。複数の冗長電圧比較器
を設ける。複数のシステム電圧比較器の1部分集合を選
択する。選択した比較器に対してオートゼロを実行す
る。そして、選択した比較器に代えて冗長比較器を用い
る。主比較器配列の出力と予備比較器の出力は結合さ
れ、最終デジタル出力を生成する。
【図1】Aは、オートゼロモードにおける従来技術フラ
ッシュADCの一部の図。Bは、サンプル変換モードに
おける従来技術フラッシュADCの一部の図。
ッシュADCの一部の図。Bは、サンプル変換モードに
おける従来技術フラッシュADCの一部の図。
【図2】Aは、比較器置換選択とそれによって影響を受
ける比較器の第一組を示す、フラッシュADC配列の一
部の記号図。Bは、比較器置換選択とそれによって影響
を受ける比較器の第二組を示す、フラッシュADC配列
の一部の記号図。
ける比較器の第一組を示す、フラッシュADC配列の一
部の記号図。Bは、比較器置換選択とそれによって影響
を受ける比較器の第二組を示す、フラッシュADC配列
の一部の記号図。
【図3】フラッシュADCにおいて用いられる様々な信
号を示す波形図。
号を示す波形図。
【図4】本発明の好適な一実施例の状態装置において実
行されるシーケンスを示すフロー図。
行されるシーケンスを示すフロー図。
【図5】本発明の好適な一実施例のための制御構造のシ
フトレジスタ部の一センクションを示す論理図。
フトレジスタ部の一センクションを示す論理図。
【図6】主配列からの1つの比較器の関連部分を示す
図。
図。
【図7】Aは、ダイレクトモードにおける主比較器配列
を示す高レベルブロック図。Bは、オートゼロモードに
おける図7Aの主比較器配列を示す高レベルブロック
図。
を示す高レベルブロック図。Bは、オートゼロモードに
おける図7Aの主比較器配列を示す高レベルブロック
図。
【図8】Aは、ダイレクトモードにおける、2つのデジ
タルカウンタを含む主比較器配列を示す高レベルブロッ
ク図。Bは、オートゼロモードにおける図8Aの主比較
器配列を示す高レベルブロック図。
タルカウンタを含む主比較器配列を示す高レベルブロッ
ク図。Bは、オートゼロモードにおける図8Aの主比較
器配列を示す高レベルブロック図。
【図9】配列の操作を理解するのに役立つ追加表示を付
けた、図8Aの配列と同様な配列の高レベルブロック
図。
けた、図8Aの配列と同様な配列の高レベルブロック
図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド エイ、マーチン アメリカ合衆国 ニュージャージー、アト ランティック ハイランズ、オーシァン ブールバード 10、アパートメント 9シ ー (72)発明者 クリシュナサワミイ ナガラジ アメリカ合衆国 ニュージャージー、サマ ービル、アリガー クロース 1 Fターム(参考) 5J022 AA06 BA03 BA05 CA08 CA10 CB01 CD04 CE08 CF01 CF08
Claims (1)
- 【請求項1】 フラッシュアナログ/デジタルコンバー
タ(「ADC」)においてオートゼロ機能を実行するた
めの方法において、前記ADCは、複数の均等に離間さ
せたアナログ基準電圧を提供する基準電圧回路と、入力
電圧を前記基準電圧と比較して、どの基準電圧が前記入
力電圧に対応しているかの指示を与える複数のシステム
電圧比較器とを有し、次の諸工程からなる方法、 複数の冗長電圧比較器を設ける工程と、 前記複数のシステム電圧比較器の1部分集合を選択する
工程と、 前記選択した比較器においてオートゼロを実行する工程
と前記選択した比較器に代えて前記冗長比較器を用いる
工程。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US578283 | 2000-05-25 | ||
US09/578,283 US6420983B1 (en) | 2000-05-25 | 2000-05-25 | On-line offset cancellation in flash A/D with interpolating comparator array |
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Publication Number | Publication Date |
---|---|
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Family
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Family Applications (1)
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---|---|---|---|
JP2001157153A Abandoned JP2002033663A (ja) | 2000-05-25 | 2001-05-25 | 補間比較器配列を有するフラッシュa/dにおけるオンラインオフセット解消法 |
Country Status (6)
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---|---|
US (1) | US6420983B1 (ja) |
EP (1) | EP1168629A3 (ja) |
JP (1) | JP2002033663A (ja) |
KR (1) | KR100714943B1 (ja) |
SG (1) | SG99902A1 (ja) |
TW (1) | TW546924B (ja) |
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US5990814A (en) * | 1997-09-05 | 1999-11-23 | Cirrus Logic, Inc. | Method and circuit for calibration of flash analog to digital converters |
-
2000
- 2000-05-25 US US09/578,283 patent/US6420983B1/en not_active Expired - Lifetime
-
2001
- 2001-05-24 EP EP01000185A patent/EP1168629A3/en not_active Withdrawn
- 2001-05-24 SG SG200103111A patent/SG99902A1/en unknown
- 2001-05-25 JP JP2001157153A patent/JP2002033663A/ja not_active Abandoned
- 2001-05-25 KR KR1020010029134A patent/KR100714943B1/ko active IP Right Grant
- 2001-05-25 TW TW090112564A patent/TW546924B/zh not_active IP Right Cessation
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EP2128989A4 (en) * | 2007-02-22 | 2012-04-04 | Fujitsu Ltd | DEVICE FOR PROCESSING ANALOG SIGNALS |
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US8373587B2 (en) | 2010-06-10 | 2013-02-12 | Fujitsu Limited | Semiconductor integrated circuit, threshold value setting method, and communication apparatus |
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---|---|
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US6420983B1 (en) | 2002-07-16 |
SG99902A1 (en) | 2003-11-27 |
EP1168629A3 (en) | 2004-06-30 |
KR20010107769A (ko) | 2001-12-07 |
EP1168629A2 (en) | 2002-01-02 |
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Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20081209 |