JPH01136422A

JPH01136422A - Ａ／ｄコンバータ

Info

Publication number: JPH01136422A
Application number: JP62294558A
Authority: JP
Inventors: Hideki Ando; 秀樹安藤; Takahiro Miki; 隆博三木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-11-20
Filing date: 1987-11-20
Publication date: 1989-05-29
Anticipated expiration: 2010-08-02
Also published as: DE3831552C2; JPH0773213B2; DE3831552A1; US4918451A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、Ａ／Ｄコンバータに関し、特にフラッシュ
型Ａ／Ｄコンバータの改良に関する。

［従来の技術］いわゆるフラッシュ型Ａ／Ｄコンバータは、高速処理が
可能なため、画像処理の分野等で用いられている。第７
図は、たとえば“Ｍｏｎｏｌｉｔｈｉｃ　　Ｅｘｐａｎ
ｄａｂｌｅ　　６　　Ｂｉｔ　　２０ＭＨｚ　　ＣＭＯ
Ｓ／ＳＯＳ　　Ａ／Ｄ　　Ｃｏｎｖｅｒｔｅｒ”Ａｎｄ
ｒｅｗ　　Ｇ、Ｆ、ＤＬｎｇｗａｌｌ著　ＩＥＥＥ　　
ＪＯＵＲＮＡＬ　　ＯＦ　　５ＯＬＩＤ−８ＴＡＴＥ　
　ＣＩＲＣＵＩＴＳ、ＶＯＬ、５Ｃ−１４，Ｎｏ、６．
ＤＥＣＥＭＢＥＲ１９７９ｐ、９２６〜９３２に示され
た従来のフラッシニ型Ａ／Ｄコンバータの一例を示す回
路図である。図において、基準電圧端子３および４には
、それぞれ、基準電圧ＶＲ＋およびＶＲ−が印加されて
いる。これら基準電圧ＶＲ’＋とＶＲ−の間の電圧は、
基準電圧端子３および４の間に、抵抗６を１２８個直列
に接続することにより分割される。今、基準電圧ＶＲ−
からＶＲ＋へ向けて抵抗６に０から１２７なる番号を付
けるとすると、第ｍ番目の抵抗の一端のノードＮ　（ｍ
）の電位ＶＲ（ｍ）は、ＶＲ（ｍ）−（ｍ／１２８）　・　（ＶＲ”　−ＶＲ−
）＋ＶＲ−・・・（１）となる。

これらの抵抗分割された１２７個の電圧は、１２７個の
比較器７の各−側端子に印加される。すべての比較器７
の＋側端子には、アナログ信号入力端子１からアナログ
入力電圧Ｖｉｎが印加されている。

今、電位ＶＲ（ｍ）が入力される比較器７の出力の論理
値をＣ（ｍ）とし、ＶＲ（ｍ）＜Ｖｉ　ｎ＜ＶＲ（ｍ＋１）−（２）なるア
ナログ信号Ｖｉｎが入力されたとすると、ｋ番目の比較
器の出力Ｃ（ｋ）は、となる。

これら比較器７の出力は、クロック端子２から入力され
るサンプリングクロックパルスφに同期してＤ型フリッ
プフロップ８でラッチされる。ここで、出力Ｃ（ｍ）の
入力されたＤ型フリップフロップ８の出力をＥ　（ｍ）
とすると、ＡＮＤゲート９は、Ｆ　（ｍ）−Ｅ　（ｍ）／”ＩＥ　（ｍ＋１）　　＝　
（４）なる演算を行なう。ここで、Ｆ　（ｍ）は、ＡＮ
Ｄゲート９の出力値である。ｋ番目のＡＮＤゲート９の
出力Ｆ　（ｋ）は、となる。まとめると、ＶＲ（ｍ）＜Ｖｉ　ｎ＜ＶＲ（ｍ＋１）　・・・（６）
なる入力に対しては、Ｆ　（ｍ）だけが′１”となり、
他は０となる。

エンコーダ１０は、ＲＯＭ等を含み、０から１２７のア
ドレスに対して、ｇ８８図に示す出力す。

〜ｂ７を導出する。すなわち、アドレスｍに対して、バ
イナリのｍを出力する。出力ｂＯ〜ｂ７は、インバータ
１２から出力される反転サンプリングクロックパルスφ
に同期してＤ型フリップフロップ１１でラッチされる。

Ｄ型フリップフロップ１１はディジタル信号ＤＯ〜Ｄ７
を出力する。

以上のようにして、従来のフラジシュ型Ａ／Ｄコンバー
タは、アナログ値をディジタル値に変換する。

［発明が解決しようとする問題点］上記のようなフラッシニ型Ａ／Ｄコンバータでは、比較
器７の分解能の絶対値として、少なくとも（ＶＲ”　　−ＶＲ−）　　／１　２８　　　　　　　
　　・　　（７）が必要である。たとえば、ＶＲ”　−
ＶＲ−−３Ｖとすると、必要とされる分解能は、約２３
ｍＶである。このような分解能を達成することは技術的
に非常に難しく、特にＭＯＳトランジスタを用いた場合
は、そのしきい値のプロセス上の変動が大きく難しい。

したがって、設計やプロセス上の問題で比較器７の分解
能が満たされないことがある。

このような場合、前記第（２）式のような入力があって
も、Ｃ（ｋ）（ｋ−０，１・・・、１２７）は、前記第
（３）式のように必ずしもならない。

たとえば、ＶＲ（６２）＜Ｖｔ　ｎ＜ＶＲ（６３）−（８）なる人
力があったとする。比較器７の分解能が、前記第（７）
式を満たしておらず、たとえば、Ｃ（６１）、Ｃ（６２
）を出力する比較器は０を、Ｃ（６３）、Ｃ（６４）を
出力する比較器は１を出力しやすい傾向を持っていると
する。このような状況は、たとえば比較器７を半導体基
板上に作り込む際にバターニングの折返し点付近で発生
することがある。そのため、比較器７が、第９図に示す
ように、Ｃ（０）　、−、Ｃ（６０）　　　　−１Ｃ（６１）、
Ｃ（６２）　　　　　−０Ｃ（６３）、Ｃ（６４）　　
　　　−１Ｃ（６５）、・・・、Ｃ（１２７）−０・・
・（９）と出力したとする。この場合、本来、比較器７
が必要な分解能を持っておれば、Ｃ（０）　、・・・、　Ｃ（６２）　　　−２Ｃ（６３
）、・・・、Ｃ（１２７）−０・・・（１０）なのであ
るが、分解能が悪いため、Ｃ（６１）。

・・・、Ｃ（６４）は誤った出力となっている。

これら比較器７の出力により、ＡＮＤゲート９の出力、
すなわち、エンコーダ１０への入力は、となる。

エンコーダ１０は、通常ＲＯＭによって構成され、前記
第（１１）式のように複数のアドレスが選択されると、
それぞれのアドレスに対応する出力のビットごとの論理
和あるいは論理積が出力される。第１０図は、論理和が
出力されるエンコーダの一部分の回路図である。これま
で説明してきた例では、エンコーダ１０のアドレスは、
“６０”と１６４″が選択されるので、エンコーダ１０
の出力は、′６０”すなわち“００１１１１００″と、
′６４”すなわち”０１００００００”とのビット毎の
論理和がとられて、“０１１１１１００”すなわち“１
２４°となる。

以上のように、比較器７の分解能が不十分であると、た
とえば、正しくは“６３″のコードを出力すべきような
アナログ入力があったとしても、誤って、１１２４″を
出力してしまう場合がある。

上記のような誤りの原因は、エンコーダ１０のアドレス
を複数個選択してしまうところにある。

上の例では、ディジタル出力は、正しい値と６１もの差
があり、致命的なミスを招く。

この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、出力誤りを最少限に防ぎ、致
命的な誤りを回避し得るようなＡ／Ｄコンバータを提供
することを目的とする。

［問題点を解決するための手段］この発明に係るＡ／Ｄコンバータは、抵抗分圧手段によ
って分割された各出力電圧値とアナログ信号のレベル値
とを複数個の比較手段で個別に比較し、これら比較手段
の出力をデータ転送手段に与える。データ転送手段では
、複数個の比較手段の出力をビット対応で記憶保持する
とともに、その複数ビットの記憶データ中に生じた論理
の不連続部分をシフトする。このデータ転送手段の各ビ
ット出力に基づいてアドレス信号を作成し、エンコーダ
手段はこのアドレス信号に対応する予め定められたディ
ジタル値を出力する。

［作用］この発明においては、データ転送手段が複数個の比較手
段の出力をビット対応で記憶保持するとともに、その複
数ビットの記憶データ中に生じた論理の不連続部分をシ
フトすることにより、当該論理の不連続部分が詰められ
て同一の論理が連続して続くデータに変換される。した
がって、エンコーダにおける複数アドレスの選択が回避
される。

［実施例］具体的な実施例を説明する前に、比較器の分解能が不足
しているときにエンコーダのアドレスの複数選択を防止
するためのいくつかの方法について考察してみる。ここ
では、第７図および第９図に示す従来例を用いて説明す
る。

上記方法としては、以下の３つが考えられる。

■　まず、Ｃ（６３）、Ｃ（６４）のような不連続に生
じる１を０に変える方法である。

この方法によれば、ＡＮＤゲート９の出力のうちＦ　（
６０）のみが１となり、他は０となる。したがって、エ
ンコーダ１０のアドレスは複数選択されない。しかし、
この方法によると、前述のごとく、Ｃ（６１）、Ｃ（６
２）を出力する比較器７は０を、Ｃ（６３）、Ｃ（６４
）を出力する比較器７は１を出力しやすい傾向を持って
いる場合、第３図に示すように、実際の出力は、６０が
何度か続き、その後に６０から６４または６５に飛んで
しまう。通常、アナログ信号は連続的に変化するから、
この方法では、隣接するコード間での直線性が悪くなる
。

■　２番目の方法としては、Ｃ（６３）、Ｃ（６４）の
ような不連続に生じる１とＣ（０）〜Ｃ（６０）のよう
な連続した１との間の０、すなわちＣ（６１）やＣ（６
２）を１に変える方法である。

この方法によれば、■と同様の理由で、第４図に示すよ
うに、実際の出力は最悪時６０から６４に飛んでしまい
、６４がその後いくつか続く。したがって、この方法も
■の方法と同様に、隣接するコード間での直線性が悪く
なる。

■　３番目の方法としては、Ｃ（６３）、Ｃ（６４）の
ような不連続に生じる１を、Ｃ（６０）の方ヘシフトす
る方法である。

この方法によれば、第５図に示すように、実際の出力は
比較的連続的に変化する。すなわち、隣接するコード間
での直線性が保たれる。

以上の理由により、本発明は、上記■の方法を採用して
エンコーダの複数アドレスの同時選択を回避するもので
ある。以下、具体的な実施例について説明する。

第１図はこの発明の一実施例のフラッシュ型Ａ／Ｄコン
バータを示す回路図である。なお、この実施例は以下の
点を除いて第７図に示す従来のＡ／Ｄコンバータと同様
の構成であり、相当する部分には同一の参照番号を付し
、その説明を省略する。この実施例の最も大きな特徴は
、第７図のＤ型フリップフロップ８に代えてハンドシェ
ーク型のデータ転送回路１３を設けたことである。二の
データ転送回路１３において、破線で囲まれた部分が１
ビット分であり、比較器７と同じ数だけのビット数を有
している。各〈ットは、セット信号Ｓが与えられるセッ
ト端子とリセット信号Ｒが与えられるリセット端子とを
有し、Ｑ出力とＱ出力とを導出する。また、各ビット共
通にシフトイネーブル信号ＳＥが与えられる。このシフ
トイネーブル信号ＳＥは、インバータ１２から出力され
る反転サンプリングクロックパルスφである。各ビット
へのセット信号Ｓとリセット信号Ｒは、セット／リセッ
ト信号作成回路１４で作成される。このセット／リセッ
ト信号作成回路１４は、各比較器７に対応して設けられ
、２つのＡＮＤゲート１４ａおよび１４ｂと、インバー
タ１４ｃとによって構成される。ＡＮＤゲート１４ａお
よび１４ｂの各−万人力には、サンプリングクロックパ
ルスφが与えられる。ＡＮＤゲート１４ａの他方入力に
は対応の比較器７の出力が与えられる。ＡＮＤゲート１
４ｂの他方入力には対応の比較器７の出力をインバータ
１４ｃで反転したものが与えられる。かかる構成によっ
て、サンプリングクロックパルスφが１のときにＡＮＤ
ゲート１４ａおよび１４ｂが開き、データ転送回路１３
の各ビットにセット信号Ｓまたはリセット信号Ｒが与え
られる。

すなわち、比較器７の出力が１のときはデータ転送回路
１３の対応のビットにセット信号５（−１）が与えられ
、比較器７の出力が０のときはデータ転送回路１３の対
応のビットにリセット信号Ｒ（−〇）が与えられる。な
お、各ＡＮＤゲート９は、データ転送回路１３の隣り合
うビットのＱ出力とＱ出力との論理積をとるように配置
される。

上記のような構成において、データ転送回路１３は、シ
フトイネーブル信号ＳＥが０のときにセット信号Ｓおよ
びリセット信号Ｒに応じてデータのラッチを行ない、シ
フトイネーブル信号ＳＥが１のときにこのラッチされた
データのうち不連続に生じる１を転送方向（第１図では
上から下）へ詰める。すなわち、このデータ転送回路１
３が前記■の動作を行なうことにより、データの不連続
を解消する。

第２図は、第１図に示すデータ転送回路１３の構成の一
例を示す回路図である。この第２図では、特に１ビット
分の構成とそれに前後するビットの一部分の構成とを示
している。この第２図において、データの転送方向は、
左から右の方向である。

データ転送回路１３の１ビット分は、２つのＲＳフリッ
プフロップ１３０および１３１と、２つのＡＮＤゲート
１３２および１３３と、３つのＯＲゲート１３４〜１３
７と、２つのインバータ１３８および１３９とを含む。

なお、各ビットはいずれも同じ構成であるため、各ビッ
トにおいて相当する部分には同一の参照番号を付してお
く。ただし、説明の便宜上、前段の各構成エレメントの
参照番号の末尾にはフォワードの頭文字ｆを、後段の各
構成エレメントの参照番号の末尾にはバックの頭文字す
を付しておく。

次に、第２図を参照して、データ転送回路１３の動作を
説明する。

（１）　シフトイネーブル信号ＳＥが０の場合この場合
、ＡＮＤゲート１３２および１３３はいずれも閉じてお
り、その出力は０である。したがって、ＲＳフリップフ
ロップ１３０はリセットされている。一方、ＲＳフリッ
プフロップ１３１は、セット信号Ｓが１であれば、ＯＲ
ゲート１３６を介してＲＳフリップフロップ１３１のセ
ット入力端に１が入力されるためセットされる。逆に、
セット信号Ｓが０の場合は、ＲＳフリップフロップ１３
１はセットされない。

以上まとめると、Ｓ關Ｉの場合、ＲＳフリップフロップ１３１はセットされ、Ｒ
Ｓフリップフロップ１３０はリセットされる。また、 −Ｏの場合、ＲＳフリップフロップ１３０および１３１はい
ずれもリセットされる。すなわち、５Ｅ−０の場合は、
ＲＳフリップフロップ１３０が強制的にリセットされる
とともに、各比較器７の出力が対応のＲＳフリップフロ
ップ１３１にラッチされる。

（２）　シフトイネーブル信号ＳＥが１の場合この場合
、前述のごと（ＳＥ−０で各ビットのＲＳフリップフロ
ップ１３１には各比較器７の出力が既にラッチされてい
るものとする。このような状態でシフトイネーブル信号
５Ｅ（−φ）が１になると、サンプリングクロックパル
スφは０になるため、前記ＡＮＤゲート１４ａおよび１
４ｂがいずれも閉じた状態となり、セット信号Ｓおよび
リセット信号Ｒは共に０になる。

■　ＲＳフリップフロップ１３１が０を記憶している（
すなわちリセットされている）場合この場合、ＲＳフリ
ップフロップ１３１のＱ出力は０であり、Ｑ出力は１で
ある。したがって、ＡＮＤゲート１３２は、前段のＲＳ
フリップフロップ１３１ｆがセットされていれば、その
Ｑ出力（−１）を通過させ、ＲＳフリップフロップ１３
０をセットさせる。逆に、ＲＳフリップフロップ１３１
ｆがリセットされていれば、何も起こらず、ＲＳフリッ
プフロップ１３０および１３１は以前の記憶状態を保つ
。

ＲＳフリップフロップ１３０がセットされると、そのｑ
出力が０となる。このＱ出力はインバータ１３９ｆで１
に反転された後、ＯＲゲート１３７ｆを介してＲＳフリ
ップフロップ１３１ｆのリセット入力端に戻される。し
たがって、ＲＳフリップ７０ツブ１３１ｆはリセットさ
れる。

一方、後段のＲＳフリップフロップ１３０ｂは、シフト
イネーブル信号ＳＥが０のときにリセットされているか
ら、そのＱ出力は１である。このＱ出力はＡＮＤゲート
１３３に与えられる。したがって、ＲＳフリップフロッ
プ１３０のＱ出力がＡＮＤゲート１３３およびＯＲゲー
ト１３６を通ってＲＳフリップフロップ１３１のセット
入力端に与えられる。そのため、ＲＳフリップフロップ
１３０の記憶内容がＲＳフリップフロップ１３１に書込
まれる。

以上のように、ＲＳフリップフロップ１３１が０を記憶
しており（すなわちリセットされており）、ＲＳフリッ
プフロップ１３１ｆが１を記憶している（すなわちセッ
トされている）ならば、前段のＲＳフリップフロップ１
３１ｆの記憶内容（−１）がＲＳフリップフロップ１３
１にシフトされ、ＲＳフリップフロップ１３１ｆはリセ
ットされる。

このシフト動作は、シフトイネーブル信号ＳＥが１の間
繰返して行なわれる。

■　ＲＳフリップフロップ１３１が１を記憶している（
すなわちセットされている）場合この場合、ＲＳフリッ
プフロップ１３１のＱ出力は１で、ｑ出力は０である。

したがって、ＡＮＤゲート１３２は後段のＲＳフリップ
フロップ１３１ｆのＱ出力の如何にかかわらず、閉じて
いる。

したがって、ＲＳフリップフロップ１３０は以前の記憶
状態を保つ。

以上のように、シフトイネーブル信号ＳＥが１の場合は
、成るビットに１が保持されていると、後段のビットに
０が保持されていれば、次々と後段のビットヘシフトさ
れてゆき、予め１が保持されたビットの直前で止まる。

すなわち、不連続に生じた１が詰められる。

次に、第１図の説明に戻る。前記第（８）式で示すよう
なアナログ入力があったとする。比較器７は分解能が良
くなく、第６図のＣ（ｋ）のように出力したとする。こ
れら出力Ｃ（、ｋ）をデータ転送回路１１の各ビットに
セットし、その後にシフトイネーブル信号ＳＥを１にし
、シフトさせ、１を詰める。すると、データ転送回路１
３の各ビットのＱ出力は、第６図のＧ　（ｋ）のように
なる。

これにより、ＡＮＤゲート９の出力Ｆ　（ｋ）は、とな
り、エンコーダ１０のアドレスが複数選択されることは
ない。データ転送回路１３のない第１図の従来回路では
、正しくは、６３を出力すべきところ、１２４を出力し
た。データ転送回路１３を付加した第１図の実施例では
、６２を出力し、従来回路のような致命的な誤出力はし
ない。また、隣接コード間の直線性も保たれる。

なお、第１図および第２図で用いた各論理ゲートは、同
様の機能を達成するものであれば、他の回路あるいは他
の論理ゲートの組合わせに置換えることはもちろん可能
である。

また、上記実施例では、正論理で説明しだが、負論理で
回路を構成することももちろん可能である。

［発明の効果］以上のように、この発明によれば、隣接するコード間で
の直線性を損うことなく、エンコーダのアドレスの複数
選択を防ぎ、精度の良いＡ／Ｄコンバータを得ることが
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例のフラッシュ型Ａ／Ｄコン
バータを示すブロック図である。第２図は第１図に示すデータ転送回路１３の一部分の構
成の一例を示す回路図である。第３図〜第５図は、エンコーダのアドレスの複数選択を
防止するために考えられる３つの方式の図それぞれのディジタル出力値を示す参〇で、特に第５図
がこの発明に採用された方式のディジタル出力値を示し
ている。第６図は第１図に示すこの発明の一実施例のＡ／Ｄコン
バータの動作を説明するための図である。第７図は従来のフラッシュ型Ａ／Ｄコンバータの一例を
示すブロック図である。第８図は第１図もしくは第７図に示すエンコーダ１０の
入出力関係を示す図である。第９図は分解能の悪い比較器がある場合の従来のフラッ
シュ型Ａ／Ｄコンバータの動作を説明するための図であ
る。第１０図は第１図もしくは第７図に示すエンコーダ１０
の囲路構成の一例を示す図である。図において、１はアナログ信号入力端子、２はクロック
端子、３および４は基準電圧端子、７は比較器、１０は
エンコーダ、１１はＤ型フリップフロップ、１２はイン
バータ、１３はデータ転送回路、１４はセット／リセッ
ト信号作成回路、１３０．１３１．１３１ｆおよび１３
０ｂはＲＳフリップフロップを示す。纂３四品４回祐５の品６０；萬８■ 爲９（２）１）ｙ　　　　ｂｓ　　　ｂｓ　　　　ｂ４ｂ３　　　
ｂ２　　　ｂ＋　　　ｂ。手続補正書（自発）ｉ１発明の名称Ａ／Ｄコンバータ；、補正をする者事件との関係　特許出願人住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者志岐守哉、代理人５、補正の対象明細書の発明の詳細な説明の欄６、補正の内容（１）　明細書第７頁第１９行を下記のように訂正する
。記Ｃ（０）　、　　・・・、　　Ｃ（６２）　　　　−１
（２）　明細書第１６頁第１行ないし第３行の「したが
って・・・リセットされている。」を「この状態で、セ
ット信号Ｓ、リセット信号Ｒのいずれか一方が１であれ
ば、ＲＳフリップフロップ１３０はリセットされる。」
に訂正する。（３）　明細書第１６頁第７行ないし第８行を下記の文
章に訂正する。記リセット信号Ｒが１の場合は、ＲＳフリップフロップ１
３１はリセットされる。以上

Claims

【特許請求の範囲】

（１）サンプリングクロックに同期してアナログ信号を
ディジタル信号に変換するためのＡ／Ｄコンバータであ
って、第１の基準電圧が印加される第１の基準電圧端子と前記
第１の基準電圧とは異なる値の第２の基準電圧が印加さ
れる第２の基準電圧端子との間に直列に接続された複数
個の抵抗素子を含む抵抗分圧手段、前記抵抗分圧手段の各抵抗の一端から出力される複数個
の電圧と前記アナログ信号のレベル値とを個別に比較す
るための複数個の比較手段、前記複数個の比較手段の出
力をビット対応で記憶保持するとともに、その複数ビッ
トの記憶データ中に生じた論理の不連続部分をシフトす
るためのデータ転送手段、前記データ転送手段の各ビット出力に基づいて、アドレ
ス信号を作成するための手段、および前記アドレス信号
に対応する予め定められたディジタル値を出力するエン
コーダ手段を備える、Ａ／Ｄコンバータ。
（２）前記データ転送手段は、その各ビット中に、前記比較器の出力を記憶保持するための記憶手段と、前記記憶手段に第１の論理が記憶されているとき、前段
のビットの記憶手段に第２の論理が記憶されていれば、
当該前段のビットの記憶手段の記憶内容を前記記憶手段
にシフトさせるためのシフト手段とを含む、特許請求の
範囲第１項記載のＡ／Ｄコンバータ。
（３）前記シフト手段は、前記サンプクロックパルスに
同期するシフトイネーブルクロックパルスによって能動
化される、特許請求の範囲第２項記載のＡ／Ｄコンバー
タ。