KR100284522B1 - 재편성 가능한 아날로그-디지틀 변환기 - Google Patents

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Abstract

재편성 가능한 아날로그-디지틀(A/D) 변환기는 제 1 동작 모드에서 N 비트 출력을 발생시키고, 제 2 동작 모드에서 (N+1)-비트 출력을 발생시킨다. 상기 재편성 가능한 A/D 변환기는 특히 판독 채널 장치(read channel device)내에서의 사용에 적합하다.

Description

재편성 가능한 아날로그-디지틀 변환기를 갖는 집적 회로, 상기 재편성 가능한 아날로그-디지틀 변환기를 포함하는 판독 채널 장치, 상기 재편성 가능한 아날로그-디지틀 변환기를 이용하여 아날로그 신호를 디지틀 신호로 변환하는 방법, 상기 재편성 가능한 아날로그-디지틀 변환기
본 발명은 아날로그-디지틀(A/D) 변환기에 관한 것으로서, 특히 두 가지 해상도 레벨간 선택적 절환이 가능한(또는 "재편성 가능한") A/D 변환기에 관한 것이다. 특히 상기와 같은 재편성 가능한 A/D 변환기는, 때때로 판독 채널 IC(Read Channel IC)라 불리우며, 또한 데이터와 컴퓨터의 하드디스크 드라이브로부터 제공되는 서보 신호(servo signal)들을 판독하는 신호전 처리 방식(front-end signal-processing)의 집적회로(IC : 또는 판독 채널 IC)에 유용하다.
일반적으로 A/D 변환기는 특별한 명세(specification)들의 세트에 따라 동작된다. 그 중 가장 중요한 것은 해상도(비트들의 수)와 샘플링 주파수(sampling frequency)이다. 예컨데, 8 비트·400 메가헤르츠의 A/D 변환기는 8 비트의 해상도를 갖고, 또한 초당 4×108개의 디지틀 출력을 발생시킨다. 플래쉬 아키텍쳐(flash archtecture)는 고속 A/D 변환기의 주지된 수행방법중 하나이다. 플래쉬 아키텍쳐의 일 예는 C.Mangelsdorf의 논문 "A 400 MHz input flash converter with error correction"(IEEE Journal of Solid State Circuits, Vol.25, No.1, pp. 184-191, Feb. 1990)에 기재되어 있다. 플래쉬 아키텍쳐는 N 비트 해상도를 위해 2N개의 비교기들을 필요로 한다. 따라서, 상기 플래쉬 아키텍쳐는 해상도가 1 비트 증가할때마다 변환기의 사이즈도 반드시 두 배가 되어야 한다는 중대한 결점이 있다. 그 결과, 소비 전력도 대략 2배가 되어, 상기 아키텍쳐를 10 비트이상의 해상도에 사용하는 것은 거의 실용적이지 못하다.
상기 문제점을 해결하기 위해, 베이직 프래쉬 아키텍쳐를 변형시켜야 한다. 상기 변형의 하나로, A.G.F.Dingwall과 V.Zazzu의 논문 "An 8 MHz CMOS Subranging 8-bit A/D Converter"(IEEE Journal of Solid State Circuits, Vol. SC-20, No.6, pp.1138-1143, 1985)에 기재된 부분 범위화(subranging)·2 스테이지·A/D 변환기 아키텍쳐가 있다. 상기 아키텍쳐에서는, A/D 변환기의 최종 해상도가, 2개의 순차적인 '패스'들이 저해상도 플래쉬 A/D 변환기로부터 만들어지는 2 단계 과정을 통해 얻어진다. 상기 아키텍쳐는 표준형 프래쉬 A/D 변환기(1 단계 A/D 변환기)에 비해 작은 공간을 차지하는 반면, 최종적인 변환을 얻기위해 필요한 순차적인 두 개의 패스들로 인해 그 스피드가 감소되는 점이 있다. 두 개의 스테이지 각각은 동일한 해상도를 갖고, 최종적인 A/D 출력은 두 개의 스테이지의 출력들을 캐스케이드함으로써 얻어진다. 예컨데, 만약 제 1 스테이지가 4 비트의 해상도를 갖는다면 제 2 스테이지도 4 비트의 해상도를 갖고, 동일한 순서를 갖는 두 단어들 간의 연접으로부터 최종적인 단어가 얻어진다. 어떤 상황에서는 오직 처음 4개의 비트만이, 다른 상황에서는 8 비트 모두가 사용됨으로써, 이것을 재편성 가능한 A/D 변환기로서의 사용으로 상정할 수 있다. 그러나 그와 같은 사용은 매우 비효율적인데, 왜냐하면 설령 패스로부터의 정보가 사용되지 않는 경우라도 제 2 패스가 만들어져야 할 필요가 있기 때문이다.
이와 같은 2 스테이지 아키텍쳐에 관해서는 실용적 응용이 많이 있다. 예컨데, 2 스테이지 동작은 변환 속도와 1 스테이지의 변환 시간을 동일하게 하고, 스테이지들의 수가 두 개 이상으로 확대될 수 있도록 파이프라인(pipeline)될 수 있다. 그와 같은 다단계 A/D 변환기들을 파이프라인식 다단계 A/D 변환기라 부르며, 그 예는 Stephen H.Levis와 Paul R.Gray의 논문 "A Pipelined 5 MHz Sample/9-bit Analog-to-Digital Converter"(IEEE Journal of Solid State Circuits, Vol.SC-22, No.6, pp.954-961, Dec.1987)에 기재되어 있다. 비록 파이프라인으로 인해 이와 같은 변환기들의 변환비가 개선되더라도, A/D변환기에는 모든 스테이지들로부터 발생하는 지연의 총화와 동일한 지체가 생긴다. 피드백 루프(예; 판독 채널 IC)에 사용되는 A/D 변환기를 위시한 많은 응용에 있어서, 상기 지연은 인정되지 않는다. 상기 모든 아키텍쳐들은 플래쉬 아키텍쳐내의 고유한 기본적 문제점들을 감소시키기 위해 고안되었다. 그러나 상기 종류나 다른 종류의 A/D 변환기들의 재편성 가능성이라는 개념은 상기 아키텍쳐들에 의해서 정립되지 않는다.
주지된 다른 해결책은 J.Van Valbourg와 R.J.Van de Plassche의 논문 "An 8b 650MHz Folding ADC"(IEEE Journal of Solid-State Circuits, Vol.SC-27, No.12, pp.1662-1666, Dec.1992)에 기재되어 있다. 상기 아키텍쳐는 대등한 속도 및 해상도를 갖는 플래쉬 A/D 변환기에 비해 크기가 작은 반면, 상이한 해상도 및 속도를 갖는 보간 A/D 변환기를 재편성하기 위한 방법은 알려진 바가 없다.
다른 해결책은 미국 특허 번호 4,928,103의 2(n-1)비교기들을 사용하는 평행 A/D 변환기(parallel A/D converter)를 사용하는 것이다. 종래의 해결책들로는 보다 작은 크기의 A/D 변환기가 생산되더라도, 이제까지 상이한 해상도나 상이한 속도를 얻기위해 그와 같은 변환기를 재편성하는 방법을 알 방법은 없었다.
일 실시예로서, 자기 매스 저장 장치(magnetic mass storage device)내에서 저해상도·고속 A/D 변환기와 고해상도·저속 A/D 변환기 간의 절환이 가능한 것이 바람직하다. 디스크 드라이브와 같은 자기 매스 저장 장치들은 컴퓨터 시스템 내의 데이터와 같이 매우 많은 양의 데이터를 저장하는데 사용된다. 디스크 드라이브는 복수의 자기디스크와, 디스크를 회전시키기 위한 스핀들 모터(spindle moter)를 포함한다. 데이터는 회전하는 자기디스크의 표면에 형성된 집중 데이터 트렉(concetric data track)에 저장된다. 센서(통상 판독/기록 헤드를 지칭)는 회전하는 디스크 근방에 위치하고, 방사 방향으로 이동 가능하다. 센서는 아날로그 신호의 형태로 된 정보의 검출(판독)에 이용된다. 디스크 드라이브를 작동하는데 있어서 회전하는 디스크상에 형성된 자기 트랙에 대한 판독/기록 헤드의 위치는 중요하다. 서보 기구(servo mechanism)는 디스크에 대한 상기 판독/기록 헤드의 정확한 위치를 결정하고 제어하는데 사용된다. 그래서 데이터는 특정한 디스크 상에 형성된 특정한 섹터와 특정한 트랙으로부터 판독되거나, 상기 섹터와 트랙상에 기록된다.
일반적으로, 디스크 드라이브에는 두가지 타입의 데이터 또는 정보가 저장된다. 제 1 타입은 사용자 데이터(user data)인데, 이 데이터는 사용자 모드동안 판독되어진다. 제 2 타입은 서보 데이터(servo data)인데, 상기 디스크의 특정한 섹터와 특정한 트랙에 대한 판독/기록 헤드의 위치를 결정하기 위해 마련된 서보 기구에 의해 사용된다. 상기 서보 데이터는 서보 모드에서 판독된다.
상기 두 판독 모드에 이용되는 전자공학은 일 제작자에서 타 제작자까지 매우 광범위한데, 그 이유는 상기 두 프로세스가 수행되는 표준이 마련되어 있지 않기 때문이다. 사용자 모드와 서보 모드 내의 데이터를 판독할 때, 판독 헤드에 의해 검출되는 아날로그 신호는, 신호를 증폭시키는 저잡음 전치 증폭기(low-noise pre-amplifier)에 입력되는 제 1 입력인 것이 보통이다. 증폭된 신호는 판독 채널 회로에 입력된다. 상기 판독 채널 회로는 단일한 집적회로(IC)인 것이 보통인데, 이는 사용자 데이터를 프로세스하는 판독 경로(read path) 또는 서보 데이터를 프로세스하는 서보 경로(servo path)로 증폭된 신호를 보낸다. 전압 이득 증폭기(VGA)와 시연속 필터(CTF)로 구성된, 상기 판독 채널의 전단부는 서보 신호와 판독 신호의 처리에 공통적으로 사용된다.
사용자 데이터를 위한 처리 회로는 판독 채널 IC 범위내에서 자가 저장된다. 그러나 판독 채널 IC의 범위내에서는 서보 처리의 일부만이 수행된다. DSP 조작과 음성 코일 모터(voice coil moter)의 구동과 같은, 서보 처리의 주류는 적어도 하나의 IC를 사용하는 분리된 회로에 의해 수행된다. 서보 처리에는 아날로그 신호들을 디지틀화시키는 A/D 변환기가 필요하다. 일부 디스크-드라이브 장치들에서는 상기 A/D 변환기가 상기 판독 채널 IC의 일부가 되고, 다른 장치에서는 그것은 다른 칩에 매입된다.
디지틀 신호 처리의 진보로, 사용자 테이터 경로내의 대부분의 아날로그 신호 처리를 디지틀 신호 처리로 변환시킬 필요가 생겼다. 따라서 A/D 변환기들은 사용자 데이터 회로내에서 이용된다. 그러나 사용자 데이터 경로를 따라 전치 처리(pre-processing)되는 대부분의 아날로그 신호를 가짐에도 불구하고, 서보 신호 처리는 계속하여 상이한 A/D 변환기(판독 채널 IC의 내부 및 외부 모두)를 사용한다. 왜냐하면 사용자 데이터의 처리에 있어서는 고해상도보다는 고속이 중요하기 때문이다. 반면에, 서보 신호 처리에 있어서는 고해상도가 고속보다 중요하다. 두가지 타입의 데이터 모두를 처리하기 위해 부가회로를 설치하면, 시스템을 위한 비용이 많이 드는 결과가 발생한다. 본 발명은, 최소의 크기 및 비용의 증가로써 상기 두 A/D 변환기들을 합체하여 단일한 재편성 가능한 A/D 변환기를 제공하는 것에 관한 것이다.
출원인은 상이한 입력 데이터 전송속도(input data rate)들을 취급하며, 적어도 두 개의 상이한 레벨의 해상도간에 절환 가능한 출력부를 갖는 개선되고, 보간적인 재편성 가능한 A/D 변환기를 개발해왔다. 본 발명에 따르면, A/D 변환기는 입력 신호를 샘플링하도록 명세되고, 상기 A/D 변환기는 단일한 출력을 갖되, 복수의 기준 신호를 발생시키는 기준 수단(reference means)을 포함한다. 상기 기준 수단은, 상기 입력 신호들을 상기 기준 신호와 비교하고, 상기 입력 신호와 상기 기준 신호들 사이의 차이에 대응하는 디지틀 신호들의 세트를 발생시키는 비교 수단(comparing means)과, 상기 디지틀 신호들의 세트를 수신하며, 소정의 제 1 시간 주기동안 상기 디지틀 신호들의 제 1 서브 세트를 출력하고, 소정의 제 2 시간 주기동안 상기 디지틀 신호들의 제 2 서브 세트를 발신하는 멀티플렉서 수단(multiplexer means)과, 상기 소정의 제 1 주기동안 상기 멀티플렉서 수단의 출력들을 제 1 N-비트 디지틀 신호로 부호화하고, 상기 소정의 제 2 시간 주기동안 상기 멀티플렉서 수단의 출력들을 제 2 N-비트 디지틀 신호로 부호화하는 부호화 수단(encoding means)과, 단일한 N+R-비트 디지틀 신호를 형성하도록 상기 제 1 N-비트 디지틀 신호와 상기 제 2 N-비트 디지틀 신호를 결합하고, 상기 단일한 N+R-비트 디지틀 신호를 상기 A/D 변환기의 상기 출력에 공급하는 결합 수단(combining means)을 포함한다.
양호한 실시예로서, 상기 해상도의 제 1 레벨(N)은 (6)과 같고 상기 해상도의 증분(R)은 (1)과 같다.
본 출원을 통틀어, '빠른 모드(fast mode)'라는 용어는 상기 고 속도/저 해상도 (N 비트) 동작 모드를 나타내는데 사용되고, '느린 모드(slow mode)'라는 용어는 상기 저 속도/고 해상도 (N+R) 동작 모드를 나타내는데 사용된다.
상기 양호한 실시예의 특수한 응용으로서, 본 발명은 상기 사용자 모드와 상기 서보 모드 모두에서 디스크 드라이브들의 제어 및 프로세싱 회로 소자와 연결되는 A/D 변환기와 관련이 있다. 이로써 두 프로세스들 간에 공유되는 회로 소자들의 양이 증가되고, 상기 두 프로세스들을 수행하는 비용은 감소된다.
도 1은 본 발명에 따른 재편성 가능한 A/D 변환기의 개략적 블록도.
도 1A는 도 1의 비교기(comparator)중 하나의 상세도.
도 2는 종래의 차동 비교기(differential comparator)를 도시한 도면.
도 3은 도 1의 재편성 가능한 A/D 변환기의 일부의 상세도.
도 3A는 도 3에서 도시한 보간 래치(interpolting latche)들의 출력들을 도식적으로 보여주는 표.
도 4는 바람직한 비교 회로(comparator circuit)의 개략적 블록도.
도 5는 2 레벨 부호화 방법(two-level encoding method)에 관한 개략적 표현도.
도 6은 본 발명에 따른 재편성 가능한 A/D 변환기를 사용하는 판독 채널 장치에 관한 개략적 블록도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 재편성 가능한 A/D 변환기 12 : 저항 사다리
13a,13b,13c : 보간 랫치 14a,14b,14c : 저항
19a,19b,19c : 비교기 20a,20b,20c : 차동 증폭기
22a,22b,22c : 랫치 25 : 출력 랫치
26, 29 : 플립플롭 27a,27b,27c : 멀티플렉서
28 : 배타적 논리합 게이트 77, 78 : 차동 회로
도 1을 보면, 본 발명에 따른 재편성 가능한 A/D 변환기(10)가 도시되어 있다. 양호한 실시예로서, 상기 재편성 가능한 A/D 변환기는 2개의 동작 상태들을 가진다. 상기 A/D 변환기의 제 1 동작 상태는 아날로그 입력 신호에 응답하여 N 비트 디지틀 출력 신호를 발생시키고, 상기 A/D 변환기의 제 2 동작 상태는 제 2 아날로그 입력 신호(보통 상기 제 1 아날로그 신호와는 다른 데이터 전송 속도를 갖는다)에 응답하여 (N+R)-비트 디지틀 출력 신호를 발생시킨다. "N"은 상기 A/D 변환기의 최저 해상도나 비트 길이를 나타내며, 보통은 정수(integer)이다. "R"은 "N"을 상회하는 해상도의 비트수의 개선을 나타낸다. 이 후 "N"은 "점증 해상도(incremental resolution)"라 칭한다. N=6이고 R=1인 것이 바람직하다.
기준 전압들의 세트는 기준 회로 수단들에 의해 발생된다. 양호한 실시예로서, 상기 기준 회로 수단들은 복수의 저항들(14a-14c; 바람직하게는, 동일하거나 매우 유사한 저항 값들을 가지는 복수의 저항)을 포함하는 저항 사다리(12)이다. 상기 저항 사다리내에서 필요한 기준 전압들의 수(즉, 저항들(14)의 수)는 상기 A/D 변환기(10)의 상기 최저 해상도(N)에 의존한다. 간략화를 위해 도 1A에서는 단지 3개의 저항들만을 도시하였다. 만약 상기 최저 해상도가 6 비트(N=6)라면, 64개(26)의 기준 전압들과 63개(26-1)의 저항들이 필요하다.
상기 A/D 변환기는 일반적으로 2N개의 비교기(comparator; 19)들을 포함하는데, 여기서 N은 상기 해상도이다. 3개의 비교기들(19; 19a, 19b, 19c)이 도 1에 도시되어 있다. 상기 비교기들(19) 중의 하나의 상세도는 도 1A이다. 몇 개의 상기 비교기(19)들을 구분하기 위해서, 서브 콤포넌트(subcompenent)는 다음과 같은 방식으로 부과된다. 즉, 증폭기(20a)는 비교기(19a)와 연결이 되고, 증폭기(20b)는 비교기(19b)와 연결이 된다. 각 비교기(19)는 한 개의 전압 입력(Vin)과, 한 개의 기준 입력(Vref)과, 두 개의 출력들(Q, QB)을 가지는 것이 바람직하다. 각 비교기(19)는 차동 증폭기(differential amplifier; 20)와 래치(latch; 22)를 포함한다. 도시된 바와 같이, 상기 차동 증폭기(20)의 출력들은 그에 결합된 래치(22)에 입력된다. 상기 각각의 비교기(19)에 입력되는 상기 기준 전압(Vref) 값은 저항들(14)의 수와 상기 저항 사다리(12)의 꼭대기(top)에 인가되는 전압(VR)에 종속하여 변한다.
상호 인접하는 차동 증폭기들(20)의 출력은 또한 래치들의 제 2 세트(13)에 입력되는데, 앞으로는 상기 래치(13)들은 보간 래치들(interpolating latches)이라고 지칭된다. 상기 보간 래치들(13)은 상기 비교기(19)에 사용되는 상기 래치들(22)과 유사하다. 일반적으로 2N개의 보간 래치들(13)이 있다. 상기 차동 증폭기들(20)과 상기 보간 래치들(13)의 출력을 사용함으로써, 후술할 새로운 비교기를 효과적으로 형성할 수 있다. 외부 명령 비트/단어(external command bit/word)에 응답하는 모드 제어 회로(mode control circuit; 16)는 상기 A/D 변환기의 상기 타이밍 섹션과 제어 섹션의 일부이다. 상기 명령 비트/단어는 상기 A/D 변환기의 외부에 위치한 논리 회로(예컨데, 마이크로 프로세서)에 의해 발생될 것이다.
상기 도시한 실시예에서, 각 차동 증폭기(20)는 그 입력 전압(Vin)과 그 기준 전압(Vref) 사이의 상기 전압차를 증폭한다. 만약 상기 입력 전압(Vin)이 상기 기준 전압(Vref)보다 크다면, 상기 차동 증폭기(20)의 상기 출력(Vop)은 동일한 상기 차동 증폭기의 출력(Von)보다 정적(positive)이며, 그 역도 성립한다. 상기 차동 증폭기의 Vop와 Von의 상기 전압차(차동 출력(differential output))는 두 개의 입력 신호 Vref와 Vin사이의 상기 차이(차동 입력(differential input))에 비례하고, 상기 입력 전압차에 대한 상기 출력 전압차의 비(ratio)는 상기 차동 증폭기의 전압 이득(voltage gain)이다. 따라서, 상기 입력 전압차가 클수록 상기 출력 전압차도 크다.
비록 상기 실시예는 각 비교기(19)가 오직 두 개의 입력들(하나는 Vin, 다른 하나는 상기 기준 전압 Vref)만을 가지는 것으로 기술하지만, 실제 수행은 몇 가지 형태를 띤다. 예컨데, 도 2에 도시된 바와 같이, 완비된 차동 비교기는 2 보조 입력 전압들(VinP, VinN)과, 2 기준 전압들(VrefP, VrefN)을 가진다. 차동 회로(differencing circuit; 77)는 상기 비교기에 선행하며, 상기 비교기의 하나의 입력은 VinP-VrefP를 받고, 다른 하나의 입력은 VinN-VrefN를 받는다. 상기 차동 회로(77)는 다양한 형태들을 가질 수 있다. 예컨데, 그것은 단순한 대전 콘덴서(charged capacitor)이거나 완비된 차동 증폭기일 수 있다. 도 2에 도시된 상기 차동 비교기 회로는 소란한 환경내의 전압 비교를 우월하게 수행한다.
랫치(22)는 2 신호 입력들(VP, VN)과, 2 제어 입력들(클록 입력(clock input)과, 인에이블 입력(ENABLE input))을 포함하는 것이 바람직하다. 양호한 실시예로서, 상기 차동 증폭기(20)의 2 출력들(VOP, VON)은 각각 상기 랫치(22)의 2 신호 입력들(VP, VN)에 연결된다(도 1A). 상기 랫치들(22)이 인에이블되면(상기 인에이블 제어를 높게 유지함으로써), 상기 클록이 높을 때와 상기 클록 입력이 낮아질 때, 각 랫치는 그 입력들 사이의 전압차(VP-VN)를 감지하는데, 상기 전압차는 상기 입력 차이의 정(+), 부(-) 여부에 의존하여 각각 숫자 "1"이나 숫자"0"로 변환된다. 각 랫치 출력은, 상기 랫치가 센스 모드로 들어가고 사상의 계열(sequence of events)이 자기 반복을 하는 때인, 상기 클록이 다시 높아질 때까지 1 또는 0 상태를 유지한다. 그러나 상기 인에이블 신호가 낮을 때에는, 상기 랫치들은 억지(disable)되며, 안정된 1 또는 0 출력을 유지하고, 그 입력들에 응답하지 않는다.
상기 느린 동작 모드에서는, 랫치들의 세트들(13, 22)로 들어가는 인에이블 입력들은 표명되고, 상기 빠른 동작 모드에서는, 전력을 절약하기 위해서 상기 보간 랫치들(13)로 들어가는 상기 인에이블 입력들은 유기된다.
일반적인 동작중에, 인에이블은 높게 유지되고, 입력은 상기 A/D 변환기에 인가된다. 상기 입력 전압(Vin) 보다 작은 기준 전압들을 가지는 모든 비교기들(19)은 숫자 1을 출력으로 발생하며, 상기 입력 전압(Vin) 보다 높은 기준 전압들을 갖는 모든 비교기들(19)은 숫자 0을 발생한다. 상기 출력들은 멀티플렉서들(27)의 뱅크에 입력되는데, 상기 멀티플렉서들(27)은 상기 빠른 동작 모드에서는 오로지 상기 랫치들(22)의 출력들만이 상기 인코더(24)로 들어가도록 허락하고, 상기 느린 동작 모드에서는 각 클록 사이클당 한 번씩 상기 랫치들(22)의 출력들과 상기 랫치들(13)의 출력들을 번갈아 선택한다. 상기 비교기들(19)의 상기 출력에서의 0 들과 1 들의 상기 계열은 "온도계 코드"라고 불리우는데, 그 이유는 그 들이 온도계내에 있는 수은의 모습을 닮았기 때문이다(즉, 000000111111). 상기 인코더(24)는 상기 랫치들(13, 22)로부터의 상기 데이터 출력을 부호화하고, Vin에 의해 활성화되는 상기 최고 비교기(highest comparator)에 응답하여 디지틀 출력을 발생한다. 양호한 실시예에서, 인코더(24)는 2N비트의 입력과 N 비트의 출력을 가지는 병렬 인코더(parallel encoder)이다.
본 발명의 보간 동작(interpolation operation)은 도 3을 참조하여 기술한다. 도 3은 보간 랫치들(13)과 함께 있는 두 개의 인접한 비교기들(19)을 둘러싸는 도 1의 부분 상세도이다. 예컨데, 도 3에 도시된 것과 같이 상기 아날로그 입력(Vin)이 선분 II인 것을 가정하자. 20a로 들어가는 상기 차동 입력은 (Vin-Vref2)이고, 20b로 들어가는 상기 차동 입력은 (Vin-Vref1)이며, 상기 입력이 Vref1보다 Vref2에 가깝기 때문에 20a의 상기 출력(VON)은 20b의 상기 출력(VOP)보다 작다. 따라서, 상기 보간 랫치(13a)는 숫자 "1"을 발생할 것이다. 한편, 만약 상기 아날로그 입력(Vin)이 선분 I이라면, 상기 보간 랫치(13a)는 숫자 "0"을 출력할 것이다. 만약 상기 입력이 정확히 상기 선분 I과 상기 선분 II의 중앙에 위치한다면, 20a의 상기 VON과 20b의 상기 VOP는 동일하고, 상기 랫치는 영 차동 신호(zero differential signal)를 수신한다. 인접한 전압들간의 상기 조합의 동작과 상기 보간 랫치는, Vin에 가상적으로 의지하는 하나의 입력과 Vref2와Vref1의 중점에 가상적으로 의지하는 다른 하나의 입력을 가지는 가상적인 비교기를 형성한다. 상술한 내용은 다음과 같이 수학적으로 표현할 수 있다.
Vopb- Vona= A/2 [(Vin- Vref1) + (Vin- Vref2)]
= A/2 [2Vin(Vref2+ Vref1)]
= A [Vin- 0.5 * (Vref2+ Vref1)]
여기서 A는 상기 증폭기의 이득(gain)이다.
그래서, 상기 보간 랫치(13a)에 대한 상기 입력은, Vin과 연결된 상기 입력과 0.5 * (Vref2+ Vref1)과 동일한 값에 연결된 상기 기준 전압을 구비한 차동 증폭기로부터 수신되는 상기 입력과 유사하다. 상기 값 0.5 * (Vref2+ Vref1)는 기준 전압들 (Vref2+ Vref1)의 평균이므로, (Vref2+ Vref1) 사이에 저장되는 상기 저항의 중점에서의 상기 전압과 동일하다.
따라서 상기 보간 랫치들이 인에이블되면, 상기 모든 보간 랫치들(13)의 출력들은 상기 가상적인 비교기들과 결합된 중단점(break point; "0"들의 계열로부터 "1"들의 계열로의 전환점)을 가지는 제 2 온도계 코드를 형성한다. 만약 입력이 선분 I에 있다면, 상기 보간 랫치의 출력이 상기 실제 랫치 출력들과 동일하므로 상기 온도계 코드들(상기 실제 비교기들과 상기 가상의 비교기들에서 기인하는) 모두는 동일하게 된다. 한 편, 만약 상기 입력이 선분 II에 있다면, 상기 보간 랫치의 출력들은 상기 실제 랫치 출력들과 비교할 때 1 위치만큼 이동한 상기 중단점을 가진다. 상술한 것은 도 3A에서 도표화하여 나타낸다.
상기 보간 방법(interpolating method)의 적절한 동작을 위해서는, (Vref2- Vref1)의 1/2이 안되는 차동 입력이 그 입력들에 인가될 때, 상기 차동 증폭기(20)의 상기 출력들이 포화되지 않는 것이 중요한데, 여기서 Vref2와 Vref1는 인접 저항 탭 전압들(adjacent resistor tap voltages)이다. 비록 실질상 아날로그 양이지만, 상기 차이 Vref2- Vref1는 일반적으로 1 LSB(Least Significant Bit)로 지칭된다. 포화(saturation)는, 상기 증폭기가 그 입력에 대한 응답을 중지하는 상태로 정의된다. 포화는 상기 증폭기의 제한된 출력 전압 스윙 능력때문에 발생한다. 그래서 상기 차동 증폭기 출력들의 활성·비포화 상태에서는 상기 보간 랫치들(19)을 스트로보(strobe)하는 것이 필요하다. 상기 랫치들(19)이 스트로보되는 정확한 시점은 상기 A/D 변환기의 속도의 함수이고, 그래서 만약 상기 A/D 변환기가 낮은 속도로 동작된다면, 상기 차동 증폭기들(19)이 포화될 가능성은 높다. 상기 차동 증폭기(20)가 포화되는데 걸리는 시간은 상기 증폭기의 DC 이득과 대폭(bandwidth)에 의존하므로, 소정 시간내 포화되는 것을 방지하기 위해서, 상기 양들 모두 또는 상기 양들 중 하나는 변경될 수 있다. 양호한 실시예에서, 상기는 상기 증폭기의 상기 DC 이득을 감소함으로써 달성된다. 따라서, 상기 차동 증폭기(20)에는 이득을 조절하는 수단들이 포함되는 것이 바람직하다. 포화를 방지하기 위해서 상기 증폭기의 상기 대폭은 단독으로 조절되거나, 상기 증폭기의 상기 DC 이득과의 조합으로써 조절될 수 있다는 것이 이해될 것이다.
양호한 실시예에서, 차동 증폭기(20)는 도 4에서 도시한 바와 같이 용량적으로 결합된 차동 증폭기 한 쌍(21, 23)을 포함한다. 본 실시예는 종래의 완비된 차동 MOS 버전(fully differential version)으로서, 도 1에서 도시된 상기 단일 종단 버전(single-ended version)보다 우월하게 수행한다.
상기 차동 증폭기들(21, 23)의 출력이 높은 임피던스를 가진다고 가정하면, 도 4에 도시된 바와 같이, 프로그램 가능 저항(programmable resistor; 24)은 상기 차동 증폭기(21)의 출력들과 상기 차동 증폭기(23)의 상기 입력들을 가로질러 연결된다. 상기 프로그램 가능 저항은 3 단자 구역(triode region)내에서 MOS 동작을 사용하여 수행된다. 상기 차동 증폭기(20)의 이득은, 일반적으로 0.5 LSB 차동 입력에 대해 그 출력이 소정의 시간동안 포화되지 않도록 선택된다. 상기 "소정의 시간"은 상기 A/D 변환기의 동작 속도에 의해 결정된다. 동작의 빠른 모드에서, 모드 제어 회로(16)는 가능한 최대의 이득을 허락하도록 저항(74)을 끊는다. 동작의 느린 모드에서, 상기 저항(74)은 포화를 나타내도록 필요한 값으로 프로그램된다.
도 1에 도시한 상기 재편성 가능한 A/D 변환기의 동작은 후술될 것이다. 상기 빠른 모드에서, 모드 제어 회로(16)로부터의 제어 비트들이 그 제 1 동작 모드에서 상기 A/D 변환기를 구성할 때, 상기 보간 랫치들(13)은 상기 랫치들에 대한 상기 인에이블 신호 입력을 낮게 세팅함으로써 억지된다. 그러나 상기 주 랫치들(22)은 인에이블되도록 유지된다. 아울러, 상기 적절한 클록 설계는 상기 동작 모드를 위해 선택된다. 상기 신호(Vin)는 비교기(19)로 입력되고, 상기 기준 전압들(Vref)과 비교된다. 상기 빠른 동작 모드에서, 멀티플렉서(mux)는 매 클록 주기마다 상기 비교기(19)로부터의 입력을 수신한다. 상기 mux(27)로부터의 상기 온도계 코드는 인코더(24)에 의해 부호화되고, Vin의 N 비트 디지틀 표시는 출력된다.
모드 제어 회로(16)로부터의 상기 제어 비트들이 상기 A/D 변환기를 느린 동작 모드로 편성할 때, 보간 랫치들(13)은 인에이블되고, 상기 차동 증폭기의 이득은 세팅되며, 상기 모드를 위한 상기 적절한 클록 설계가 선택된다. 상기 A/D 변환기는 상기 느린 동작 모드동안에 2 레벨로 부호화하는데, 즉, 상기 mux(27)는 각각 교번적인 클록 사이클(alternate clock cycle)로 상기 비교기(19)와 상기 랫치(13)로부터 입력을 수신한다. 예컨데, 제 1 클록 사이클동안에는 제 1 N-비트 단어(first N-bit word)가 발생되고, 제 2 클록 사이클동안에는 제 2 N-비트 단어(second N-bit word)가 발생되며, 상기 프로세스는 반복된다(도 5). 상기 제 2 N-비트 단어는 상기 제 1 N-비트 단어와 동일하거나 1 만큼 증가되므로, 상기 A/D 변환기의 최종 N+1-비트 출력을 결정하기 위해서는, 상기 제 2 N-비트 단어의 최하위 비트(Least Significant Bit(LSB))를 관찰하는 것 만이 필요하다. 만약 상기 제 2 비트 단어의 LSB 비트가 제 1 N-비트 단어와 동일하다면, 상기 N+1-비트들을 발생하기 위해서, 상기 A/D 변환기(10)의 출력은 상기 제 1 N-비트 단어의 LSB 위치에 0이 가산된 것과 동일하게 된다. 만약 상기 A/D 변환기(10)의 출력과 상기 제 1 N-비트 단어가 상이하다면, 상기 N+1-비트들을 얻기위해서, 상기 제 1 N-비트 단어의 LSB 위치에 1이 가산된다. 상기 2 레벨 부호화의 기호적 표현은 도 5에 도시되었다. 예컨데, Vin이 입력 사다리(input ladder)의 코드 넘버 2와 코드 넘버 3 사이 범위("표본 범위(example range)") 내에 있다고 가정하면, 상기 제 1 레벨 부호화는, 상기 입력이 상기 표본 범위내에 있음을 표시하는 "11"(출력 코드는 3과 동일)과 동일한 6 비트 단어를 제공한다. 상기 6 비트 단어는, 상기 입력이 상기 표본 범위의 선분 I 내에 있음을 표시하는 "11"(이 경우 7 비트 단어는 0000110) 또는 상기 입력이 상기 표본 범위의 선분 II 내에 있음을 표시하는 "100"(이 경우 상기 7 비트 단어는 0000111)이 될 것이다. 그래서, 상기 제 7 비트는 상기 두 개의 6 비트 단어들의 상기 LSB 비트의 단순한 배타적 논리합(EXCLUSIVE OR)이다.
상기와 같이, 상기 제 1 레벨 부호화는 실제 비교기 출력들에 대응하고 상기 제 2 레벨 부호화는 상기 보간 랫치들 출력에 대응함에도 불구하고, 상기 알고리듬을 수행하기 위해서는 추가 하드웨어(additional hardware)가 필요한데, 이는 상기 제 1 레벨 부호화가 독립적으로 저장되어야 하기 때문이다. 양호한 실시예에서, 상기 단점을 회피하기 위해 부호화의 상기 계열이 반전된다. 먼저, 상기 보간 랫치 출력들은 부호화되고, 도 1에 도시한 것처럼, 결과적인 6 비트들은 상기 출력 랫치들(25)로 클록된다. 또한, 상기 6 비트 단어의 상기 LSB 비트는 또한 분리된 플립플롭(26)내에서 분리되어 유지된다. 제 2 패스(second pass)동안에, 상기 비교기 출력들(19)은 제 2의 6 비트 단어를 형성하도록 부호화된다. 상기 비트들은 또한 상기 인코더의 상기 출력 랫치들(25)로 랫치되고, 따라서 상기 제 1 레벨 부호화의 결과물들을 고쳐쓰기(overwriting) 한다. 상기 비트들은 또한 상기 최종 7 비트 단어의 제 1의 6 비트들을 나타낸다. 도 5에 도시된 바와 같이, 제 7 비트는 XOR 게이트(28)와 플립플롭(29)을 통해서 상기 제 1 레벨 부호화로부터의 저장된 비트와 상기 제 2 레벨 부호화로부터의 LSB 비트 간의 배타적 논리합(exclusive OR)을 수행함으로써 발생된다. 그러나 상기 두 패스들(passes)이 역순으로 수행되는 경우는 예외이다.
상기 재편성 가능한 A/D 변환기가 적어도 두 개의 동작 상태들(즉, 적어도 2 레벨 부호화)을 제공하도록 변경됨은 주목할만한 것이다. 예컨데, 3개의 N 비트 단어들(상기 각 3 상태들 내의 하나)을 발생시키는 3 상태 A/D 변환기는 차동 증폭기들의 제 2 세트와 보간 랫치들의 합으로써 가능하다.
본 발명에 따른 재편성 가능한 A/D 변환기는 판독 채널 회로(read channel circuit) 내의 사용에 이상적으로 적합하다. 상기 A/D 변환기(10)의 제 1 동작 모드는 상기 사용자 데이터 모드동안 사용되고, 상기 제 2 동작 모드는 상기 서보 모드동안 사용된다. 도 6은 본 발명에 따른 재편성 가능한 플래시 A/D 변환기(reconfigurable flash A/D converter)를 활용하는 판독 채널 장치의 개략적 블록도이다. 상기 판독 채널 장치(100)는 일반적으로 표시되었다. 도시되지 않은 제 1 모터는 자기 디스크들(magnetic disks; 114)을 회전시킨다. 도시되지 않은 제 2 모터는 판독 헤드들(read heads; 116)을 상기 디스크들(114)에 대해 방사 방향으로 이동시킨다. 상기 사용자 데이터 신호를 복조하는 신호 경로(signal path)는 저 잡음 전치증폭기(Low Noise Preamp(LNP); 109)와, 가변 이득 증폭기(Variable Gain Amplifier(VGA); 102)와, 저역 필터(low-pass filter; 104)와, 동조기(equalizer; 111)와, 재편성 가능한 A/D 변환기(10)와, 시퀀스 디텍터(sequence detector; 112)로 구성된다.
상기 서보 데어터 신호를 복조하는 신호 경로는, 상기 A/D 변환기까지는 상기 사용자 데이터를 위한 상기 경로와 동일하다. 그러나 상기 A/D 변환기의 상기 출력은 상기 시퀀스 디텍터(112)를 통과하는 대신, 도시된 바와 같이 디지틀 서보 복조기(digital servo demodulator; 117)로 제공된다.
명령어는 상기 판독 헤드에 의해 검출될 신호가 사용자 신호인지 서보 신호인지(즉, 상기 판독 채널 회로가 상기 사용자 데이터 모드내에 있는지 서보 데이터 모드내에 있는지)를 표시한다. 이와 같이, 상기 채널 프로세서 회로는 상기 서보 모드와 상기 판독 데이터 모드간의 교환으로써 위치정보(positioning information)를 지속적으로 갱신(update)한다. 특별한 판독 채널 장치에 있어서, 접근 및 전송 속도(access and transfer rate)는 상기 사용자 모드에서는 약 250[MHz]이고, 상기 서보 모드에서는 약 80[MHz]이다. 더구나, 상기 A/D 변환기의 해상도(resolution)는 상기 사용자 모드동안에는 6 비트이고, 상기 서보 모드동안에는 7 비트이다. 비록 데이터 전송 속도(data rate)와 출력 단어의 해상도가 상이함에도 불구하고, 상기 재편성 가능한 A/D 변환기는 양 동작 모드 모두에서 사용될 수 있다.
상기 서보 모드동안의 상기 A/D 변환기의 범위내의 상기 제 2 레벨 부호화는 상기 판독 모드 부호화의 그 것과 유사하다. 다시 말해서, 상기 서보 데이터가 판독된 후에, 상기 A/D 변환기(10)는 상기 판독 모드동안 발생되는 방식과 유사하게, N 비트 단어를 발생시킨다. 그러나, 상기 서보 모드동안의 상기 데이터 전송 속도는 비교적 느리므로, 상기 A/D 변환기(10)는 N+1-비트 단어를 형성하는 여분의 LSB를 발생시키기위해, 동일한 시간 슬롯(time slot)내에서 상기 제 2 레벨 부호화를 수행한다.
상기 A/D 변환기에서, 상기 서보 모드는 확장 판독 모드(enhanced read mode)로 기술될 수 있다. 상기는 상기 판독 모드에서 발생하는 모든 것들은 또한 상기 서보 모드에서도 발생한다는 의미이다. 나아가, 상기 보간 랫치들(13)은 전력 상승되고, 상기 A/D 클록킹은 상기 보간 랫치들(13)과 상기 2 레벨 부호화의 동작을 촉진하도록 내부적으로 변형된다.
양호한 실시예에서, 상기 A/D 변환기의 상기 해상도는 상기 사용자 데이터 모드에서는 N = 6 비트이고, 상기 서보 데이터 모드에서는 N+1 = 7 비트이다. 보간 랫치(13)는 상기 64개의 비교기들 각각의 출력들 사이에 연결된다. 종래 기술에 의한 A/D 변환기에서는, 상기 해상도의 여분의 비트를 생산하도록, 64개의 비교기들이 추가로 필요했었다. 따라서 그 총량은 128이었다(즉, 27= 128).
상기 양호한 실시예에서 상기 서보 모드동안 상기 명령 신호가 상기 사용자 데이터 모드로부터 상기 서보 모드로 절환될 때, 상기 보간 랫치들(13)은 인에이블되고, 상기 온도계 코드의 길이는 이제 128이 될 것이며, 이들은 후술하는 단일한 (64개의 입력/6개의 출력) 인코더에 의해 부호화 될 것이다. 먼저, 보통 상기 사용자 모드에서 하는 것처럼, 상기 인코더는 상기 64개의 온도계 비트들을 부호화하고, 결과로서의 6 비트들은 6 비트 저항내에서 랫치된다. 다음, 상기 2개의 입력 멀티플렉서(27)는 상기 보간 랫치들(13)의 상기 출력들이 상기 인코더(24)에 연결되도록 상기 인코더(24) 스위치들의 상기 입력에 제공되고, 제 2의 6 비트 단어가 발생된다. 상술한 바와 같이, 상기 최종적인 7 비트 단어는 상기 두 개의 6 비트 단어들로부터 발생된다. 상기 계열화된 2 패스 부호화를 성취하기 위해, 상기 인코더(24)는 상기 사용자 모드의 속도의 1/2을 초과하지 않게 동작되어야 한다. 상기 양호한 실시예에서, 상기 A/D 변환기는 상기 사용자 모드에서 250[MHz]로 동작하므로, 상기 인코더의 속도는 상기 서보 동작 모드가 125[MHz]에 이를 때까지 관심을 나타내지 않는다. 보통 상기 서보 모드 속도는 80[MHz]이므로, 상기 인코더(24)는 상기 온도계 코드의 부호화에 할당되는 동일한 시간 슬롯내에서 두 개의 패스들을 만들 수 있다. 이는 상기와 동일한 6 비트 인코더가 특별한 시간 슬롯동안 재사용된다는 것이다.
본 발명을 이용함으로써, 상기 사용자와 서보 데이터 프로세싱은 단순화되며, 현재 통용되는 상이한 해상도를 가지는 2개의 분리된 A/D 변환기들에 비해 설계 및 배치에 저렴한 비용이 든다.
상기에는 본 발명의 주요부들이 기술되었으나, 상기 기술 분야에서 숙련된 자들이라면, 상기 기술은 단지 예로서 주어진 것에 불과하고, 본 발명의 범위를 한정하는 것이 아니라는 것을 이해해야 한다. 따라서, 후술하는 특허청구범위는 본 발명의 진정한 정신과 범위에 속하는 본 발명의 모든 변경물도 포괄하도록 의도되었다.

Claims (31)

  1. 입력 신호를 샘플링하는 A/D 변환기를 갖는 집적 회로에 있어서,
    상기 A/D 변환기는 출력과,
    복수의 기준 신호들을 발생시키는 기준 수단과,
    상기 입력 신호를 상기 기준 신호들과 비교하고, 상기 입력 신호와 상기 기준 신호들 사이의 차이에 대응하는 디지틀 신호들의 세트를 발생시키는 비교 수단과,
    상기 디지틀 신호의 세트를 수신하며, 소정의 제 1 시간 주기동안 상기 디지틀 신호들의 제 1 서브 세트를 출력하고, 소정의 제 2 시간 주기동안 상기 디지틀 신호들의 제 2 서브 세트를 출력하는 멀티플렉서 수단과,
    상기 소정의 제 1 시간 주기동안 상기 멀티플렉서 수단의 출력들을 제 1 N-비트 디지틀 신호로 부호화하고, 상기 소정의 제 2 시간 주기동안 상기 멀티플렉서 수단의 출력들을 제 2 N-비트 디지틀 신호로 부호화하는 부호화 수단과,
    단일한 N+1-비트 디지틀 신호를 형성하도록 상기 제 1 N-비트 디지틀 신호와 상기 제 2 N-비트 디지틀 신호를 결합하고, 상기 단일한 N+1-비트 디지틀 신호를 상기 A/D 변환기의 상기 출력에 공급하는 결합 수단을 포함하는 집적 회로.
  2. 제 1 항에 있어서, 상기 A/D 변환기는 상기 A/D 변환기의 출력이 N 비트 출력이 되는 제 1 모드와, 상기 A/D 변환기의 출력이 N+1-비트 출력이 되는 제 2 모드 사이에서 재편성 가능한 집적 회로.
  3. 제 1 항에 있어서, 상기 결합 수단이 상기 제 1 N-비트 디지틀 출력이 상기 A/D 변환기의 출력에 제공되는 제 1 상태와, 상기 단일한 N+1-비트 디지틀 신호가 상기 A/D 변환기의 출력에 제공되는 제 2 상태 사이에서 절환 가능한 집적 회로.
  4. 제 1 항에 있어서, 상기 결합 수단이, 상기 부호화 수단에 의해 부호화된 상기 제 2 N-비트 신호들을 임시로 저장하는, 상기 부호화 수단에 연결된 제 1 임시 저장 수단과,
    상기 제 1 N-비트 신호들의 LSB를 임시로 저장하는, 상기 부호화 수단에 연결된 제 2 임시 저장 수단과,
    상기 제 2 N-비트 신호의 상기 LSB와, 상기 제 2 임시 저장 수단에 의해 저장되는 상기 LSB와의 동일 또는 상이 여부를 결정하는, 상기 부호화 수단과 상기 제 2 임시 저장 수단에 연결된 결정 수단을 포함하는 집적 회로.
  5. 제 4 항에 있어서, 상기 제 1 임시 저장 수단이 복수의 플립플롭들을 포함하는 집적 회로.
  6. 제 5 항에 있어서, 상기 제 2 임시 저장 수단이 플립플롭을 포함하는 집적 회로.
  7. 제 6 항에 있어서, 상기 결정 수단이 배타적 논리합 게이트(EXCLUSIVE-OR gate)를 포함하는 집적 회로.
  8. 매체 표면상의 트랙들에 기록되는 데이터를 갖는 자기 데이터 저장 장치내의 판독 채널 장치에 있어서,
    상기 트랙들로부터의 정보 데이터와 위치 데이터 모두를 판독하고 상기 정보 데이터나 상기 위치 데이터에 대응하는 전압을 갖는 입력 신호를 발생시키는 트랜스듀서와, A/D 변환기를 포함하되,
    상기 A/D 변환기는 상기 트랙들로부터의 상기 정보 데이터나 상기 위치 데이터의 판독을 선택하는 상기 트랜스듀서의 위치를 제어하는 명령 신호를 발생시키는 제어 수단과,
    복수의 기준 신호들을 발생시키는 기준 수단과,
    상기 입력 신호를 상기 기준 신호들과 비교하고, 상기 입력 신호와 상기 기준 신호들 사이의 차이에 대응하는 디지틀 신호들의 세트를 발생시키는 비교 수단과,
    상기 디지틀 신호들의 세트를 수신하고, 소정의 제 1 시간 주기동안 상기 디지틀 신호들의 제 1 서브세트를 출력하며, 소정의 제 2 시간 주기동안 상기 디지틀 신호들의 세트의 제 2 서브세트를 출력하는 멀티플렉서 수단과,
    상기 소정의 제 1 시간 주기동안 상기 멀티플렉서 수단의 출력들을 제 1 N-비트 디지틀 신호로 부호화하고, 상기 소정의 제 2 시간 주기동안 상기 멀티플렉서 수단의 출력들을 제 2 N-비트 디지틀 신호로 부호화하는 부호화 수단과,
    단일한 N+1-비트 디지틀 신호를 형성하도록 상기 제 1 N-비트 디지틀 신호와 상기 제 2 N-비트 디지틀 신호를 결합하고, 상기 A/D 변환기의 출력에 상기 단일한 N+1-비트 디지틀 신호를 제공하는 결합 수단을 포함하며,
    상기 단일한 N+1-비트 디지틀 신호가 상기 A/D 변환기로부터 출력될 때, 상기 위치 데이터를 판독하는 판독 채널 장치.
  9. 제 8 항에 있어서, 상기 A/D 변환기는 상기 A/D 변환기의 출력이 N 비트 출력인 제 1 모드와, 상기 A/D 변환기의 출력이 N+1-비트 출력인 제 2 모드 사이에서 재편성 가능한 판독 채널 장치.
  10. 제 8 항에 있어서, 상기 결합 수단은 상기 제 1 N-비트 디지틀 출력이 상기 A/D 변환기의 출력에 제공되는 제 1 상태와, 상기 단일한 N+1-비트 디지틀 신호가 상기 A/D 변환기의 출력에 제공되는 제 2 상태 사이에서 절환 가능한 판독 채널 장치.
  11. 제 8 항에 있어서, 상기 결합 수단은,
    상기 부호화 수단에 의해 부호화되는 제 2 N-비트 신호들을 임시로 저장하는, 상기 부호화 수단에 연결된 제 1 임시 저장 수단과,
    상기 제 1 N-비트 신호의 LSB를 임시로 저장하는, 상기 부호화 수단에 연결된 제 2 임시 저장 수단과,
    상기 제 2 N-비트 신호와, 상기 제 2 임시 저장 수단에 의해 저장되는 상기 LSB와의 동일 또는 상이 여부를 결정하는, 상기 부호화 수단과 상기 제 2 임시 저장 수단에 연결된 결정 수단을 포함하는 판독 채널 장치.
  12. 제 11 항에 있어서, 상기 제 1 임시 저장 수단은 복수의 플립플롭들을 포함하는 판독 채널 장치.
  13. 제 12 항에 있어서, 상기 제 2 임시 저장 수단은 플립플롭을 포함하는 판독 채널 장치.
  14. 제 13 항에 있어서, 상기 결정 수단은 배타적 논리합 게이트(EXCLUSIVE-OR gate)를 포함하는 판독 채널 장치.
  15. 제 1 동작 상태와 제 2 동작 상태 사이에서 편성할 수 있는 재편성 가능한 회로를 갖는 아날로그-디지틀(A/D) 변환기를 이용하여, 아날로그 신호를 디지틀 신호로 변환하는 방법에 있어서, 상기 변환 방법은,
    a) 아날로그 신호를 수신하는 단계와,
    b) 기준 신호들의 세트를 발생시키는 단계와,
    c) 아날로그 신호를 상기 기준 신호들과 비교하는 단계와,
    d) 상기 아날로그 신호와 상기 기준 신호들 사이의 차이에 대응하는 디지틀 신호들의 세트를 형성하는 단계와,
    e) 소정의 제 1 시간 주기동안 상기 디지틀 신호들의 세트의 제 1 서브세트를 형성 및 출력하는 단계와,
    f) 소정의 제 2 시간 주기동안 상기 디지틀 신호들의 세트의 제 2 서브세트를 형성 및 출력하는 단계와,
    g) 상기 소정의 제 1 시간 주기동안 상기 제 1 서브세트를 제 1 N-비트 디지틀 신호로 부호화하는 단계와,
    h) 상기 소정의 제 2 시간 주기도안 상기 제 2 서브세트를 제 2 N-비트 디지틀 신호로 부호화하는 단계와,
    i) 단일한 N+1-비트 디지틀 신호를 형성하도록 상기 제 1 N-비트 디지틀 신호와 상기 제 2 N-비트 디지틀 신호를 결합하고, 상기 단일한 N+1-비트 디지틀 신호를 상기 A/D 변환기의 출력에 제공하는 단계를 포함하는 변환 방법.
  16. 입력 신호를 샘플링하는 A/D 변환기에 있어서,
    상기 A/D 변환기는 출력과,
    복수의 기준 신호들을 발생시키는 기준 수단과,
    상기 입력 신호와 상기 기준 신호들을 비교하고, 상기 입력 신호와 상기 기준 신호들 사이의 차이에 대응하는 디지틀 신호들의 세트를 발생시키는 비교 수단과,
    상기 디지틀 신호들의 세트를 수신하고, 소정의 제 1 시간 주기동안 상기 디지틀 신호들의 제 1 서브세트를 출력하며, 소정의 제 2 시간 주기동안 상기 디지틀 신호들의 제 2 서브세트를 출력하는 멀티플렉서 수단과,
    상기 소정의 제 1 시간 주기동안 상기 멀티플렉서 수단의 출력들을 제 1 N-비트 디지틀 신호로 부호화하고, 상기 소정의 제 2 시간 주기동안 상기 상기 멀티플렉서 수단의 출력들을 제 2 N-비트 디지틀 신호로 부호화하는 부호화 수단과,
    단일한 N+1-비트 디지틀 신호를 형성하도록 상기 제 1 N-비트 디지틀 신호와 상기 제 2 N-비트 디지틀 신호를 결합하고, 상기 A/D 변환기의 출력에 상기 단일한 N+1-비트 디지틀 신호를 제공하는 결합 수단을 포함하는 A/D 변환기.
  17. 입력 신호를 샘플링하도록 A/D 변환기를 갖는 집적 회로에 있어서, 상기 A/D 변환기는 출력과,
    복수의 기준 신호들을 발생시키는 기준 신호 소스와,
    상기 입력 신호를 상기 기준 신호들과 비교하고, 상기 입력 신호와 상기 기준 신호들 사이의 차이에 대응하는 디지틀 신호들의 세트를 발생시키는 비교기와,
    상기 디지틀 신호들의 세트를 수신하고, 소정의 제 1 시간 주기동안 상기 디지틀 신호들의 제 1 서브세트를 출력하며, 소정의 제 2 시간 주기동안 상기 디지틀 신호들의 세트의 제 2 서브세트를 출력하는 멀티플렉서와,
    상기 소정의 제 1 시간 주기동안 상기 멀티플렉서의 출력들을 제 1 N-비트 디지틀 신호로 부호화하고, 상기 소정의 제 2 시간 주기동안 상기 멀티플렉서의 출력들을 제 2 N-비트 디지틀 신호로 부호화하는 인코더와,
    단일한 N+1-비트 디지틀 신호를 형성하도록 상기 제 1 N-비트 디지틀 신호와 상기 제 2 N-비트 디지틀 신호를 결합하고, 상기 단일한 N+1-비트 디지틀 신호를 상기 A/D 변환기의 출력에 제공하는 결합기를 포함하는 집적 회로.
  18. 제 17 항에 있어서, 상기 A/D 변환기가 상기 A/D 변환기의 출력이 N 비트 출력이 되는 제 1 모드와, 상기 A/D 변환기의 출력이 N+1-비트 출력이 되는 제 2 모드 사이에서 재편성 가능한 집적 회로.
  19. 제 17 항에 있어서, 상기 결합기가,
    상기 제 1 N-비트 디지틀 출력이 상기 A/D 변환기의 출력에 제공되는 제 1 상태와 상기 단일한 N+1-비트 디지틀 신호가 상기 A/D 변환기의 출력에 제공되는 제 2 상태 사이에서 절환 가능한 집적 회로.
  20. 제 17 항에 있어서, 상기 결합기가,
    상기 인코더에 의해 부호화되는 상기 N 비트 신호들을 임시로 저장하는, 상기 인코더에 연결된 제 1 메모리와,
    상기 제 1 N-비트 신호의 LSB를 임시로 저장하는, 상기 인코더에 연결된 제 2 메모리와,
    상기 제 2 N-비트 신호의 상기 LSB와 상기 제 2 메모리에 의해 저장되는 상기 LSB와의 동일 또는 상이 여부를 결정하는, 상기 인코더와 상기 제 2 메모리에 연결된 결정 장치를 포함하는 집적 회로.
  21. 제 20 항에 있어서, 상기 제 1 메모리가 복수의 플립플롭들을 포함하는 집적 회로.
  22. 제 21 항에 있어서, 상기 제 2 메모리가 플립플롭을 포함하는 집적 회로.
  23. 제 22 항에 있어서, 상기 결정 장치가 배타적 논리합 게이트(EXCLUSIVE-OR gate)를 포함하는 집적 회로.
  24. 매체 표면상의 트랙들에 기록되는 데이터를 갖는 자기 데이터 저장 장치내의 판독 채널 장치에 있어서,
    상기 트랙들로부터의 정보 데이터와 위치 데이터 모두를 판독하고 상기 정보 데이터나 상기 위치 데이터에 대응하는 전압을 갖는 입력 신호를 발생시키는 트랜스듀서와, A/D 변환기를 포함하되,
    상기 A/D 변환기는 상기 트랙들로부터의 상기 정보 데이터나 상기 위치 데이터의 판독을 선택하는 상기 트랜스듀서의 위치를 제어하는 명령 신호를 발생시키는 제어기와,
    복수의 기준 신호들을 발생시키는 기준 신호 소스와,
    상기 입력 신호를 상기 기준 신호들과 비교하고, 상기 입력 신호와 상기 기준 신호들 사이의 차이에 대응하는 디지틀 신호들의 세트를 발생시키는 비교기와,
    상기 디지틀 신호들의 세트를 수신하고, 소정의 제 1 시간 주기동안 상기 디지틀 신호들의 제 1 서브세트를 출력하며, 소정의 제 2 시간 주기동안 상기 디지틀 신호들의 세트의 제 2 서브세트를 출력하는 멀티플렉서와,
    상기 소정의 제 1 시간 주기동안 상기 멀티플렉서의 출력들을 제 1 N-비트 디지틀 신호로 부호화하고, 상기 소정의 제 2 시간 주기동안 상기 상기 멀티플렉서의 출력들을 제 2 N-비트 디지틀 신호로 부호화하는 인코더와,
    단일한 N+1-비트 디지틀 신호를 형성하도록 상기 제 1 N-비트 디지틀 신호와 상기 제 2 N-비트 디지틀 신호를 결합하고, 상기 A/D 변환기의 출력에 상기 단일한 N+1-비트 디지틀 신호를 제공하는 결합기를 포함하되,
    상기 판독 채널 장치는 상기 단일한 N+1-비트 디지틀 신호가 상기 A/D 변환기로부터 출력될 때, 상기 위치 데이터를 판독하는 판독 채널 장치.
  25. 제 24 항에 있어서, 상기 A/D 변환기는 상기 A/D 변환기의 출력이 N 비트 출력이 되는 제 1 모드와 상기 A/D 변환기의 출력이 N+1 출력이 되는 제 2 모드 사이에서 재편성 가능한 판독 채널 장치.
  26. 제 24 항에 있어서, 상기 결합기는 상기 제 1 N-비트 디지틀 출력이 상기 A/D 변환기의 출력에 제공되는 제 1 상태와 상기 단일한 N+1-비트 디지틀 신호가 상기 A/D 변환기의 출력에 제공되는 제 2 상태 사이에서 절환 가능한 판독 채널 장치.
  27. 제 24 항에 있어서, 상기 결합기는,
    상기 인코더에 의해 부호화되는 상기 제 2-N 비트 신호들을 임시로 저장하는, 상기 인코더에 연결된 제 1 메모리와,
    상기 제 1 N-비트 신호의 LSB를 임시로 저장하는, 상기 인코더에 연결된 제 2 메모리와,
    상기 제 2 N-비트 신호의 상기 LSB와 상기 제 2 메모리에 의해 저장되는 상기 LSB와의 동일 또는 상이 여부를 결정하는, 상기 인코더와 상기 제 2 메모리에 연결된 결정 장치를 포함하는 판독 채널 장치.
  28. 제 24 항에 있어서, 상기 제 1 메모리는 복수의 플립플롭들을 포함하는 판독 채널 장치.
  29. 제 28 항에 있어서, 상기 제 2 메모리는 플립플롭을 포함하는 판독 채널 장치.
  30. 제 29 항에 있어서, 상기 결정 장치는 배타적 논리합 게이트(EXCLUSIVE-OR gate)를 포함하는 판독 채널 장치.
  31. 입력 신호를 샘플링하도록 A/D 변환기를 갖는 집적 회로에 있어서, 상기 A/D 변환기는 출력과,
    복수의 기준 신호들을 발생시키는 기준 신호 소스와,
    상기 입력 신호를 상기 기준 신호들과 비교하고, 상기 입력 신호와 상기 기준 신호들 사이의 차이에 대응하는 디지틀 신호들의 세트를 발생시키는 비교기와,
    상기 디지틀 신호들의 세트를 수신하고, 소정의 제 1 시간 주기동안 상기 디지틀 신호들의 제 1 서브세트를 출력하며, 소정의 제 2 시간 주기동안 상기 디지틀 신호들의 세트의 제 2 서브세트를 출력하는 멀티플렉서와,
    상기 소정의 제 1 시간 주기동안 상기 멀티플렉서의 출력들을 제 1 N-비트 디지틀 신호로 부호화하고, 상기 소정의 제 2 시간 주기동안 상기 멀티플렉서의 출력들을 제 2 N-비트 디지틀 신호로 부호화하는 인코더와,
    단일한 N+R-비트 디지틀 신호를 형성하도록 상기 제 1 N-비트 디지틀 신호와 상기 제 2 N-비트 디지틀 신호를 결합하고, 상기 단일한 N+R-비트 디지틀 신호를 상기 A/D 변환기의 출력에 제공하는 결합기를 포함하는 집적 회로.
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