JP2007208423A - アナログデジタル変換器 - Google Patents

Abstract

【課題】アナログデジタル変換器の回路規模を削減する。
【解決手段】ＡＤ変換器１００は、抵抗群１１６と、比較器群１１８と、エンコーダ１２１と、出力部９８とを備える。出力部９８は、補正回路１２４を含む。補正回路１２４は、インバータ１２６で構成される。エンコーダ１２１は、ＡＤ変換器１００が入力されたアナログ信号Ｖｉｎを４ビットのバイナリコードに変換する場合と、ＡＤ変換器１００が入力されたアナログ信号Ｖｉｎを２ビットのバイナリコードに変換する場合とにおいて共用される。補正回路１２４は、ＡＤ変換器１００が入力されたアナログ信号Ｖｉｎを２ビットのバイナリコードに変換すべき場合に、エンコーダ１２１の出力を補正する。
【選択図】図２

Description

本発明は、アナログデジタル変換器に関し、特に、入力されたアナログ信号を並列に設けられた複数の比較器によりリファレンス電圧と比較するアナログデジタル変換器に関する。

入力されたアナログ信号をデジタル信号に変換するための回路の例として、パイプライン型ＡＤコンバータがある（例えば、特許文献１参照）。パイプライン型ＡＤコンバータは、低ビットのサブＡＤコンバータを複数段接続して構成される。入力されたアナログ信号は、それぞれのサブＡＤコンバータにより段階的にＡＤ変換される。サブＡＤコンバータは、複数の比較器を備えており、入力されたアナログ信号を参照電圧と比較することにより、アナログ信号をデジタル信号に変換する。
特開平９−２７５３４２号公報

入力されたアナログ信号を参照電圧と比較して得られるデジタル信号は、エンコーダによりバイナリコードに変換される。エンコーダの構成は、生成すべきバイナリコードのビット数に応じて定められる。つまり、生成すべきバイナリコードのビット数が異なれば、エンコーダの構成も異なる。したがって、たとえば異なった２つのビット数のバイナリコードを生成する場合に入力されたアナログ信号を参照電圧と比較する回路を共有しても、エンコーダは、２つ用意する必要がある。このことは、アナログデジタル変換器の回路規模の削減を妨げる。

本発明はこうした状況を認識してなされたものであり、その目的は、アナログデジタル変換器の回路規模を削減することにある。

上記課題を解決するために、本発明のある態様のアナログデジタル変換器は、入力されたアナログ信号を所定のビット数のデジタル値に変換するアナログデジタル変換器であって、入力されたアナログ信号を所定のリファレンス電圧と比較する複数の比較器と、複数の比較器の出力をデジタル値に変換するエンコーダと、アナログデジタル変換器が使用される状況により、必要に応じてエンコーダの出力を補正する補正回路とを備える。

「使用される状況」とは、たとえば、アナログデジタル変換器が生成すべきデジタル値のビット数または比較器への信号の入力の仕様などにより定まる。この態様によると、補正回路を設けたことで、アナログデジタル変換器が使用される状況が異なってもエンコーダを共有することができるので、アナログデジタル変換器の回路規模を削減できる。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力されたアナログ信号を第１のビット数のデジタル値に変換するアナログデジタル変換器であって、第１のビット数により定められた数の比較器を並列に並べて構成され、入力されたアナログ信号を所定のリファレンス電圧と比較する比較器群と、比較器群の出力を第１のビット数のデジタル値に変換するエンコーダと、エンコーダにより変換されたデジタル値を出力する出力部とを備える。出力部は、アナログデジタル変換器が入力されたアナログ信号を第１のビット数よりも少ない第２のビット数のデジタル値に変換すべき場合に、エンコーダにより変換されたデジタル値をアナログデジタル変換器が生成すべき第２のビット数のデジタル値に補正して出力する。

この態様によると、出力部がエンコーダにより変換されたデジタル値を補正する機能を有するので、第１のビット数のデジタル値への変換および第２のビット数のデジタル値への変換において、エンコーダを共有できる。これにより、アナログデジタル変換器の回路規模を削減できる。

第１のビット数は４であり、第２のビット数は２であり、出力部は、エンコーダにより変換されたデジタル値のうちの下位から２ビット目の値を反転させるインバータを含んでもよい。インバータの出力と、エンコーダにより変換されたデジタル値のうちの最下位のビットの値とを、アナログデジタル変換器が生成すべき第２のビット数のデジタル値として出力してもよい。この場合、アナログデジタル変換器が生成すべき第２のビット数のデジタル値に補正するための構成をインバータ１つにて実現できるので、アナログデジタル変換器の回路規模を削減できる。

本発明のさらに別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力されたアナログ信号を所定のリファレンス電圧と比較する複数の比較器と、複数の比較器のそれぞれに第１の仕様にて入力されたアナログ信号および所定のリファレンス電圧を入力した場合に対応して構成され、複数の比較器の出力をデジタル値に変換するエンコーダと、複数の比較器のそれぞれに第１の仕様と異なった第２の仕様にて入力されたアナログ信号および所定のリファレンス電圧を入力した場合に、エンコーダにより変換されたデジタル値を補正する補正回路とを備える。

この態様によると、補正回路を設けたことで、複数の比較器のそれぞれに対するアナログ信号およびリファレンス電圧の入力の仕様が異なる場合にエンコーダを共有することができるので、アナログデジタル変換器の回路規模を削減できる。

第１の仕様にて入力されたアナログ信号および所定のリファレンス電圧を入力した場合と、第２の仕様にて入力されたアナログ信号および所定のリファレンス電圧を入力した場合とにおいては、複数の比較器のそれぞれにおける出力のレベルの大小関係が反転してもよい。補正回路は、エンコーダにより変換されたデジタル値を反転させるインバータを含んでもよい。この場合、補正回路を簡易な構成で実現できるので、アナログデジタル変換器の回路規模を削減できる。

本発明によれば、アナログデジタル変換器の回路規模を削減することができる。

実施の形態は、入力されたアナログ信号をリファレンス電圧と比較してデジタル値に変換するアナログデジタル変換器（以下、「ＡＤ変換器」という。）に関する。このＡＤ変換器は、入力されたアナログ信号を第１のビット数のデジタル値に変換する構成を基本とする。そして、ＡＤ変換器が入力されたアナログ信号を第１のビット数よりも少ない第２のビット数のデジタル値に変換すべき場合に、リファレンス電圧との比較の結果としてエンコーダから得られた第１のビット数のデジタル値は、ＡＤ変換器が生成すべき第２のビット数のデジタル値に補正される。これにより、ＡＤ変換器が入力されたアナログ信号を第１のビット数のデジタル値に変換すべき場合と、ＡＤ変換器が入力されたアナログ信号を第２のビット数のデジタル値に変換すべき場合とにおいて、エンコーダを共有することが可能となる。したがって、上記の２つの場合のそれぞれのために、別々のエンコーダを設ける場合と比較して、ＡＤ変換器の回路規模を削減できる。

（第１の実施の形態）
図１は、第１の実施の形態にかかるＡＤ変換器１００の概略構成を示す。ＡＤ変換器１００は、入力されたアナログ信号をｎビットのバイナリコードに変換することを前提として構成される。ＡＤ変換器１００の概略構成は、比較器群１１８と、エンコーダ１２１と、出力部９８とを備える。出力部９８は、補正回路１２４を含む。

比較器群１１８は、並列に並べられた複数の比較器を有して構成される。比較器群１１８は、入力されたアナログ信号をリファレンス電圧と比較して、比較結果をエンコーダ１２１に出力する。エンコーダ１２１は、比較器群１１８における比較結果をｎビットのバイナリコードに変換する。エンコーダ１２１は、たとえば、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）にて構成される。エンコーダ１２１から出力されるｎビットのバイナリコードは、スイッチＳＷ９１あるいはスイッチＳＷ９２を介して出力部９８に出力される。スイッチＳＷ９１およびスイッチＳＷ９２は、排他的にオンオフされる。

スイッチＳＷ９１は、ＡＤ変換器１００が入力されたアナログ信号Ｖｉｎをｎビットのバイナリコードに変換すべき場合にオンする。スイッチＳＷ９２は、ＡＤ変換器１００が入力されたアナログ信号Ｖｉｎをｍビット（ｍは、ｍ＜ｎを満たす。）のバイナリコードに変換すべき場合にオンする。スイッチＳＷ９２は、エンコーダ１２１から出力されるｎビットのバイナリコードのうちの補正回路１２４において使用すべき部分だけを補正回路１２４に入力するようにしてもよい。

出力部９８はスイッチＳＷ９１を介して入力されたｎビットのバイナリコードをそのまま出力する。一方、出力部９８は、ＳＷ９２を介して入力されたバイナリコードを、補正回路１２４においてＡＤ変換器１００が生成すべきｍビットのバイナリコードに補正して出力する。以下、ｎ＝４、ｍ＝２として説明する。

図２は、図１のＡＤ変換器１００の全体構成を示す。図２に示されるＡＤ変換器１００は、全並列比較、すなわちフラッシュ方式である。図２において、図１と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。図２において、アナログ信号Ｖｉｎおよびリファレンス電圧は、差動入力の一方のみを示し、他方の図示は省略している。

ＡＤ変換器１００は、抵抗群１１６と、比較器群１１８と、エンコーダ１２１と、出力部９８とを備える。抵抗群１１６は、高電位側基電圧ＶＲＴの端子と、低電位側基準電圧ＶＲＢの端子との間に直列に接続された１４個の抵抗Ｒ１〜Ｒ１４にて構成される。比較器群１１８は、並列に並べられた１５個の比較器Ｃｍｐ１〜Ｃｍｐ１５にて構成される。出力部９８は、補正回路１２４を含む。補正回路１２４は、インバータ１２６で構成される。

抵抗Ｒ１〜Ｒ１４の低電位側のノードをノードＮ１〜Ｎ１４とする。抵抗Ｒ１４の高電位側のノードをノードＮ１５とする。ノードＮ１〜Ｎ１５の電位ＶＲ（１）〜ＶＲ（１５）は、比較器Ｃｍｐ１〜Ｃｍｐ１５のリファレンス電圧となる。抵抗Ｒ１〜Ｒ１４のそれぞれは、同じ抵抗値を有する。したがって、リファレンス電圧ＶＲ（１）〜ＶＲ（１５）は、等しい電位の間隔を有する１５個のリファレンス電圧である。

比較器Ｃｍｐ１〜Ｃｍｐ１５の非反転入力端子には、アナログ信号Ｖｉｎが入力される。比較器Ｃｍｐ１〜Ｃｍｐ１５のそれぞれの反転入力端子には、ノードＮ１〜Ｎ１５の電位であるリファレンス電圧ＶＲ（１）〜ＶＲ（１５）が入力される。したがって、比較器Ｃｍｐ１〜Ｃｍｐ１５の出力信号Ｖｃｍｐ１〜Ｖｃｍｐ１５のそれぞれは、アナログ信号Ｖｉｎがリファレンス電圧ＶＲ（１）〜ＶＲ（１５）のそれぞれよりも大きい場合にはハイレベルとなる。逆に、比較器Ｃｍｐ１〜Ｃｍｐ１５の出力信号Ｖｃｍｐ１〜Ｖｃｍｐ１５のそれぞれは、アナログ信号Ｖｉｎがリファレンス電圧ＶＲ（１）〜ＶＲ（１５）のそれぞれよりも小さい場合にはローレベルとなる。

比較器Ｃｍｐ１〜Ｃｍｐ１５の出力Ｖｃｍｐ１〜Ｖｃｍｐ１５は、エンコーダ１２１に入力される。エンコーダ１２１は、入力された信号を４ビットのバイナリコード（Ｄ０３〜Ｄ００）に変換する。エンコーダ１２１から出力される４ビットのバイナリコード（Ｄ０３〜Ｄ００）は、スイッチＳＷ８１〜ＳＷ８４を介して出力部９８に出力される。あるいは、エンコーダ１２１から出力される４ビットのバイナリコード（Ｄ０３〜Ｄ００）のうちの下位の２ビット（Ｄ０１〜Ｄ００）は、スイッチＳＷ８５およびＳＷ８６を介して出力部９８に出力される。

スイッチＳＷ８１〜ＳＷ８４は、図１のスイッチＳＷ９１に相当する。スイッチＳＷ８５およびスイッチＳＷ８６は、図１のスイッチＳＷ９２に相当する。ＡＤ変換器１００が入力されたアナログ信号Ｖｉｎを４ビットのバイナリコードに変換すべき場合、スイッチＳＷ８１〜ＳＷ８４がオンされ、ＳＷ８５およびスイッチＳＷ８６はオフされる。ＡＤ変換器１００が入力されたアナログ信号Ｖｉｎを２ビットのバイナリコードに変換すべき場合、ＳＷ８５およびスイッチＳＷ８６がオンされ、スイッチＳＷ８１〜ＳＷ８４はオフされる。

出力部９８は、スイッチＳＷ８１〜ＳＷ８４を介して入力される４ビットのバイナリコード（Ｄ０３〜Ｄ００）をそのまま出力する。一方、出力部９８は、スイッチＳＷ８５およびスイッチＳＷ８６を介して入力される下位２ビットのバイナリコード（Ｄ０１〜Ｄ００）を、補正回路１２４において補正したうえで出力する。図２の場合、補正回路１２４は、スイッチＳＷ８５に接続するインバータ１２６にて構成される。したがって、出力部９８は、スイッチＳＷ８５を介して入力されるバイナリコード（Ｄ０１）を反転して出力し、スイッチＳＷ８６を介して入力されるバイナリコード（Ｄ００）をそのまま出力する。

補正回路１２４における補正について説明する。図３は、図２のエンコーダ１２１から出力される４ビットのバイナリコード（Ｄ０３〜Ｄ００）と、図２のＡＤ変換器１００が２ビットのバイナリコードを生成すべき場合の当該２ビットのバイナリコード（Ｄ１〜Ｄ０）との対応関係を示す。図３において、最も下のＤ０３〜Ｄ００は、図２の比較器群１１８のうちの全ての比較器の出力がローレベルであった場合のエンコーダ１２１の出力である。下からｉ番目（２＜ｉ＜１５）のＤ０３〜Ｄ００は、図２の比較器群１１８のうちの比較器Ｖｃｍｐ１〜Ｖｃｍｐ（ｉ−１）の出力がハイレベルで、比較器Ｖｃｍｐｉ〜Ｖｃｍｐ１５の出力がローレベルであった場合のエンコーダ１２１の出力である。最も上のＤ０３〜Ｄ００は、図２の比較器群１１８のうちの全ての比較器の出力がハイレベルであった場合のエンコーダ１２１の出力である。

本実施の形態では、図２のＡＤ変換器１００が入力されたアナログ信号Ｖｉｎを２ビットのバイナリコードに変換すべき場合、図２の比較器群１１８のうちの比較器Ｖｃｍｐ５〜Ｖｃｍｐ１１を用いる。したがって、図３に示された１６通りある４ビットのバイナリコード（Ｄ０３〜Ｄ００）のうちの下から５番目〜１２番目までが図２の補正回路１２４における補正の対象となる。

図３を参照すると、エンコーダ１２１から出力される４ビットのバイナリコード（Ｄ０３〜Ｄ００）のうちのＤ００は、そのままＡＤ変換器１００が生成すべき２ビットのバイナリコード（Ｄ１〜Ｄ０）のうちのＤ０として出力してよいことが分かる。また、エンコーダ１２１から出力される４ビットのバイナリコード（Ｄ０３〜Ｄ００）のうちのＤ０１を反転すれば、ＡＤ変換器１００が生成すべき２ビットのバイナリコード（Ｄ１〜Ｄ０）のうちのＤ１を得られることが分かる。したがって、補正回路１２４は、図２に示されるように、エンコーダ１２１から出力されるＤ０１の経路上に設けられたインバータ１２６だけで構成できる。なお、図３に示されたＤ１〜Ｄ０のうちの上から２つおよび下から２つは、冗長レンジである。冗長レンジは、図２に示された構成が、たとえばパイプライン型のＡＤ変換器に含まれる場合に、上位ビットの変換結果を補正するために設けられる。そのような補正が不要な場合は、冗長レンジを設ける必要はない。

本実施の形態によれば、出力部９８に補正回路１２４を設けたことで、ＡＤ変換器１００が入力されたアナログ信号Ｖｉｎを４ビットのバイナリコードに変換すべき場合と、ＡＤ変換器１００が入力されたアナログ信号Ｖｉｎを２ビットのバイナリコードに変換すべき場合とにおいて、エンコーダ１２１を共有可能とした。また、補正回路１２４は、図２に示されるように、たとえばインバータ１２６だけで構成できる。したがって、上記の２つの場合のそれぞれのために別々のエンコーダを設ける場合と比較して、ＡＤ変換器１００の回路規模を削減できる。

本実施の形態の効果を明確にするために、異なった２種類のビット数のバイナリコードを生成するためにエンコーダを２つ設けたＡＤ変換器について簡単に説明する。図４は、比較例にかかるＡＤ変換器２００の概略構成を示す。ＡＤ変換器２００では、図１の構成と異なり、４ビットのバイナリコードを生成するための第１エンコーダ２２２と、２ビットのバイナリコードを生成するための第２エンコーダ２２３とがそれぞれ設けられている。一方、出力部９９には補正回路は設けられていない。第２エンコーダ２２３は、図１の補正回路１２４と比較して大きい回路規模を要する。図２の構成においては、補正回路１２４はインバータ１２６だけで構成できたのであるから、本実施の形態による回路規模の削減の効果は明白である。

（第２の実施の形態）
第２の実施の形態では、図２に示された第１の実施の形態の構成を、入力されたアナログ信号を複数回に分けて段階的にデジタル値に変換するＡＤ変換器に搭載した場合を説明する。図５は、第２の実施の形態にかかるＡＤ変換器１０１の構成を示す。図５において、図２と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。

ＡＤ変換器１０１は、第３スイッチＳＷ３と、第４スイッチＳＷ４と、第２ＡＤ変換回路２０と、第２ＤＡ変換回路２１と、第２減算回路２２と、第３増幅回路２３と、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第１増幅回路１１と、第１ＡＤ変換回路９２と、第１ＤＡ変換回路９３と、第１減算回路９４と、第２増幅回路１５と、タイミング制御回路１８と、増幅制御回路１９と、出力部９８とを備える。図２に示された構成のうちの抵抗群１１６、比較器群１１８およびエンコーダ１２１は、第２ＡＤ変換回路２０に含まれる。

ＡＤ変換器１０１において、アナログ信号Ｖｉｎは、第４スイッチＳＷ４を介して、第２ＡＤ変換回路２０に入力される。第２ＡＤ変換回路２０は、入力されたアナログ信号をリファレンス電圧と比較して、比較結果のデジタル値を第２ＤＡ変換回路２１に出力する。また、第２ＡＤ変換回路２０は、比較結果のデジタル値を４ビットのバイナリコードに変換して出力部９８に出力する。第２ＤＡ変換回路２１は、第２ＡＤ変換回路２０から出力されたデジタル値をアナログ信号に変換する。

第２減算回路２２は、アナログ信号Ｖｉｎから、第２ＤＡ変換回路２１の出力を減算する。第３増幅回路２３は、第２減算回路２２の出力を増幅する。第３増幅回路２３の出力は、第１スイッチＳＷ１を介して第１増幅回路１１および第１ＡＤ変換回路９２に出力される。第３増幅回路２３の増幅率は２倍である。なお、第２減算回路２２および第３増幅回路２３の代わりに、減算機能を備えた増幅回路である第２減算増幅回路２４を用いてもよい。また、第２減算回路２２の前段にサンプルホールド回路を挿入してもよい。図５の例は、第２減算増幅回路２４への入力タイミングを調整して減算している。

第１ＡＤ変換回路９２は、入力されたアナログ信号をリファレンス電圧と比較して、比較結果のデジタル値を第１ＤＡ変換回路９３に出力する。また、第１ＡＤ変換回路９２は、比較結果のデジタル値を２ビットのバイナリコードに変換して、出力部９８に出力する。第１ＤＡ変換回路９３は、第１ＡＤ変換回路９２から出力されたデジタル値をアナログ信号に変換する。ここで、第１ＤＡ変換回路９３から出力されたアナログ値は、第１増幅回路１１の増幅率に対応して、２倍に増幅されている。

第１増幅回路１１は、入力されたアナログ信号をサンプリングして保持し、２倍に増幅して第１減算回路９４に出力する。第１減算回路９４は、第１増幅回路１１が出力するアナログ値から、第１ＤＡ変換回路９３から出力されたアナログ値を減算する。第２増幅回路１５は、第１減算回路９４の出力を増幅する。第２増幅回路１５の増幅率は、増幅制御回路１９が出力する増幅制御信号Ｖｃｎｔにより制御される。第２増幅回路１５の出力は、第２スイッチＳＷ２を介して第１増幅回路１１および第１ＡＤ変換回路９２にフィードバックされる。あるいは、第２増幅回路１５の出力は、第３スイッチＳＷ３を介して第２ＡＤ変換回路２０にフィードバックされる。なお、第１減算回路９４および第２増幅回路１５の代わりに、減算機能を備えた増幅回路である第１減算増幅回路９６を用いてもよい。

増幅制御回路１９は、第２増幅回路１５が出力を第１ＡＤ変換回路９２にフィードバック入力する場合、第２増幅回路１５の増幅率を２倍とするように制御する。一方、増幅制御回路１９は、第２増幅回路１５が出力を第２ＡＤ変換回路２０にフィードバック入力する場合、第２増幅回路１５の増幅率を４倍とするように制御する。

初期の段階である第１段階では、第４スイッチＳＷ４がオンされ、第３スイッチＳＷ３がオフされる。第１段階において、第２ＡＤ変換回路２０は、４ビットのバイナリコード（Ｄ０３〜Ｄ００）を生成する。この４ビットのバイナリコードは、最終的にＡＤ変換器１０１が出力する１０ビットのバイナリコードのうちの上位から１〜４ビット（Ｄ９〜Ｄ６）として出力部９８から出力される。第２段階では、第１スイッチＳＷ１がオンされ、第２スイッチＳＷ２がオフされる。第２段階において第１ＡＤ変換回路９２は、最終的にＡＤ変換器１０１が出力する１０ビットのバイナリコードのうちの上位から５〜６ビット（Ｄ５〜Ｄ４）を生成する。第３段階では、第２スイッチＳＷ２がオンされ、第１スイッチＳＷ１がオフされる。第３段階において、第１ＡＤ変換回路９２は、最終的にＡＤ変換器１０１が出力する１０ビットのバイナリコードのうちの上位から７〜８ビット（Ｄ３〜Ｄ２）を生成する。第４段階では、第３スイッチＳＷ３がオンされ、第４スイッチＳＷ４がオフされる。

本実施の形態では、第４段階において、第２ＡＤ変換回路２０は、４ビットのバイナリコード（Ｄ０３〜Ｄ００）を生成する。この４ビットのバイナリコードは、図２において説明したように、出力部９８において最終的にＡＤ変換器１０１が出力する１０ビットのバイナリコードのうちの上位から９〜１０ビット（Ｄ１〜Ｄ０）に補正されたうえで出力される。

図６は、図５の出力部９８の構成を示す。図６において、図２と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。出力部９８は、補正回路１２４と、デジタル補正部１２８とを含む。図５の第１ＡＤ変換回路９２および第２ＡＤ変換回路２０から順次出力されるバイナリコードは、デジタル補正部１２８に入力される。ただし、図５の第２ＡＤ変換回路２０が上記の第４段階にて生成したバイナリコードＤ０３〜Ｄ００は、補正回路１２４において最終的にＡＤ変換器１０１が出力する１０ビットのバイナリコードのうちの上位から９〜１０ビット（Ｄ１〜Ｄ０）に補正されたうえでデジタル補正部１２８に入力される。デジタル補正部１２８は、入力されたバイナリコードに後述する冗長レンジにもとづく補正をし、当該補正をされたバイナリコード（Ｄ９〜Ｄ０）をパラレルに出力する。

第２段階および第３段階における第１ＡＤ変換回路９２による変換と、第４段階における第２ＡＤ変換回路２０による変換とにおいては、冗長レンジが設けられている。したがって、第１段階〜第３段階における変換の結果は、第２段階〜第４段階におけるＡＤ変換回路１２による変換の結果にもとづき補正可能である。冗長レンジにもとづく補正については、公知の技術なのでここでは詳細な説明を省略する。

以上のように構成されたＡＤ変換器１０１の動作を説明する。図７は、図５のＡＤ変換器１０１の全体の動作を示すタイムチャートである。２つの信号波形は、クロック信号ＣＬＫ１およびスイッチ信号ＣＬＫＳを示す。クロック信号ＣＬＫ１は、第１増幅回路１１、第１減算増幅回路９６、第１ＡＤ変換回路９２、第１ＤＡ変換回路９３、第２減算増幅回路２４、第２ＡＤ変換回路２０、および第２ＤＡ変換回路２１の動作を制御する。スイッチ信号ＣＬＫＳは、第１スイッチＳＷ１〜第４スイッチＳＷ４および図６のスイッチＳＷ８１〜ＳＷ８６のオンオフを制御する。

第１スイッチＳＷ１、第３スイッチＳＷ３および図６のスイッチＳＷ８５およびＳＷ８６は、スイッチ信号ＣＬＫＳがハイレベルのときオンされ、スイッチ信号ＣＬＫＳがローレベルのときオフされる。第２スイッチＳＷ２、第４スイッチＳＷ４および図６のスイッチＳＷ８１〜ＳＷ８４は、スイッチ信号ＣＬＫＳがローレベルのときオンされ、スイッチ信号ＣＬＫＳがハイレベルのときオフされる。

第２減算増幅回路２４は、クロック信号ＣＬＫ１がローレベルからハイレベルに遷移するつど、入力されるアナログ信号を増幅する動作とオートゼロ動作とが切り換えられる。第２ＡＤ変換回路２０は、クロック信号ＣＬＫ１がハイレベルのときに変換動作をしてデジタル値を出力し、クロック信号ＣＬＫ１がローレベルのときにオートゼロ動作をする。第２ＤＡ変換回路２１は、クロック信号ＣＬＫ１がローレベルからハイレベルに遷移するつど、ＤＡ変換を実行する状態と不定の状態とが切り換えられる。

第１増幅回路１１は、クロック信号ＣＬＫ１がハイレベルのときに入力されるアナログ信号を増幅して減算回路１４に出力する。第１増幅回路１１は、クロック信号ＣＬＫ１がローレベルのときにオートゼロ動作をする。第１減算増幅回路９６は、クロック信号ＣＬＫ１がローレベルのときに入力されるアナログ信号を増幅する。第１減算増幅回路９６は、クロック信号ＣＬＫ１がハイレベルのときにオートゼロ動作をする。第１ＡＤ変換回路９２は、クロック信号ＣＬＫ１がハイレベルのときに変換動作をしてデジタル値を出力し、クロック信号ＣＬＫ１がローレベルのときにオートゼロ動作をする。第１ＤＡ変換回路９３は、クロック信号ＣＬＫ１がローレベルのときにＤＡ変換を実行し、クロック信号ＣＬＫ１がハイレベルのときに不定となる。

本実施の形態も、第１の実施の形態と同様の効果を奏する。すなわち、出力部９８に補正回路１２４を設けたことで、第２ＡＤ変換回路２０が４ビットのバイナリコードを生成すべき場合と、第２ＡＤ変換回路２０が２ビットのバイナリコードを生成すべき場合とにおいて、エンコーダ１２１が共用可能となる。補正回路１２４が図６に示されるようにインバータ１２６のみで構成可能なため、上記の２つの場合のそれぞれのために２つのエンコーダを設ける場合と比較して回路規模を削減できる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、エンコーダ１２１をＡＤ変換器が４ビットのバイナリコードを生成すべき場合と２ビットのバイナリコードを生成すべき場合とにおいて共用する場合を例に説明した。しかし、ＡＤ変換器が生成すべきビット数は４ビットおよび２ビットに限定されず、任意ビット数でよい。この場合、図３に示されるような対応関係を参照して補正回路を適宜設計すればよい。これによれば、実施の形態のＡＤ変換器の適用範囲が広がるとともに、回路設計の自由度が増す。

また、ＡＤ変換器が生成すべきバイナリコードのビット数の種類は、２種類に限定されない。補正回路を複数設けることにより、ＡＤ変換器が３種類以上のビット数のバイナリコードを生成すべき場合にもエンコーダ１２１を共有可能に構成できる。この場合も、実施の形態のＡＤ変換器の適用範囲が広がるとともに、回路設計の自由度が増す。

さらに、エンコーダ１２１は、ＡＤ変換器が異なったビット数への変換を実行する際に共用されることにも限定されない。同じビット数への変換を実行する場合であっても、たとえば、リファレンス電圧を比較器の反転入力端子に入力し、変換対象のアナログ信号を比較器の非反転入力端子に入力する第１のタイプと、変換対象のアナログ信号を反転入力端子に入力し、リファレンス電圧を非反転入力端子に入力する第２のタイプとにおいてエンコーダを共用する際にも実施の形態の技術は適用可能である。また、ＡＤ変換器が非動作期間の終わりに変換対象のアナログ信号をサンプルし、比較動作期間中にリファレンス電圧の入力を受ける第１モードで動作する場合と、ＡＤ変換器が非動作期間の終わりにリファレンス電圧をサンプルし、比較動作期間中に変換対象のアナログ信号の入力を受ける第２モードで動作する場合とにおいてエンコーダを共用する際にも実施の形態の技術は適用可能である。一般化すれば、変換対象のアナログ信号がリファレンス電圧よりも大きい場合に比較器の出力がハイレベルを示す第１の仕様と、変換対象のアナログ信号がリファレンス電圧よりも小さい場合に比較器の出力がハイレベルを示す第２の仕様とにおいてエンコーダを共用する際にも実施の形態の技術は適用可能である。

以下、実施の形態の変形例として、ＡＤ変換器が同じビット数への変換であって仕様が異なった変換を実行する際にエンコーダを共有する構成について説明する。図８は、変形例にかかるＡＤ変換器１０２の全体構成を示す。図８において、図２と同一または同様の構成要素については同一または同様の符号を付して適宜説明を省略する。

図８のＡＤ変換器１０２は、変換対象のアナログ信号がリファレンス電圧よりも大きい場合に比較器の出力がハイレベルを示す第１の仕様の構成を基本とする。そして、変換対象のアナログ信号がリファレンス電圧よりも小さい場合に比較器の出力がハイレベルを示す仕様の場合にもエンコーダ１２１を共用する。

図８のＡＤ変換器１０２は、アナログ信号Ｖｉｎを３ビットのデジタル値に変換する。したがって、図８のＡＤ変換器１０２は、図２のＡＤ変換器１００と比較して、抵抗群１１６を構成する抵抗の数が６個である点と、比較器群１１８を構成する比較器の数が７個である点と、エンコーダ１２１が出力するバイナリコードが３ビットである点とが相違する。また、補正回路１２４は、第１インバータ１２６Ａ〜第３インバータ１２６Ｃで構成される。第１インバータ１２６Ａ〜第３インバータ１２６Ｃのそれぞれは、エンコーダ１２１から出力される３ビットのバイナリコード（Ｄ０２〜Ｄ００）の経路のそれぞれに設けられる。

図９は、図８のエンコーダ１２１から出力される３ビットのバイナリコード（Ｄ０２〜Ｄ００）と、第２の仕様において図８のＡＤ変換器１０２が生成すべき３ビットのバイナリコード（Ｄ２〜Ｄ０）との対応関係を示す。

図９を参照すると、図８のエンコーダ１２１から出力される３ビットのバイナリコード（Ｄ０２〜Ｄ００）のそれぞれを反転すれば、第２の仕様においてＡＤ変換器１０２が生成すべき３ビットのバイナリコード（Ｄ２〜Ｄ０）を得られることが分かる。したがって、補正回路１２４は、図８に示されるように、３ビットのバイナリコード（Ｄ０２〜Ｄ００）のそれぞれの経路上に設けられた第１インバータ１２６Ａ〜第３インバータ１２６Ｃにより実現される。

本変形例によれば、ＡＤ変換器が異なった仕様により同じビット数への変換を実行する場合にもエンコーダを共用することができ、ＡＤ変換器の回路規模を削減できる。これにより、本技術の適用範囲が広がる。

本変形例ではＡＤ変換器１０２が３ビットのデジタル値を生成すべき場合を例に説明したが、任意のビット数のデジタル値を生成すべき場合に本変形例の技術が有効であることはいうまでもない。また、ＡＤ変換器が生成すべきビット数が異なり、かつ、ＡＤ変換器における変換の仕様が異なる場合も、本実施の形態および本変形例を組み合わせることで、エンコーダを共有することができることは明らかである。

第１の実施の形態にかかるＡＤ変換器の概略構成を示す図である。 図１のＡＤ変換器の全体構成を示す回路図である。 図２のエンコーダから出力される４ビットのバイナリコード（Ｄ０３〜Ｄ００）と、図２のＡＤ変換器が２ビットのバイナリコードを生成すべき場合の当該２ビットのバイナリコード（Ｄ１〜Ｄ０）との対応関係を示す図である。 比較例にかかるＡＤ変換器の概略構成を示す図である。 第２の実施の形態にかかるＡＤ変換器の構成を示す図である。 図５の出力部の構成を示す図である。 図５のＡＤ変換器の全体の動作を示すタイムチャートである。 変形例にかかるＡＤ変換器の全体構成を示す回路図である。 図８のエンコーダから出力される３ビットのバイナリコード（Ｄ０２〜Ｄ００）と、第２の仕様において図８のＡＤ変換器が生成すべき３ビットのバイナリコード（Ｄ２〜Ｄ０）との対応関係を示す図である。

符号の説明

１１ 第１増幅回路、 １５ 第２増幅回路、 １８ タイミング制御回路、 １９ 増幅制御回路、 ２０ 第２ＡＤ変換回路、 ２１ 第２ＤＡ変換回路、 ２２ 第２減算回路、 ２３ 第３増幅回路、 ２４ 第２減算増幅回路、 ９２ 第１ＡＤ変換回路、 ９３ 第１ＤＡ変換回路、 ９４ 第１減算回路、 ９６ 第１減算増幅回路、 ９８ 出力部、 １０１ ＡＤ変換器、 １２１ エンコーダ、 １２４ 補正回路。

Claims (5)

1. 入力されたアナログ信号を所定のビット数のデジタル値に変換するアナログデジタル変換器であって、
   入力されたアナログ信号を所定のリファレンス電圧と比較する複数の比較器と、
   前記複数の比較器の出力をデジタル値に変換するエンコーダと、
   前記アナログデジタル変換器が使用される状況により、必要に応じて前記エンコーダの出力を補正する補正回路と、
   を備えることを特徴とするアナログデジタル変換器。
2. 入力されたアナログ信号を第１のビット数のデジタル値に変換するアナログデジタル変換器であって、
   前記第１のビット数により定められた数の比較器を並列に並べて構成され、入力されたアナログ信号を所定のリファレンス電圧と比較する比較器群と、
   前記比較器群の出力を前記第１のビット数のデジタル値に変換するエンコーダと、
   前記エンコーダにより変換されたデジタル値を出力する出力部とを備え、
   前記出力部は、前記アナログデジタル変換器が入力されたアナログ信号を前記第１のビット数よりも少ない第２のビット数のデジタル値に変換すべき場合に、前記エンコーダにより変換されたデジタル値を前記アナログデジタル変換器が生成すべき前記第２のビット数のデジタル値に補正して出力することを特徴とするアナログデジタル変換器。
3. 前記第１のビット数は４であり、
   前記第２のビット数は２であり、
   前記出力部は、
   前記エンコーダにより変換されたデジタル値のうちの下位から２ビット目の値を反転させるインバータを含み、
   前記インバータの出力と、前記エンコーダにより変換されたデジタル値のうちの最下位のビットの値とを、前記アナログデジタル変換器が生成すべき前記第２のビット数のデジタル値として出力することを特徴とする請求項２に記載のアナログデジタル変換器。
4. 入力されたアナログ信号を所定のリファレンス電圧と比較する複数の比較器と、
   前記複数の比較器のそれぞれに第１の仕様にて前記入力されたアナログ信号および前記所定のリファレンス電圧を入力した場合に対応して構成され、前記複数の比較器の出力をデジタル値に変換するエンコーダと、
   前記複数の比較器のそれぞれに前記第１の仕様と異なった第２の仕様にて前記入力されたアナログ信号および前記所定のリファレンス電圧を入力した場合に、前記エンコーダにより変換されたデジタル値を補正する補正回路と、
   を備えることを特徴とするアナログデジタル変換器。
5. 前記第１の仕様にて前記入力されたアナログ信号および前記所定のリファレンス電圧を入力した場合と、前記第２の仕様にて前記入力されたアナログ信号および前記所定のリファレンス電圧を入力した場合とにおいては、前記複数の比較器のそれぞれにおける出力のレベルの大小関係が反転し、
   前記補正回路は、前記エンコーダにより変換されたデジタル値を反転させるインバータを含むことを特徴とする請求項４に記載のアナログデジタル変換器。
   

Images