CN110537330B - 用于δ-σ转化器的高效闪存量化器 - Google Patents

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Abstract

诸如以Δ‑Σ转换电路的一部分形式包括的多位闪存量化器电路可以以动态或可配置的方式进行操作。指示ADC输入压摆率或先前的量化器输出代码中的至少一个的信息可用于建立闪存量化器转换窗口。在选定的转换窗口内，可使量化器电路中的比较器处于有源状态。转换窗口外部的比较器可以处于休眠状态，例如断电或偏置以节省功率。这样的休眠转换器的输出可以被预加载和锁存。以这种方式，可获得完整分辨率，而无需使量化器内的所有比较器电路始终保持有源状态。

Description

用于Δ-Σ转化器的高效闪存量化器
要求优先权
本申请要求Abhishek Bandyopadhyay等人于2017年4月21日提交的标题为“用于ΔΣ转换器的功率高效的闪存量化器”的美国临时专利申请序列号62/488,592和AbhishekBandyopadhyay等人于2018年3月7日提交的标题为“用于ΔΣ转换器的功率高效的闪存量化器”的美国专利申请序列号15/914,833的优先权的权益，其全部内容通过引用并入本文。
技术领域
该文件总体上但非限制性地涉及数模转换，并且更具体地涉及诸如关于Δ-Σ转换器电路的多位闪存量化器的使用。
背景技术
在许多电子应用中，模拟输入信号被转换成数字输出信号(例如，用于进一步的数字信号处理)。例如，在精密测量系统中，电子设备设置有一个或多个传感器以进行测量，并且这些传感器可以生成模拟信号。然后可以将模拟信号作为输入提供给模数转换器(ADC)电路，以生成数字输出信号以进行进一步处理。在另一实例中，在移动设备接收机中，天线可以基于在空中携带信息/信号的电磁波来产生模拟信号。然后可以将天线产生的模拟信号作为输入提供给ADC，以产生数字输出信号以进行进一步处理。
发明内容
在一些方面，本公开涉及降低功率的过采样模数转换器(ADC)电路，包括：量化器电路，包括：输入，被配置为接收模拟输入信号的样本；多个比较器电路，每个比较器电路被配置为将所述样本和与对应的比较器电路相关联的参考电压进行比较并生成对应的数字输出信号，其中每个比较器电路被配置为接收相应的功率控制信号，其中所述功率控制信号使所述比较器电路进入和退出降低功率的状态；输出，被配置为基于所述数字输出信号生成基于数字输出信号的数字输出代码，该数字输出代码表示所述模拟输入信号的样本；和控制器电路，包括包络确定电路，该包络确定电路被配置为使用所述量化器电路的数字输出代码来确定所述比较器电路的子集以接收所述功率控制信号并进入所述降低功率的状态。
在一些方面，本公开涉及一种操作降低功率的模数转换器(ADC)电路的方法，该方法包括：使用量化器电路接收模拟输入信号的样本，所述量化器电路包括：多个比较器电路，每个比较器电路被配置为将所述样本和与对应的比较器电路相关联的参考电压进行比较并生成对应的数字输出信号；和输出，被配置为生成表示所述模拟输入信号的数字输出代码；使用至少一个比较器电路接收相应的功率控制信号以使所述至少一个比较器电路进入和退出降低功率的状态；和使用所述量化器电路的数字输出代码来确定所述比较器电路的子集，以接收所述功率控制信号并进入所述降低功率的状态。
在一些方面，本公开涉及降低功率的过采样模数转换器(ADC)电路，包括：构件，用于接收模拟输入信号的样本，包括：构件，用于将所述样本与参考电压进行比较并生成数字输出信号；和构件，用于产生表示所述模拟输入信号的数字输出代码；构件，用于接收相应的功率控制信号以使用于比较的至少一个构件进入和退出降低功率的状态；和构件，用于使用所述数字输出代码来确定所述比较器电路的子集，以接收所述功率控制信号并进入所述降低功率的状态。
该概述旨在提供本专利申请的主题的概述。并不旨在提供本发明的排他性或详尽的解释。包括详细描述以提供关于本专利申请的更多信息。
附图说明
在不一定按比例绘制的附图中，相似的数字可以在不同的视图中描述相似的组件。具有不同字母后缀的相似数字可以表示相似组件的不同实例。附图通过示例而非限制的方式大体上示出了本文档中讨论的各种实施例。
图1是Δ-ΣADC电路的示例的框图。
图2是包括被配置为实现本公开的各种功率降低技术的动态可配置闪存量化器电路的Δ-ΣADC电路的示例的框图。
图3是可用于实现本公开的各种技术的三位温度计编码的闪存量化器电路的示例。
图4是可以在闪存量化器电路中使用以实现本公开的各种技术的比较器电路的示例的框图。
图5是图4的各种信号的时序图的示例。
图6是图4的各种信号的时序图的另一示例。
图7是可以使用包络确定技术来控制的4位闪存量化器电路的示例的框图。
图8是用于以动态方式在闪存量化器中建立有源比较器电路的子集的技术的流程图的示例。
图9是用于以动态方式在闪存量化器中建立有源比较器电路的子集的技术的时序图的示例。
图10是仿真图的示例，其通常示出了量化器输出以及在各个量化器输出代码周围定义的包络或窗口。
图11是另一仿真曲线图的示例，其示出了相邻量化器输出代码之间的一般偏移。
图12是包括可动态配置的闪存量化器电路并且被配置为实现本公开的各种功率降低技术的Δ-ΣADC电路的另一示例的框图。
图13是示出输出噪声频谱的仿真图的示例。
图14是示出操作降低功率的ADC电路的方法的示例的流程图。
具体实施方式
可以使用多种不同电路拓扑中的一种或多种来实现模数转换器(ADC)电路。在一个示例中，ADC可以包括Δ-Σ拓扑。
图1是Δ-ΣADC电路的示例的框图。在Δ-∑电路20中，可以将模拟输入信号22提供给输入24。求和节点26可以用于从输入信号中减去反馈信号28，并且差(表示“Δ”)可以诸如使用模拟积分器电路30(滤波电路) 来积分(例如，“求和”，表示“Σ”)。积分器电路30的输出可以被馈送到其他级，例如另一个积分器或其他滤波器电路32，并且积分或求和的误差信号可以被馈送到量化器电路34。
量化器电路34可以输出与模拟输入信号相对应的N位数字值36。量化器电路34的输出可以被馈送到数模转换器(DAC)电路38。噪声整形或其他处理可以在反馈回路中执行，例如在DAC电路中使用动态元素匹配(DEM)技术。DAC 38的输出可以将反馈信号28提供给求和节点26。
在图1所示的示例配置中，量化器电路34可以包括闪存量化器电路拓扑。闪存量化器(或转换器)电路拓扑可以提供各种特性，例如以比其他拓扑更高的转换速率运行的能力，或提供单调的输出响应。
在一些方法中，包括为Δ-ΣADC的一部分的闪存转换器可以提供多个输出电平，并且可以包括例如2-4位的输出分辨率。然而，这种方法可能具有缺点，因为与其他电路元件相比，这种量化器的物理足迹可能很大。随着采样率(对应于采样频率)的增加，闪存量化器电路的功率消耗可占转换电路的总功率预算的主导，例如，在说明性示例中，消耗了预算功率的30-40％。使用多级闪存拓扑结构还会导致“反冲”噪声，该噪声会干扰一个或多个输入节点或参考节点。减轻反冲效果会导致额外的功耗。
通常，还可以限制量化器输出的最大步长，并且这种步长可以限制Δ-ΣADC可以处理的最大输入压摆率。在一些方法中，可以使用“跟踪”量化器，但是在这种方法中，通常将输入信号的斜率限制为低于跟踪量化器反馈信号的斜率。跟踪量化器的使用可能会带来其他挑战，例如在制造，工作温度或工作电压范围内，在一个或多个处理条件上产生不必要的变化。ADC电路中的环路滤波器通常也按比例缩放，以在使用跟踪量化器的方法中提供适当的跟踪操作。
本发明的发明人已经认识到，除其他事项外，例如Δ-ΣADC电路的多位闪存量化器电路可以以动态或可配置的方式操作，例如使用指示ADC 输入压摆率或先前量化器输出代码中至少一项的信息来建立闪存量化器转换窗口或比较器电路的子集。使用这些技术，基于先前的量化器输出代码，可以将闪存量化器电路中的大多数比较器电路置于休眠或降低功率状态，例如低功率或掉电，这可以节省大量功率，例如，大于50％。
图2是包括被配置为实现本公开的各种功率降低技术的动态可配置闪存量化器电路的Δ-ΣADC电路的示例的框图。在图2中用相似的附图标记描绘了与图1的Δ-ΣADC电路相似的特征，并且为了简洁起见，将不再详细描述。图2的ADC电路40可以包括变化率检测器电路42，例如dV/dt，和状态控制器电路44。
变化率检测器电路42可以例如接收模拟输入信号和第一积分器电路 30的输出，确定输入信号的变化率，并将代表变化率的信号输出到状态控制器电路44。
状态控制器电路44可以接收来自变化率检测器电路42的信号，将变化率信号与阈值进行比较，并响应于快速变化的信号，确定量化器电路46 的所有比较器电路均应进入全功率状态。例如，如果变化率太高，则状态控制器电路44可以确定量化器的所有比较器电路应退出任何休眠状态并完全接通。即，包络确定电路可以被配置为使先前确定的窗口中的比较器电路或比较器电路的子集退出降低的功率状态。
在一些示例配置中，如下面关于图7所示和所述，状态控制器电路44 可以包括包络确定电路，该包络确定电路被配置为使用量化器电路46的数字输出代码来确定应保持完全供电的比较器电路的包络线(或窗口)。如图2所示，状态控制器电路44可以接收量化器电路46的输出，并且基于该输出，确定哪些比较器电路应该进入休眠(或“降低”)功率状态，其中降低功率的状态可以处于掉电状态或低功耗状态。即，包络确定电路可以使用量化器电路的数字输出代码来确定比较器电路的子集，以接收功率控制信号并进入降低功率的状态。应该注意的是，低功率状态消耗的电流小于静态电流。
使用这些技术，本发明人已经开发了一种ADC拓扑，其中例如Δ-ΣADC的闪存量化器电路46(在本公开中也简称为量化器46)可以在所有比较器均处于活动状态的模式下运行，以在闪存量化器的整个量程范围内或例如超时后，提供全分辨率的转换能力，量化器电路46可以根据降低功率的量化器状态进行操作，其中比较器的子集处于活动状态并且可以操作。这样的子集可以定义转换窗口，并且可以被选择为对应于与先前的量化器输出值相邻的代码。可以将其余比较器电路强制降低功率的状态，例如禁用或配置为提供静态输出。
例如，与有源比较器电路相比，包括在每个闪存比较器块的一部分中的前置放大器电路(图4所示)可以掉电或偏置到较低的功耗状态。取消选择或“休眠”的比较器可以包括锁存到固定状态的输出，并且可以对休眠比较器的时钟进行门控。配置量化器以锁存所需的输出状态可以称为比较器预加载(CPL)。
作为说明性示例，一旦量化比较器的有效子集产生了输出，就可以添加总体温度计代码，以为闪存量化周期提供总体输出。先前的周期输出可用于确定在当前周期中哪些比较器处于休眠状态与活动状态。
在一个示例中，量化器电路46可以被配置为在全分辨率下提供全量程范围，并且与子集相比，所有或更多数量的比较器被激活，例如响应于 ADC输入在幅度上比预期大的跳跃，或者响应于输入压摆率超过指定的阈值压摆率。在ADC输入偏移之后，量化器电路46可以被配置为使用比较器电路的子集再次以降低功率模式操作，诸如在指定的超时之后或根据一个或多个其他准则。使用上述方法，闪存量化器电路46可以在所有模式下以全分辨率提供输出，但是不需要同时使用处于活动状态的所有比较器，从而节省了大量功率。
图3是可用于实现本公开的各种技术的三位温度计编码的闪存量化器电路46的示例。闪存量化器电路46可以包括电阻器串48，该电阻器串 48具有多个电阻器50，并且耦合在第一参考电压52和第二参考电压54 之间。量化器电路46包括被配置为接收模拟输入信号的电压样本(图2 的)的输入56。
量化器电路46可以包括多个比较器电路58，其中每个比较器电路58 被配置为将样本与由电阻器串产生的并且对应于该特定比较器电路的参考电压进行比较，并且生成对应的数字输出信号。如相对于图4所示和所述，每个比较器电路58被配置为接收相应的功率控制信号(在图4中显示为“comp_pd”)，其中所述功率控制信号使所述比较器电路进入和退出降低功率的状态。来自比较器电路的各个数字输出信号可以被馈送到温度计至二进制编码器电路60。温度计至二进制编码器电路60可以包括输出62，其被配置为基于数字输出信号来生成数字输出代码，例如D2-D0，其代表模拟输入信号的样本。
在图3所示的示例配置中，标记为“活动状态”的四个比较器电路被启用并完全供电，标记为“休眠”的顶部和底部两个比较器电路处于降低功率的状态，并且休眠转换器电路的输出被锁存，例如上两个休眠比较器电路被锁存以提供输出值，该输出值是下两个休眠比较器的输出的逻辑补码 (例如，上两个比较器被锁存为逻辑低电平，而下两个比较器被锁存为逻辑高电平)。处于降低功率的状态的比较器可以处于掉电状态或低功率状态。
闪存量化器电路46中包括的各个比较器电路可以包括比较器预加载 (CPL)体系结构，以当一个或多个实际比较器模块或前置放大器掉电或偏置到低功耗状态时允许输出锁存，如图4所示。应当注意，为简单起见，
图3描绘了三位温度计编码的闪存量化器电路。该技术可以扩展到N位。
图4是可以在闪存量化器电路中使用以实现本公开的各种技术的比较器电路的示例的框图。动态锁存器比较器电路58代表闪存量化器电路中的多个比较器电路之一，并且可以包括前置放大器部分64和锁存或翻转部分66。前置放大器部分64可以控制功率预算。前置放大器部分64可以接收时钟信号(标记为“clk”)，并且可以接收并比较由(图3的)电阻器串产生的参考电压Vref和模拟输入信号(Vin)的电压样本。
根据本公开，比较器电路58可以进一步包括多路复用器电路68，其可以接收前置放大器部分64的输出。多路复用器电路68和前置放大器部分64均被配置为从图2的状态控制器电路44的包络确定电路(图6所示) 接收相应的(例如，被寻址的)功率控制信号(在图4中标记为“comp_pd”)。功率控制信号选择量化器电路的哪些比较器进入或退出降低功率的状态。在接收到功率控制信号以使比较器电路进入降低功率的状态时，在断言信号“comp_pd”的同时，将锁存器或触发器部分66的输出设置为固定输出状态。
多路复用器电路68还可以从图2的状态控制器电路的包络确定电路 (图6所示)接收比较器设置信号(标记为“comp_set”)，该信号可以包括比较器输出的锁存器设置(例如，被分配为下一周期休眠的比较器的预加载状态)。当比较器58处于休眠或降低功率的状态时，信号“comp_set”可以设置从温度计到二进制解码逻辑中使用的比较器的输出。如果未处于降低功率的状态，则前置放大器部分64的输出可以通过多路复用器电路68 馈送并输出到锁存器(或触发器)部分66，从而产生数字输出Dout。
在一些示例实施方式中，数字输出Dout可以代替“comp_set”信号并连接到多路复用器电路68的输入B。通过这种方式，可以将先前的比较器输出状态存储在触发器中，同时将比较器置于低功耗状态，状态控制器不需要“comp_set”信号。
图5是图4的各种信号的时序图的示例。图5的时序图70可以使图4 的比较器电路58处于休眠或降低功率的状态。如图5所示，当功率控制信号“comp_pd”和比较器选择信号“comp_set”都为高电平时，取消选择或“休眠”比较器电路的输出“dout”可以锁存到固定状态，例如，高。
图6是图4的各种信号的时序图的另一示例。图6的时序图72可以使图4的比较器电路58处于激活状态。如图6所示，当功率控制信号“comp_pd”为低时，“有源”比较器电路的输出“dout”未设置为固定状态。
可以使用本公开的各种技术来控制有源比较器电路的子集以定义转换窗口。转换窗口可以称为当前或先前的闪存量化器输出代码周围的“信封”。
图7是可以使用包络确定技术来控制的4位闪存量化器电路的示例的框图。如上所述，包络确定电路74可以是图2的状态控制器电路44的一部分。包络确定电路被配置为使用量化器电路的数字输出代码来确定比较器电路的子集，例如图3的一些比较器电路，以接收功率控制信号并进入降低功率的状态
在图7中，可以将4位闪存输出代码(例如，“DOUT”)提供给包络确定电路74(例如，逻辑)，并且包络确定电路74可以提供包括一个或多个锁存器设置的输出，用于比较器输出(例如，为下一个周期分配为休眠状态的比较器的预加载状态)，或比较器功率控制信号(例如，“comp_pd”)，例如用于选择哪个比较器断电或调整偏置以降低功耗，以将这些比较器配置为休眠状态。
通常，定义有源比较器电路的组或子集(例如“窗口”)的包络可以使用当前的DOUT输出代码来建立上或下包络边界或阈值中的一个或多个，以使代码中与当前DOUT代码相邻的指定比较器将保持活动状态。
在一些示例实施方式中，包络确定电路74可以从变化率检测器电路 42(图2)接收信号，将变化率信号与阈值进行比较，并且响应于快速变化的信号，确定所有比较器电路均应进入全功率状态。例如，如果变化率太高，则包络确定电路74可以确定量化器的所有比较器电路应该退出任何休眠状态并且完全打开。即，包络确定电路74被配置为使得先前确定的窗口中的比较器电路或比较器电路的子集退出降低功率的状态。
在一些示例实施方式中，包络确定电路74可以基于先前的样本来移位所述上阈值和所述下阈值中的至少一个。也就是说，随着先前样本的改变，包络确定电路74可以例如使用上下阈值中的一个或两个来调整窗口，以便窗口跟踪并与先前的样本一起移动，以确保适当的比较器通电并处于活动状态。例如，如果第一组四个比较器处于活动状态，则第二组四个比较器可以在窗口移动时保持活动状态，其中第二组可能具有一个或多个与第一组相同的比较器。
作为示例，如果包络确定电路74确定信号的变化率超过阈值，并且作为响应，引起了先前确定的窗口中的比较器电路或比较器电路的子集，例如12个比较器电路作为非限制的特定示例，以退出降低功率的状态并变为完全供电，包络确定电路74可以例如使用上阈值和下阈值中的一个或两个来调整窗口，因为先前的采样改变并且输出信号以引起新窗口(或子集)中包含12个比较器电路，以进入降低功率的状态。换句话说，如果信号变化太快，则包络确定电路74可以使所有比较器电路变为有效，然后，当采样没有以如此快的速度变化时，包络确定电路74可以确定新的窗口，并且一段时间后，使该窗口中的比较器电路进入降低功率的状态。
在某些情况下，即使变化率小于阈值，当指示符超过阈值时，包络确定电路74也可以增大窗口或子集。例如，如果先前样本的输出代码超过阈值，则包络确定电路74可以通过增加下一个闪存判定/时钟周期的比较器电路的数量来增加子集。从减少的比较器组到全部使能的更改可以在下一个时钟周期实现。
在一些示例实施方式中，最接近窗口的比较器电路可以被置于第一降低功率的状态，并且远离窗口的比较器电路可以被置于比第一降低功率的状态更低功率的第二降低功率的状态。例如，可以将最靠近窗口的比较器电路置于低功率状态，而将离窗口远的比较器电路置于掉电状态。
作为对称窗口或包络的说明性示例，可以使用正负两个计数、三个计数、四个计数、五个计数或六个计数内的比较器电路。该窗口可以相对较小，因为通常在Δ-Σ转换器中，除非输入压摆迅速，否则误差信号不会快速偏移。如果输入信号的压摆率会导致输出代码超出包络线，则可以使用单独的控制路径来设置或配置闪存量化器以激活所有比较器，或者至少通过激活其他比较器来扩展由一组活动比较器定义的包络。本文描述的技术通常还适用于折叠量化器拓扑。
图8是用于以动态方式在闪存量化器中建立有源比较器电路的子集的技术的流程图的示例。图7的包络确定电路74可以包括时序产生电路(未示出)，该时序产生电路可以包括例如逻辑门。时序电路可以接收ADC时钟信号，并且各种逻辑门可以生成第一相位信号“p1”、第二相位信号“p2”和第三相位信号“p2q”，如图9所示。
在图8的流程图80的框82处，图7的包络确定电路74可以在第三相位信号“p2q”的上升沿(例如图9的)读取闪存输出代码，例如图7的 DOUT。在框84处，图7的包络确定电路74可以确定输入信号的变化率 (来自图2的变化率检测器电路42)是否超过阈值。
在框86处，如果输入信号的变化率超过阈值(框84的“是”分支)，则图7的包络确定电路74可以将包络的上限和下限阈值扩展，例如，扩展到最大范围。然后，在框88，图7的包络确定电路74可以将所有比较器设置为默认功率状态，例如，完全供电或启用。
在框90，如果输入信号的变化率不超过阈值(框84的“否”分支)，则图7的包络确定电路74可以读取窗口大小并确定上下包络线界限或阈值。在框92，对于大于或等于上限的任何比较器，图7的包络确定电路74可以将功率状态和输出代码状态配置为第一逻辑电平，例如逻辑电平0。在框94，对于小于或等于下限的任何比较器，图7的包络确定电路74可以将功率状态和输出代码状态配置为第二逻辑电平，例如逻辑电平1。
在框96处，图7的包络确定电路74可以在第三相位信号“p2q”的下降沿将用于比较器电路的功率状态和输出代码状态输出到闪存量化器电路，例如图7的闪存量化器电路46。
图9是用于以动态方式在闪存量化器中建立有源比较器电路的子集的技术的时序图100的示例。图9示出了图7的包络确定电路74的定时电路(未示出)的ADC时钟信号、第一相位信号“p1”、第二相位信号“p2”和第三相位信号“p2q”的定时。
如图9所示，在信号“p2q”的上升沿读入闪存输出代码“flash_out”。在信号“p2q”的上升沿和下降沿之间的时间(图9的“比较器预加载处理窗口”)中，图7的包络确定电路74可以确定闪存量化器的比较器的断电和比较器输出状态，以便以动态方式在闪存量化器中建立有源比较器电路的子集。
图10是仿真图的示例，其通常示出了量化器输出以及在各个量化器输出代码周围定义的包络或窗口。仿真图102对应于具有5位量化器的三阶Δ-Σ转换器。x轴代表量化器输出，y轴代表闪存量化器电路中比较器电路的数量，例如，用于5位量化器的32个比较器电路(2N个比较器电路，N为5)。包络或窗口由上阈值104和下阈值106定义。窗口的上阈值 104指示活动比较器的顶部，而窗口的下阈值106指示活动比较器的底部。
在图10中，包络或窗口的尺寸是+/-6个比较器电路。换句话说，在所示的特定非限制性示例中，只有12个比较器电路是活动的，其余20个比较器处于休眠或降低功率的状态，例如低功率或掉电状态。如图10中所示，当闪存量化器的输出代码108改变时，包络确定电路可以改变或移动窗口位置，例如，移动上和下阈值之一或两者，并且在窗口内可获得全部转换分辨率。
图11是另一仿真曲线图的示例，其示出了相邻量化器输出代码之间的一般偏移。仿真图对应于具有5位量化器的三阶Δ-Σ转换器。x轴表示量化器输出，y轴表示代码步长。图11的曲线图110示出，对于图10的代表性波形，相邻输出代码之间的偏移112通常落在大约四个代码步长之内，并且不超过六个代码步长。在图10和11的示例中，使用正负六个计数的窗口，可以将功率节省估计为20*100/32＝62.5％。
图12是包括可动态配置的闪存量化器电路并且被配置为实现本公开的各种功率降低技术的Δ-ΣADC电路的另一示例的框图。图12的ADC电路120包括二阶Δ-Σ转换器电路拓扑。ADC电路120可以包括第一积分器或滤波器电路122和第二积分器或滤波器电路124以及反馈路径126，该反馈路径126包括动态元件匹配电路(例如，数据加扰器电路128)和连续时间DAC转换器电路130。17级闪存量化器电路132可以使用上述技术包括预加载和省电功能，并且可以将输出数据提供给数据加扰器电路 128。温度计至二进制编码器电路134可以提供4位温度计编码的输出数据136。
图13是示出输出噪声频谱的仿真图的示例。x轴代表频率，y轴代表功率。该仿真使用以下参数：输入音调-1.5kHz，采样频率，Fs＝6.144MHz，总谐波失真(THD)估计在22kHz带宽内为110dB。
曲线图140表示没有比较器预加载的ADC电路，因此，闪存量化器电路的所有比较器都被加电并且处于活动状态。曲线图142表示启用比较器预加载以节省功率的ADC电路，从而允许将闪存量化器电路的一些比较器置于休眠或降低功率的状态。
曲线图140、142示出了所产生的噪声频谱是一致的，并且使用有源比较器的子集的比较器预加载方法提供了与所有比较器都通电且有源的满量程方法相比可比的失真和噪声性能。
图14是示出操作降低功率的ADC电路的方法150的示例的流程图。在框152处，方法150可包括使用量化器电路(例如，图2的闪存量化器电路46)来接收模拟输入信号的样本。量化器电路可包括多个比较器电路，每个比较器电路被配置为将样本与与相应的比较器电路相关联的参考电压进行比较并生成相应的数字输出信号。在框154处，方法150可以包括：使用至少一个比较器电路接收相应的功率控制信号以使所述至少一个比较器电路进入和退出降低功率的状态。
可选地，在一些示例实现中，方法150可以包括：在框156处，使用所述量化器电路的数字输出代码来确定所述比较器电路的子集，以接收所述功率控制信号并进入所述降低功率的状态。包络确定电路，例如图7的包络确定电路74，可以读取窗口大小，生成包络或窗口的上下阈值，并为比较器配置功率和输出状态，使其高于和低于这些阈值，例如图8中所示和描述。
各种注释
以上每个非限制性方面可以独立存在，或者可以与本文档中描述的一个或多个其他方面或其他主题以各种排列或组合的方式进行组合。
上面的详细描述包括对附图的引用，这些附图形成了详细描述的一部分。附图通过说明的方式示出了可以实践本发明的特定实施例。这些实施例通常也被称为“示例”。这些示例可以包括除了示出或描述的那些元件之外的元件。然而，本发明人还考虑了仅提供示出或描述的那些元件的示例。此外，本发明人还设想了使用示出或描述的那些元素(或其一个或多个方面)的任何组合或置换的示例，或关于此处显示或描述的特定示例(或其一个或多个方面)，或其他示例(或其一个或多个方面)。
如果本文档与通过引用方式并入的任何文档之间的用法不一致，则以本文档中的用法为准。
在本文件中，术语“一个”或“一种”用于专利文件中，包括一个或多个、独立于“至少一个”或“一个或多个”的任何其他情况或用法。在本文中，“或”一词是指非排他性的，使得“A或B”包括“A但不包括B”、“B但不包括A”以及“A和B”，除非另有说明表示。在本文中，术语“包括”和“其中”用作相应术语“包含”和“其中”的等效词。此外，在以下权利要求中，术语“包括”和“包含”术语是开放式的，也就是说，系统、设备、物品、组合物、制剂或方法包括除在权利要求中此术语后列出的那些元素以外的元素，仍然被认为属于该权利要求的范围。此外，在所附权利要求中，术语“第一”、“第二”和“第三”等仅用作标签，并且不旨在对其对象施加数字要求。
本文描述的方法示例可以至少部分地是机器或计算机实现的。一些示例可以包括编码有指令的计算机可读介质或机器可读介质，所述指令可操作以配置电子设备以执行如以上示例中所述的方法。这种方法的实现可以包括代码，例如微代码、汇编语言代码、高级语言代码等。这样的代码可以包括用于执行各种方法的计算机可读指令。该代码可以构成计算机程序产品的一部分。此外，在示例中，代码可以有形地存储在一个或多个易失性、非暂时性或非易失性有形计算机可读介质上，例如在执行期间或在其他时间。这些有形的计算机可读介质的示例可以包括但不限于硬盘、可移动磁盘、可移动光盘(例如光盘和数字视频磁盘)、盒式磁带、存储卡或存储棒、随机存取存储器(RAM)、只读存储器(ROM)等。
上面的描述旨在是说明性的，而不是限制性的。例如，上述示例(或其一个或多个方面)可以彼此组合使用。在回顾以上描述之后，例如可以由本领域的普通技术人员使用其他实施例。提供摘要以符合37C.F.R.§1.72 (b)，以使读者能够快速确定技术公开的性质。提交本文时应理解为不会将其用于解释或限制权利要求的范围或含义。另外，在以上详细描述中，可以将各种特征组合在一起以简化本公开。这不应该被解释为意在意味未声明的公开特征对于任何权利要求是必不可少的。而是，发明主题可以在于少于特定公开实施例的所有特征。

Claims (19)

1.一种降低功率的过采样模数转换器电路，具有输入和输出，所述输入被配置为接收模拟输入信号的样本，所述输出被配置为生成表示所述样本的数字输出代码，
所述电路包括：
多个比较器电路，每个比较器电路被配置为将所述样本和与对应的比较器电路相关联的参考电压进行比较并生成对应的数字输出信号，其中所述数字输出代码基于所述数字输出信号，其中每个比较器电路被配置为接收相应的功率控制信号，其中所述功率控制信号使所述比较器电路进入和退出降低功率的状态；
控制器电路，包括包络确定电路，该包络确定电路被配置为使用所述数字输出代码来确定所述比较器电路的子集以接收所述功率控制信号并进入所述降低功率的状态；以及
变化率检测器电路，被配置用于确定所述模拟输入信号的所述采样的变化率，并将所确定的所述采样的变化率正向馈送到所述控制器电路，
其中当所确定的所述样本的变化率超过变化率阈值时，所述包络确定电路被配置为使所确定的子集中的比较器电路退出所述降低功率的状态，并进入全功率状态以处理所述样本，或者进入不同的降低功率的状态，以改变的比较器电路的子集接收所述功率控制信号。
2.权利要求1所述的降低功率的过采样模数转换器电路，其中所述包络确定电路被配置为基于所述数字输出代码来确定上阈值和下阈值。
3.权利要求2所述的降低功率的过采样模数转换器电路，其中所述子集由所述上阈值和所述下阈值定义，并且其中所述包络确定电路被配置为基于先前的样本来移位所述上阈值和所述下阈值中的至少一个。
4.权利要求1所述的降低功率的过采样模数转换器电路，其中在一段时间后，所述包络确定电路被配置为使所述子集中的比较器电路进入所述降低功率的状态。
5.权利要求4所述的降低功率的过采样模数转换器电路，其中所述包络确定电路被配置为基于所述数字输出代码来确定上阈值和下阈值，其中所述子集由所述上阈值和所述下阈值定义，并且其中所述包络确定电路被配置为基于先前的样本来移位所述上阈值和所述下阈值中的至少一个。
6.权利要求1所述的降低功率的过采样模数转换器电路，其中所述包络确定电路被配置为当指示符超过阈值时增加所述子集。
7.权利要求1所述的降低功率的过采样模数转换器电路，其中每个比较器电路包括：
动态锁存器比较器电路；
多路复用器电路，耦合到所述动态锁存器比较器的输出；和
锁存器或触发器之一，耦合到所述多路复用器的输出，
其中所述动态锁存器比较器电路和所述多路复用器电路被配置为接收所述功率控制信号，和
其中在接收所述功率控制信号以使所述比较器电路进入所述降低功率的状态时，所述锁存器或触发器的输出被锁存到固定输出状态。
8.权利要求1所述的降低功率的过采样模数转换器电路，其中所述降低功率的状态包括掉电状态和低功率状态，并且其中所述子集包括被配置为进入掉电状态的至少一个比较器电路和被配置为进入所述低功率状态的至少一个比较器电路。
9.权利要求1所述的降低功率的过采样模数转换器电路，其中所述模数转换器电路包括Δ-Σ模数转换器电路。
10.一种操作降低功率的模数转换器电路的方法，所述模数转换器电路具有输入和输出，所述输入被配置为接收模拟输入信号的样本，所述输出被配置为生成表示所述样本的数字输出代码，该方法包括：
利用多个比较器电路将所述样本和与对应的比较器电路相关联的参考电压进行比较并生成对应的数字输出信号，其中所述数字输出代码基于所述数字输出信号；和
确定所述模拟输入信号的样本的变化率；
使用至少一个比较器电路接收相应的功率控制信号以使所述至少一个比较器电路进入和退出降低功率的状态；和
使用所述数字输出代码来确定所述比较器电路的子集，以接收所述功率控制信号并进入所述降低功率的状态，
其中当所确定的所述样本的变化率超过变化率阈值时，使所确定的子集中的比较器电路退出所述降低功率的状态，并进入全功率状态以处理所述样本，或者进入不同的降低功率的状态，以改变的比较器电路的子集接收所述功率控制信号。
11.权利要求10所述的方法，还包括：
基于所述数字输出代码来确定上阈值和下阈值，其中所述子集由所述上阈值和所述下阈值定义；和
基于先前的样本来移位所述上阈值和所述下阈值中的至少一个。
12.权利要求10所述的方法，还包括：
当所述模拟输入信号的表示的变化率超过变化率阈值时，产生至少一个控制信号以使所确定的子集中的比较器电路退出所述降低功率的状态。
13.权利要求12所述的方法，还包括：
在一段时间后，产生至少一个控制信号以使所确定的子集中的比较器电路进入所述降低功率的状态。
14.权利要求13所述的方法，包括：
基于所述数字输出代码来确定上阈值和下阈值，其中所述子集由所述上阈值和所述下阈值定义；和
基于先前的样本来移位所述上阈值和所述下阈值中的至少一个。
15.权利要求10所述的方法，还包括：
当指示符超过阈值时增加所述子集。
16.权利要求10所述的方法，包括：
进行Δ-Σ模数转换器操作。
17.一种降低功率的过采样模数转换器电路，所述模数转换器电路具有输入和输出，所述输入被配置为接收模拟输入信号的样本，所述输出被配置为生成表示所述样本的数字输出代码，所述电路包括：
比较构件，用于将所述样本与参考电压进行比较并生成至少一个数字输出信号，其中所述数字输出代码基于所述至少一个数字输出信号；
变化率检测构件，配置用于确定所述模拟输入信号的所述样本的变化率；
接收构件，用于接收相应的功率控制信号以使至少一个比较构件进入和退出降低功率的状态；和
确定构件，用于使用所述数字输出代码来确定所述比较构件的子集，以接收所述功率控制信号并进入所述降低功率的状态，
其中当所确定的所述样本的变化率超过变化率阈值时，用于接收相应的功率控制信号的所述接收构件被配置用于使所确定的子集中的比较构件退出所述降低功率的状态，并进入全功率状态以处理所述样本，或者进入不同的降低功率的状态，以改变的比较构件的子集接收所述功率控制信号。
18.权利要求17所述的降低功率的过采样模数转换器电路，还包括：
用于基于所述数字输出代码来确定上阈值和下阈值的构件，其中所述子集由所述上阈值和所述下阈值定义；和
用于基于先前的样本来移位所述上阈值和所述下阈值中的至少一个的构件。
19.权利要求17所述的降低功率的过采样模数转换器电路，其中所述模数转换器电路包括Δ-Σ模数转换器电路。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10284221B2 (en) 2017-04-21 2019-05-07 Analog Devices, Inc. Power-efficient flash quantizer for delta sigma converter
CN114362755B (zh) * 2022-03-18 2022-06-03 成都铭科思微电子技术有限责任公司 一种快闪型模数转换器、混合型模数转换器及电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105340182A (zh) * 2013-06-27 2016-02-17 赛灵思公司 用于高速模数转换的开窗
CN106464263A (zh) * 2014-04-17 2017-02-22 塞瑞斯逻辑公司 具有动态窗口长度的比较器跟踪控制方案

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1367720B1 (en) * 2002-05-27 2007-06-13 Fujitsu Limited A/D converter bias current circuit
GB2402006B (en) * 2003-05-23 2005-08-10 Motorola Inc Analog to digital converter
US7696915B2 (en) 2008-04-24 2010-04-13 Agere Systems Inc. Analog-to-digital converter having reduced number of activated comparators
JPWO2009136480A1 (ja) * 2008-05-08 2011-09-08 パナソニック株式会社 フラッシュａｄ変換器、フラッシュａｄ変換モジュール及びデルタシグマａｄ変換器
US9065470B2 (en) 2012-12-19 2015-06-23 Intel Corporation Low power analog to digital converter
US8836566B2 (en) 2013-02-21 2014-09-16 Freescale Semiconductor, Inc. Low power quantizer for analog to digital converter
JP2016184792A (ja) 2015-03-25 2016-10-20 エスアイアイ・セミコンダクタ株式会社 Δς変調器
US10284221B2 (en) 2017-04-21 2019-05-07 Analog Devices, Inc. Power-efficient flash quantizer for delta sigma converter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105340182A (zh) * 2013-06-27 2016-02-17 赛灵思公司 用于高速模数转换的开窗
CN106464263A (zh) * 2014-04-17 2017-02-22 塞瑞斯逻辑公司 具有动态窗口长度的比较器跟踪控制方案

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