JP2016184792A

JP2016184792A - Δς変調器

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Publication number: JP2016184792A
Application number: JP2015062833A
Authority: JP
Inventors: 栄亀今泉; Eiki Imaizumi
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2015-03-25
Filing date: 2015-03-25
Publication date: 2016-10-20
Also published as: TW201639309A; TWI672909B; US20160285471A1; KR20160115800A; CN106027059A; US9467163B1

Abstract

【課題】高次のΔΣ変調器でありながら、回路規模の小さい増幅積分回路を実現することで、小サイズで低消費電力な高精度なΔΣ変調器を提供する。
【解決手段】増幅積分回路が直列に複数段接続されたΔΣ変調器に於いて、隣合う増幅積分回路に於いて、一つを遅延積分回路とし他を無遅延積分回路とするΔΣ変調器構成とし、実際の回路においては、隣合う増幅積分回路を一つの増幅回路を時分割動作させることで共用化を図ることとして、回路規模の低減を実現する。
【選択図】図１

Description

本発明は、オーバサンプル型アナログ／デジタル変換器に関係し、特に高次のΔΣ変調器に関する。

アナログ／デジタル変換器には、ナイキスト型アナログ／デジタル変換器とオーバサンプル型アナログ／デジタル変換器がある。比較的信号帯域が狭い計測用途には高精度を実現し易く、回路規模の小さいオーバサンプル型アナログ／デジタル変換器が用いられている。特に、オーバサンプル型アナログ／デジタル変換器の一つであるΔΣ変調器が多く用いられている。

ΔΣ変調器は、入力アナログ信号と所期の帰還アナログ信号との差分信号を増幅し積分する複数段の増幅積分回路と、増幅積分回路の出力をデジタル値化する量子化器と、デジタル値から帰還アナログ信号を生成するデジタル／アナログ変換器と、から成るΔΣ変調器と、ΔΣ変調器から出力されたデジタル値の数値列から最終的なアナログ／デジタル変換値を算出するデシメーションフィルタ等より成るデジタルフィルタと、から構成されている。

本方式に於けるアナログ／デジタル変換器は、精度がΔΣ変調器の構成に依存するので、高精度を実現するために増幅積分回路が複数段直列接続されて用いられる。増幅積分回路の段数を増すと精度は向上するが、回路規模、消費電力は増大する。
回路規模、消費電力の観点からは、段数の増加は抑える必要があるが、高精度化には、差分増幅積分回路の段数増は必須であることから回路規模の小さいΔΣ変調器が求められる。

図８に、従来のΔΣ変調器に於けるΔΣ変調器の一例を示す。
従来のΔΣ変調器は、差分増幅積分回路２００と、増幅積分回路２０１、２０２と、量子化器２０３から成る３次のΔΣ変調器である。

初段の差分増幅積分回路２００は、入力信号Vinを増幅（ｂ倍）する増幅器と、量子化器２０３の出力Ｄｏｕｔをアナログ信号化するデジタル／アナログ変換器１０４と、アナログ信号を増幅（−ｂ倍）する増幅器と、二つの増幅器の出力信号を加算する加算回路と、加算回路の出力を積分する積分回路１００から成る。

２段目の増幅積分回路２０１は、差分増幅積分回路２００の出力を増幅（ｃ１倍）する増幅器と、増幅器の出力を積分する積分回路１０１から成る。
３段目の増幅積分回路２０２は、２段目の増幅積分回路２０１の出力を増幅（ｃ２倍）する増幅器と、増幅器の出力を積分する積分回路１０２から成る。

量子化器２０３は、入力信号Vinと、初段の差分増幅積分回路２００の出力の増幅（ａ１倍）信号と、２段目の増幅積分回路２０１の出力の増幅（ａ２倍）信号と、３段目の増幅積分回路２０２の出力の増幅（ａ３倍）信号と、を加算する加算器と、加算信号を所期の基準電圧と比較する比較器１０３とから成る。

従来の３次ΔΣ変調器の信号伝達関数STF(z)（Signal Transfer Function）と雑音伝達関数NTF(z)（Noise Transfer Function）は、それぞれ下記式で表される。
STF(z) = 1
NTF(z) = (z-1)³/{(z-1)³+b・a1・(z-1)²+b・a2・c1・(z-1)+b・a3・c2・c1}
信号成分は、そのまま通過するが、量子化雑音は遅延積分回路が３段設けられているため、ｚの３次特性で量子化雑音を高域にシフトする。尚、信号伝達は３クロック遅延である。

図９は、従来の３次ΔΣ変調器の一例を示す回路図である。図９の例では、入力信号を差動信号（Vin＋、Vin−）としている。
従来の３次ΔΣ変調器は、スイッチドキャパシタアンプ３００、３０１、３０２と、量子化器３０３と、で構成される。スイッチドキャパシタアンプ３００、３０１、３０２は、増幅機能と積分機能を一体で実現できる。量子化器３０３は、信号或いは基準信号をサンプルするコンデンサと、コンデンサを介して入力された信号で所期の基準電圧と比較を行う比較器３０５から成る。スイッチドキャパシタアンプ３００、３０１．３０２は、ａ）信号サンプル／前信号ホールド動作、ｂ）増幅/積分動作、をそれぞれ同タイミングで行う。

図１０は、増幅積分回路を２段とした従来の２次ΔΣ変調器の機能図である。２次ΔΣ変調器の信号伝達関数STF(z)と雑音伝達関数NTF(z)は、それぞれ下記式で表される。
STF(z) = 1
NTF(z) = (z-1)²/{(z-1)²+b・a1・(z-1)+b・a2・c1}
信号伝達関数STF(z)は、３次ΔΣ変調器と等しく、信号成分に関しては同特性を示す。雑音伝達関数NTF(z)は、増幅積分回路が1段分少ないため、量子化雑音はｚの２次特性で高域にシフトしている。

Janos Markus, Jose Silva, and Gabor C. Temes, "Theory and Applications of Incremental ΔΣ Converters", IEEE Trans. on Circuits and Systems-I: REGULAR PAPERS, Vol. 51, No. 4, Apr. 2004 Vincent Quiquempoix, Philippe Deval, Alexandre Barreto, Gabriele Bellini, Janos Markus, Jose Silva, and Gabor C. Temes, "A Low-Power 22-bit Incremental ADC", IEEE J.S.S.C. Vol. 41, No. 7, Jul. 2006

しかしながら、従来のΔΣ変調器は、信号ホールドや増幅・積分に必要な差動増幅器がスイッチドキャパシタアンプの段数分必要であった。即ち、３次ΔΣ変調器は差動増幅器が３個、２次ΔΣ変調器は差動増幅器が２個必要なる。
従来のΔΣ変調器は、増幅積分回路の段数に合わせて差動増幅器が必要なため、回路規模・消費電力を小さくすることが困難であった。

本発明は、以上のような課題を解決するために考案されたものであり、回路規模・消費電力を小さくすることが可能なΔΣ変調器を提供する。

従来の課題を解決するために、本発明のΔΣ変調器は以下のような構成とした。
アナログ入力信号と帰還アナログ信号の差分を積分し積分信号を出力する第１の増幅積分回路と、入力された積分信号を積分し積分信号を出力する増幅積分回路が第１の増幅積分回路にＮ個（Ｎは１以上の整数）直列接続され、アナログ入力信号と第１の増幅積分回路及び増幅積分回路の積分信号をそれぞれ所期の利得で増幅した信号を加算した信号と所期の基準信号との大小を比較してデジタル値を出力する量子化器と、を備え、隣り合う増幅積分回路を、遅延積分回路と無遅延積分回路で構成した。

本発明のΔΣ変調器によれば、複数段の増幅積分回路からなるΔΣ変調器において、隣接する積分回路を遅延積分回路と無遅延積分回路の構成とすることで、一つの増幅回路で２段の増幅積分回路を実現することにより、回路規模と消費電力の低減を図ることが出来る。即ち、小さく、低消費電力のアナログ／デジタル変換器を提供することを可能である。
更に、信号のクロック遅延を少なくできることから、ΔΣ変調器の安定性を高めることが可能である。

本実施形態の３次ΔΣ変調器の構成を示す機能図である。本実施形態の３次ΔΣ変調器の回路構成の一例を示す回路図である。本実施形態の３次ΔΣ変調器の回路構成の一例を示す回路図である。本実施形態の３次ΔΣ変調器の回路構成の一例を示す回路図である。本実施形態の２次ΔΣ変調器の構成を示す機能図である。本実施形態の２次ΔΣ変調器の回路構成の一例を示す回路図である。本実施形態の２次ΔΣ変調器の回路構成の他の例を示す回路図である。従来の３次ΔΣ変調器の構成を示す機能図である。従来の３次ΔΣ変調器の一例を示す回路図である。従来の２次ΔΣ変調器の構成を示す機能図である。

図１は、本実施形態の３次ΔΣ変調器の構成を示す機能図である。
本実施形態の３次ΔΣ変調器は、初段の差分増幅積分回路１０と、２−３段目の増幅積分回路１１と、量子化器１２から成る。

初段の差分増幅積分回路１０は、入力信号Vinを増幅（ｂ倍）する増幅器と、量子化器１２の出力Ｄｏｕｔをアナログ信号化するデジタル／アナログ変換器５と、アナログ信号を増幅（−ｂ倍）する増幅器と、二つの増幅器の出力信号を加算する加算回路と、加算回路の出力を積分する積分回路１から成る。

２−３段目の増幅積分回路１１は、差分増幅積分回路１０の出力を増幅（ｃ１倍）する増幅器と、増幅器の出力を積分する積分回路２と、積分回路２の出力を増幅（ｃ２倍）する増幅器と、増幅器の出力を積分する積分回路３から成る。

量子化器１２は、入力信号Vinと、初段の差分増幅積分回路１０の出力の増幅（ａ１倍）信号と、２−３段目の積分回路２の出力の増幅（ａ２倍）信号と、積分回路３の出力の増幅（ａ３倍）信号と、を加算する加算器と、加算信号を所期の基準電圧と比較する比較器４とから成る。

本実施形態の３次ΔΣ変調器の信号伝達関数STF(z)と雑音伝達関数NTF(z)は、下記式で表される。
STF(z) = 1
NTF(z) = (z-1)³/{(z-1)³+b・a1・(z-1)²+b・a2・c1・(z-1)+b・a3・c2・c1・z}
信号伝達関数STF(z)は、従来の３次ΔΣ変調器と同じである。雑音伝達関数NTF(z)は、従来の３次ΔΣ変調器と分母の第４項に違いがある。本実施形態の３次ΔΣ変調器の雑音伝達関数NTF(z)は、遅延が１クロック少ないことにより、分母の第４項に変数ｚが掛かっている。しかしながら、本実施形態の３次ΔΣ変調器の雑音伝達関数NTF(z)も、分母は変数ｚの３次の多項式であり、ゲインパラメータであるｂ、ｃ１、ｃ２、ａ１、ａ２、ａ３をそれぞれ調整することで同等の雑音伝達特性を実現可能である。

図２は、本実施形態の３次ΔΣ変調器の回路構成の一例を示す回路図である。図２の回路例では、入力信号を差動信号（Vin＋、Vin−）としている。電圧ＶＲ＋と電圧ＶＲ−は、デジタル／アナログ変換器５の基準電圧である。各スイッチの制御信号Φ_１、Φ_２は、例えば図に示すような波形である。

ここで、２−３段目の増幅積分回路は、図２に示すよう構成することで、それぞれ１／２クロック遅延のスイッチドキャパシタアンプとなる。図２の３次ΔΣ変調器は、２−３段目の増幅積分回路を合わせて１クロック遅延とすることで、従来の３次ΔΣ変調器より１クロック分遅延を少なくしている。

図３に、図２の回路の変形例を示す。図３の３次ΔΣ変調器は、２−３段目のスイッチドキャパシタアンプのスイッチ接続方法を変更した。図２の２−３段目のスイッチドキャパシタアンプの帰還コンデンサＣｐ４、Ｃｎ４、Ｃｐ６、Ｃｎ６が完全差動アンプの入出力に接続されている。図３の２−３段目は、帰還コンデンサＣｐ４、Ｃｎ４が完全差動アンプの入出力に制御信号Φ_２で制御されるスイッチを介して接続され、帰還コンデンサＣｐ６、Ｃｎ６が完全差動アンプの入出力に制御信号Φ_１で制御されるスイッチを介して接続されている。

図３の２−３段目のスイッチドキャパシタアンプに注目すると、２段目のスイッチドキャパシタアンプでは、クロックφ２が“Ｈｉｇｈ”でスイッチが閉じて帰還コンデンサＣｐ４、Ｃｎ４が完全差動アンプの入出力端に接続される。他方、この時の３段目のスイッチドキャパシタアンプはクロックφ１が“Ｌｏｗ”であることからスイッチは開いており帰還コンデンサＣｐ６、Ｃｎ６ｈは完全差動アンプの入出力端から切り離されている。クロックφ２が“Ｌｏｗ”でクロックφ１が“Ｈｉｇｈ”の場合には、２段目のスイッチドキャパシタアンプでの帰還コンデンサは完全差動アンプから切り離され、他方、３段目のスイッチドキャパシタアンプでの帰還コンデンサは完全差動アンプの入出力端に接続される。すなわち、２段目の完全差動アンプが動作している時には３段目の完全差動アンプは使われておらず、逆に２段目の完全差動アンプが使われていない時は、３段目の完全差動アンプは使われていることを意味している。この事は、２段目と３段目では完全差動アンプは同時に使われることがないので、２段目と３段目で共用できることを意味する。

図４に、２段目と３段目で完全差動アンプを共用化した３次ΔΣ変調器の回路例を示す。このように３次ΔΣ変調器を構成することで、完全差動アンプが２個になるので、回路規模及び消費電力を小さくすることが可能である。

また、本実施形態の３次ΔΣ変調器は、従来の３次ΔΣ変調器より１クロック分遅延を少なくしているので、動作が安定するという効果がある。
なお、本実施形態の３次ΔΣ変調器では、２段目と３段目で完全差動アンプを共用化した回路例を示したが、１段目と２段目で完全差動アンプを共用化しても良い。

図５は、本実施形態の２次ΔΣ変調器の構成を示す機能図である。
本実施形態の２次ΔΣ変調器は、初段の差分増幅積分回路及び２段目の増幅積分回路１０と、量子化器１２から成る。

本実施形態の２次ΔΣ変調器は、本実施形態の３次ΔΣ変調器と同様に、２段目の積分回路を無遅延の積分回路としている。本実施形態の２次ΔΣ変調器の信号伝達関数STF(z)と雑音伝達関数NTF(z)は下記式で表される。
STF(z) = 1
NTF(z) = (z-1)²/{(z-1)²+b・a1・(z-1)+b・a2・c1・z}
信号伝達関数STF(z)は、従来の２次ΔΣ変調器と同じである。本実施形態の２次ΔΣ変調器の雑音伝達関数NTF(z)は、遅延が１クロック少ないことにより、分母の第３項に変数ｚが掛かっている。しかしながら、変数ｚの２次の多項式であることは同じであり、ゲインパラメータであるｂ、ｃ１、ａ１、ａ２を調整することで、従来例と同等の特性関数とすることが可能である。

図６は、初段と２段目で完全差動アンプを共用化した２次ΔΣ変調器の回路例を示す。このように２次ΔΣ変調器を構成することで、完全差動アンプが１個になるので、回路規模及び消費電力を小さくすることが可能である。
また、本実施形態の２次ΔΣ変調器は、従来の２次ΔΣ変調器より１クロック分遅延を少なくしているので、動作が安定するという効果がある。

図７は、本実施形態の２次ΔΣ変調器の回路構成の他の例を示す回路図である。２次ΔΣ変調器としての伝達特性は、図６の回路と同じである。図７の回路は、入力信号（Vin＋、Vin−）の同相電圧が完全差動アンプの同相電圧と異なる事を想定している。従って、デジタル／アナログ変換器５にコンデンサCdacを付加している。更に、入出力信号（Vin＋、Vin−）の信号レンジと完全差動アンプの差動レンジにオフセットがある場合に、入力信号（Vin＋、Vin−）をレベルシフトする回路として、コンデンサCvsftを付加している。

このように、入力信号（Vin＋、Vin−）の同相電圧が完全差動アンプの同相電圧と異なる場合や、入出力信号（Vin＋、Vin−）の信号レンジと完全差動アンプの差動レンジにオフセットがある場合であっても、本発明の技術思想を適応することが可能である。

以上説明したように、本発明のΔΣ変調器は、隣接する増幅積分回路の完全差動アンプを共用化が出来るため、回路規模、消費電力を低減することが可能である。更に、信号遅延が少なくなるため、動作が安定する。
なお、本発明のΔΣ変調器は、２次と３次の回路について説明したが、更に段数が増えても同様に対応が可能である。

１、２遅延積分回路
３無遅延積分回路
４比較器
５デジタル／アナログ変換器
１０差分増幅積分回路
１１増幅積分回路
１２量子化器

Claims

アナログ入力信号を所期の利得で増幅した信号と、帰還アナログ信号を所期の利得で増幅した信号と、を加算し加算信号を出力する加算回路と、前記加算信号を積分し積分信号を出力する積分回路と、を備えた第１の増幅積分回路と、
入力された前記積分信号を所期の利得で増幅した信号を積分し積分信号を出力する増幅積分回路が前記第１の増幅積分回路にＮ個（Ｎは１以上の整数）直列接続され、
前記アナログ入力信号と、前記第１の増幅積分回路及び前記増幅積分回路の積分信号を、それぞれ所期の利得で増幅した信号と、を加算し、加算した信号と所期の基準信号との大小を比較してデジタル値を出力する量子化器と、を備えたΔΣ変調器であって、
隣り合う前記増幅積分回路を、遅延積分回路と無遅延積分回路とで構成したしたことを特徴とするΔΣ変調器。
前記第１の増幅積分回路の積分回路を遅延積分回路で構成し、
前記第１の増幅積分回路に直列接続される第２の増幅積分回路の積分回路を無遅延積分回路で構成した、
ことを特徴とする請求項１記載のΔΣ変調器。
前記第１の増幅積分回路の積分回路を遅延積分回路で構成し、
前記第１の増幅積分回路に直列接続される第２の増幅積分回路の積分回路を遅延積分回路で構成し、
前記第２の増幅積分回路に直列接続される第３の増幅積分回路の積分回路を無遅延積分回路とした、
ことを特徴とする請求項１記載のΔΣ変調器。
前記増幅積分回路はスイッチドキャパシタアンプを備え、
前記遅延積分回路を備えた増幅積分回路と前記無遅延積分回路を備えた増幅積分回路とは、夫々の前記スイッチドキャパシタアンプを時分割動作させる
ことを特徴とする請求項２または３記載のΔΣ変調器。
前記時分割動作するスイッチドキャパシタアンプは、１つのスイッチドキャパシタアンプで構成した
ことを特徴とする請求項４記載のΔΣ変調器。