JP4567420B2

JP4567420B2 - フィルタ回路及びシグマデルタａ／ｄ変換器

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Publication number: JP4567420B2
Application number: JP2004330895A
Authority: JP
Inventors: 利明長井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-11-15
Filing date: 2004-11-15
Publication date: 2010-10-20
Anticipated expiration: 2024-11-15
Also published as: US20060103560A1; JP2006140941A; US7173485B2

Description

本発明は一般にフィルタ回路に関し、詳しくは位相遅れを補償したアクティブフィルタ回路及びそのような回路を使用したシグマデルタＡ／Ｄ変換器に関する。

シグマデルタＡ／Ｄ変換器は、デジタル出力をＤ／Ａ変換してフィードバックしたフィードバック信号と入力アナログ信号との差分をとり、この差分信号を積分した後にＡ／Ｄ変換する。この差分信号を積分した後にＡ／Ｄ変換する回路部分においては、出力ビット数が小さい低精度のＡ／Ｄ変換器を用いればよく、例えば出力１ビットの比較器を用いることができる。この場合、比較器から出力される１ビットのデジタル出力をＤ／Ａ変換してフィードバックした信号と入力アナログ信号との差分をとり、この差分を積分することで、入出力の差を時間的に蓄積していく。時間的に蓄積された入出力の差がある時点で比較器の閾値を越えると、比較器の出力が反転する。

例えば比較器の出力“１”をＤ／Ａ変換したフィードバック信号が１Ｖであり、入力信号が０．７５Ｖであるとする。その差である−０．２５Ｖを積分して蓄積していくと、積分出力を入力とする比較器の出力がある時点で“１”から“０”に反転する。比較器の出力“０”をＤ／Ａ変換したフィードバック信号が０Ｖであるとすると、入力信号が０．７５Ｖであるので、その差は＋０．７５Ｖである。この差＋０．７５Ｖを積分して蓄積していくと、積分出力を入力とする比較器の出力がある時点で“０”から“１”に反転する。このようにしてデジタル出力は“０”と“１”の間で変化を繰り返す。

−０．２５Ｖを積分したときの積分出力の変化速度に対して、＋０．７５Ｖを積分したときの積分出力の変化速度は３倍である。従って、−０．２５Ｖを積分している期間即ちデジタル出力が“１”である期間に対して、＋０．７５Ｖを積分している期間即ちデジタル出力が“０”である期間は１／３の長さである。これにより、“０”と“１”との間で変化を繰り返すデジタル出力の平均値は０．７５となり、入力アナログ電圧値を正確に表現することができる。

デジタル出力がサンプリングされているとすると、上記例の場合のデジタル出力は、例えば“１１１０１１１０１１１０・・・”となる。従って、デジタル出力をオーバーサンプリングし、ＦＩＲローパスフィルタに入力して平均化すれば、オーバーサンプリングのレートに応じた精度でＡ／Ｄ変換出力を得ることができる。

このようにシグマデルタＡ／Ｄ変換器は、原理的に高い精度を有するとともに、処理の多くがデジタルでありアナログ的な部分が少ないという利点がある。

図１は、シグマデルタＡ／Ｄ変換器の構成を示す図である。図１のシグマデルタＡ／Ｄ変換器１０は、加減算器１１、ループフィルタ１２、Ａ／Ｄ変換器１３、及びＤＡＣ１４を含む。Ａ／Ｄ変換器１３とＤＡＣ１４は、クロック信号ＣＬＫに基づいて動作する。ＤＡＣ１４は、出力デジタル信号をＤ／Ａ変換し、アナログフィードバック信号として加減算器１１に供給する。加減算器１１は、入力アナログ信号とフィードバック信号との差分を求め、差分信号をＡ／Ｄ変換器１３に供給する。ループフィルタ１２は、ローパスフィルタであり、Ａ／Ｄ変換器１３から供給された差分信号を積分する機能を有する。差分を積分した結果得られる積分信号は、ループフィルタ１２からＡ／Ｄ変換器１３に入力される。Ａ／Ｄ変換器１３は、積分信号をＡ／Ｄ変換しデジタル信号として出力する。

加減算器１１から出力される差分信号は、出力デジタル信号のビット数では表現しきれない入力信号と出力信号との差に対応する。積分信号においてこの差分の蓄積が大きくなっていくと、ある時点において、Ａ／Ｄ変換器１３の出力であるデジタル信号が変化する。この差の蓄積及び変化に要する時間は、出力デジタル信号のビット数で表現しきれない入力信号と出力信号との差の大きさに逆比例している。これにより、Ａ／Ｄ変換器１３の出力であるデジタル信号の時間的な平均値は、出力デジタル信号のビット数自体で表現可能な精度を超えた高い精度で、入力アナログ信号を表現することができる。即ち、デジタル出力信号をオーバーサンプリングレートで供給し、ＦＩＲローパスフィルタに入力して平均化すれば、オーバーサンプリングのレートに応じた精度でＡ／Ｄ変換出力を得ることができる。

ループフィルタ１２としては、所望のフィルタ特性を実現するために、一般にｇｍ−Ｃ型のフィルタが用いられる。ｇｍ−Ｃ型のフィルタにおいては、位相遅れを補償するために、フィードフォワード経路に電圧電流変換アンプ（OTA: Operational Transconductance Amplifier）を使用する構成が一般的である（非特許文献１）。
ルシエン・ジェー・ブリームス（Lucien J. Breems）、「１．８ｍＷ・ＣＭＯＳΣΔ・モジュレータ・ウィズ・インテグレーツ・ミキサー・フォー・Ａ／Ｄコンバージョン・オブ・ＩＦシグナルズ（A 1.8-mW CMOS ΣΔModulator with Integrates Mixer for A/D Conversion of IF Signals）」、（米国）、アイトリプルイー・ジャーナル・オブ・ソリッド・ステート・サーキッツ（IEEE Journal of Solid-State Circuits）、Vol.35, No.4, 2000

ゲインを持ったフィルタを図１のようにフィードバックループ系で使用する場合、位相の遅れが問題となる。

図２は、位相遅れの問題について説明するための図である。図２の例では、２つ極を有するシステムが示されている。各々の極の周りで、ゲインの傾きが２０ｄＢ／ｄｅｃ減少し、位相が９０°遅れる。２つ以上の極を持つシステムでは、高周波側で１８０°位相が遅れることになる。このことは即ち、フィルタの入出力間で信号の高周波成分の符号が反転することを意味する。ここで位相が１８０°遅れている周波数についてゲインが１（０ｄＢ）より高い場合には、ループが発振してしまうという問題が生じる。そこでこのような位相遅れを補償する方法として、零点を追加する方法がある。

図３は、位相遅れを補償するために零点を追加した場合について説明するための図である。零点の周りでは、ゲインの傾きが２０ｄＢ／ｄｅｃ増加し、位相が９０°進む。よって、極と同じ数かそれより１だけ少ない数の零点をフィルタに設けることにより、図２では１８０°遅れてしまっていた位相を、図３のように１８０°以下に抑えることが可能となる。

図４は、２次のｇｍ−Ｃ型フィルタにおいて零点追加による位相補償を行う構成を示す図である。図４（ａ）は位相補償をしていないフィルタを示し、このフィルタは電圧電流変換アンプ（ＯＴＡ）３０１及び３０２、容量３０３及び３０４、及び抵抗３０５を含む。電圧電流変換アンプ３０１及び３０２は、入力電圧信号を電圧電流変換して電流信号として出力する。出力電流は、出力端に接続される容量３０３及び３０４に充電され、出力電流の積分値に対応する電圧値が生成される。このようにして、１つの電圧電流変換アンプと１つの容量とで、一段の積分器（ローパスフィルタ）を構成する。図４（ａ）に示すフィルタ構成では、高周波側で位相が１８０°遅れてしまうという問題がある。

図４（ｂ）は零点追加による位相補償をしたフィルタを示す。このフィルタは、図４（ａ）に示す電圧電流変換アンプ（ＯＴＡ）３０１及び３０２、容量３０３及び３０４、及び抵抗３０５に加え、更に電圧電流変換アンプ（ＯＴＡ）３１１及び３１２を含む。このようにフィードフォワード電圧電流変換アンプ３１１及び３１２を設けることで、零点を追加し、位相遅れを補償することができる。

図５は、位相遅れを補償した４次のフィルタの構成を示す図である。図５に示すフィルタは、電圧電流変換アンプ（ＯＴＡ）４０１乃至４０４、容量４０５及び４０８、電圧電流変換アンプ（ＯＴＡ）４０９乃至４１２、及び抵抗４１３を含む。フィードフォワード電圧電流変換アンプ４０９乃至４１２を設けることで、零点を追加し、位相遅れを補償することができる。このフィルタは極を４つ、零点を３つ有し、高周波側で位相遅れが９０°となるように構成されている。

図４（ｂ）の２次のフィルタ構成では２つのフィードフォワード電圧電流変換アンプが位相補償用に用いられ、図５の４次のフィルタ構成では４つのフィードフォワード電圧電流変換アンプが位相補償用に用いられる。このように、ｎ次のフィルタ構成では一般にｎ個のフィードフォワード電圧電流変換アンプが追加されることになる。この位相補償用のフィードフォワード電圧電流変換アンプは、各段の積分用の電圧電流変換アンプと同様に電力を消費するので、位相補償した構成のフィルタではアンプによる電力消費が略２倍となってしまう。

以上を鑑みて、本発明は、消費電力を抑えつつ位相補償を実現したｇｍ−Ｃ型のフィルタを提供することを目的とする。

本発明によるフィルタ回路は、入力電圧を電流に変換して出力する電圧電流変換器と該電圧電流変換器の出力に結合された第１容量とを各段が含み、該第１容量に充電された電圧を各段の出力として次段に供給する複数段の積分器と、前記複数段の最終段の積分器の出力に接続される一端を有する抵抗と、該複数段の積分器の少なくとも一段の出力を前記抵抗の他端にフィードフォワード結合する第２容量を含むことを特徴とする。

本発明によるシグマデルタＡ／Ｄ変換器は、入力電圧を電流に変換して出力する電圧電流変換器と該電圧電流変換器の出力に結合された第１容量とを各段が含み、該第１容量に充電された電圧を各段の出力として次段に供給する複数段の積分器と、前記複数段の最終段の積分器の出力に接続される一端を有する抵抗と、該複数段の積分器の少なくとも一段の出力を前記抵抗の他端にフィードフォワード結合する第２容量とを含むフィルタ回路と、該フィルタ回路の前記抵抗の他端に入力が結合されデジタル信号を出力するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力に結合され該デジタル信号に応じた信号レベルを有するアナログ信号を出力するＤＡＣと、外部アナログ入力と該ＤＡＣの出力とに結合され該外部アナログ入力と該アナログ信号との差分信号を該フィルタ回路に供給する差分回路を含むことを特徴とする。

本発明の少なくともひとつの実施例によれば、従来フィードフォワード経路に用いていた電圧電流変換アンプの代わりに容量素子を用いることで、フィードフォワード電圧電流変換アンプを用いる場合と同等の位相補償を実現することができる。容量素子でフィードフォワード電圧電流変換アンプを置き換えることによりアクティブ素子を削減し、従来技術の構成に比較して消費電力を低減することができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。なお以下に説明する本願発明のフィルタは、シグマデルタＡ／Ｄ変換器のループフィルタとしての使用に適しているが、その応用はシグマデルタＡ／Ｄ変換器に限られるものではなく、本願発明はｇｍ−Ｃ型のフィルタ一般に適用可能なものである。

図６は、従来構成のフィルタから一段の積分器及びフィードフォワード部分を抜き出して示す図である。図７は、一段の積分器及びフィードフォワード部分を本発明により構成した場合の回路構成を示す回路図である。

図６の構成は、例えば図５に示す従来構成のフィルタにおいて、例えば電圧電流変換アンプ４０２及び４１０並びに容量４０６に対応する部分である。図６に示す構成は、電圧電流変換アンプ（ＯＴＡ）５０１及び５０２、及び容量５０３を含む。説明を簡単にするために、電圧電流変換アンプ５０２の出力は、出力抵抗を介さずに直接に接地点に接続されるものとする。容量５０３のインピーダンスは１／ｓＣ１である。出力電圧Ｖｏｕｔ（次段への入力）とフィードフォワード電流Ｉ_Ｆの値は、
Vout=(gm1/sC1)Vin （１）
I_F=gm2・Vin （２）
となる。ここでｇｍ１及びｇｍ２は、それぞれ電圧電流変換アンプ５０１及び５０２の相互コンダクタンスである。

図７の本発明による構成は、電圧電流変換アンプ（ＯＴＡ）６０１、及び容量６０２及び６０３を含む。容量６０３のインピーダンスは１／ｓＣ３であり、容量６０２のインピーダンスは１／ｓＣ４である。出力電圧Ｖｏｕｔ’（次段への入力）とフィードフォワード電流Ｉ_Ｆ’の値は、
Vout’=(gm3/sC3)・(C3/(C3+C4))・Vin （３）
I_F’=(C4/(C3+C4))・gm3・Vin （４）
となる。ここでｇｍ３は、電圧電流変換アンプ６０１の相互コンダクタンスである。

上記の式においてＶｏｕｔ＝Ｖｏｕｔ’及びＩＦ＝Ｉ_Ｆ’となるようにＣ３及びＣ４を選ぶことで、図６の従来構成の入出力特性と同一の入出力特性を図７の本願発明の構成により実現することができる。即ち、図６の構成における電圧電流変換アンプ５０２は、入力電圧Ｖｉｎの値に対応する値の電流Ｉ_Ｆを出力する。これに対して図７の本願発明の構成では、入力電圧Ｖｉｎを積分した出力電圧Ｖｏｕｔ’を容量６０２に結合することで、電圧Ｖｏｕｔ’の微分に比例した電流値（＝Ｃ４（ｄＶ／ｄｔ））を容量６０２により生成する。このようにして出力電圧Ｖｏｕｔ’を微分することにより、入力電圧Ｖｉｎの積分効果を相殺して、入力電圧Ｖｉｎの値に対応する値の電流Ｉ_Ｆ’を容量６０２により生成することができる。

なお実際には、フィルタの出力は直接に接地点に接続されるのではなく、負荷インピーダンスを介して接地点に接続される。しかし、負荷インピーダンスが周囲のインピーダンスと比較し十分小さい場合は、上記の式によりフィルタの特性をよく近似することができる。

このように本願発明においては、フィードフォワード電圧電流変換アンプの代わりに容量素子を用いることで、フィードフォワード電圧電流変換アンプを用いる場合と同等の位相補償を実現することができる。容量素子でフィードフォワード電圧電流変換アンプを置き換えることによりアクティブ素子が削減された分、本願発明の構成により消費電力を削減することができる。

図８は、図５の従来技術のフィルタと等価な特性を実現する本発明によるフィルタの構成を示す回路図である。図８のフィルタは、電圧電流変換アンプ７０１乃至７０４、積分容量７０５乃至７０８、フィードフォワード容量７０９乃至７１１、フィードフォワード電圧電流変換アンプ７１２、及び負荷抵抗７１３を含む。

フィードフォワード容量７０９により、図５のフィードフォワード電圧電流変換アンプ４０９の出力電流に相当するフィードフォワード電流を生成する。フィードフォワード容量７１０により、図５のフィードフォワード電圧電流変換アンプ４１０の出力電流に相当するフィードフォワード電流を生成する。更に、フィードフォワード容量７１１により、図５のフィードフォワード電圧電流変換アンプ４１１の出力電流に相当するフィードフォワード電流を生成する。またフィードフォワード電圧電流変換アンプ７１２は、図５のフィードフォワード電圧電流変換アンプ４１２に対応する。

図８の構成では、フィードフォワード電圧電流変換アンプ７１２については、最終段であり容量で置き換えることはできない。しかしながら電圧電流変換アンプは電圧電流変換をするアンプであるので、容易に抵抗素子で置き換えることが可能である。

図９は、図８のフィルタの変形例を示す図である。図９において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。図９の構成においては、フィードフォワード電圧電流変換アンプ７１２の代わりに、抵抗素子８１２を用いている。抵抗素子８１２は、入力側（フィードフォワード電圧電流変換アンプ７０４側）の電圧値に応じ、抵抗両端の電圧降下に比例した量の電流を流す。このように抵抗素子８１２により電圧電流変換機能を置き換えることで、アクティブ素子の数を更に少なくして、消費電力を更に削減することができる。

図１０は、電圧電流変換アンプの回路構成の一例を示す回路図である。図１０の電圧電流変換アンプは、差動入力及び差動出力の場合の構成を示したものである。

図１０の電圧電流変換アンプは、入力差動対をなすＮＭＯＳトランジスタ９０１及び９０２、電流源となるＰＭＯＳトランジスタ９０３及び９０４、電流源となるＮＭＯＳトランジスタ９０５及び９０６、及び電圧電流変換抵抗９０７及び９０８を含む。入力差動対をなすＮＭＯＳトランジスタ９０１及び９０２はソースフォロワとして機能する。このため、入力電圧差に比例した電圧差が抵抗９０７及び９０８の両端にかかり、電圧電流変換抵抗９０７及び９０８にはこの電圧差に応じた電流が流れる。

図１０の電圧電流変換アンプは、ＰＭＯＳトランジスタ９０３及び９０４およびＮＭＯＳトランジスタ９０５及び９０６によりバイアスされて増幅動作をする。ここで、ＮＭＯＳトランジスタ９０５及び９０６のゲートにはコモンモード・フィードバック（ＣＭＦＢ）がかかっている。ＰＭＯＳトランジスタ９０３及び９０４を流れる電流は同一の電流量となり、またＮＭＯＳトランジスタ９０５及び９０６を流れる電流も同一の電流量となる。従って、電流変換抵抗９０７及び９０８を流れる電流に等しい電流分が、差動電流出力として出力される。これにより電圧電流変換を実現することができる。

図１１は、図９に示す構成のフィルタの更なる変形例を示す回路図である。図１１において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１１の構成においては、図９において第１段の積分器をなす電圧電流変換アンプ７０１及び容量７０５の代わりに、オペアンプ１００１、抵抗１００２、及び容量１００３が設けられる。オペアンプ１００１、抵抗１００２、及び容量１００３はＲＣのアクティブフィルタを構成し、抵抗１００２により入力電圧に対応した値の電流を生成し、この電流を容量１００３に流すことで、入力電圧を積分した電圧を生成する。フィルタ初段にこのようなＲＣのアクティブフィルタを用いることで、フィルタ初段の歪み特性を改善することができる。

図１２は、図１１に示す構成のフィルタの更なる変形例を示す回路図である。図１２において、図１１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１２の構成においては、フィルタ初段のアクティブフィルタの出力から延びるフィードフォワード経路を更に設け、このフィードフォワード経路に位相補償用の容量１１０１を設けている。このようにして更なるフィードフォワード経路及び位相補償用の容量を設けることにより、高周波側での位相遅れを９０°ではなく０°として、更にフィルタ特性を改善することが可能となる。

図１１のフィルタは低周波で４次、高周波で１次の特性を有する。また図１２のフィルタは低周波で４次、高周波で０次の特性を有する。これらのフィルタは高次のΣΔ変調器に応用することができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

シグマデルタＡ／Ｄ変換器の構成を示す図である。位相遅れの問題について説明するための図である。位相遅れを補償するために零点を追加した場合について説明するための図である。２次のｇｍ−Ｃ型フィルタにおいて零点追加による位相補償を行う構成を示す図である。位相遅れを補償した４次のフィルタの構成を示す図である。従来構成のフィルタから一段の積分器及びフィードフォワード部分を抜き出して示す図である。一段の積分器及びフィードフォワード部分を本発明により構成した場合の回路構成を示す回路図である。図５の従来技術のフィルタと等価な特性を実現する本発明によるフィルタの構成を示す回路図である。図８のフィルタの変形例を示す図である。電圧電流変換アンプの回路構成の一例を示す回路図である。図９に示す構成のフィルタの更なる変形例を示す回路図である。図１１に示す構成のフィルタの更なる変形例を示す回路図である。

符号の説明

１１加減算器
１２ループフィルタ
１３Ａ／Ｄ変換器
１４ＤＡＣ
７０１〜７０４電圧電流変換アンプ
７０５〜７０８積分容量
７０９〜７１１フィードフォワード容量
７１２フィードフォワード電圧電流変換アンプ
７１３負荷抵抗

Claims

入力電圧を電流に変換して出力する電圧電流変換器と該電圧電流変換器の出力に結合された第１容量とを各段が含み、該第１容量に充電された電圧を各段の出力として次段に供給する複数段の積分器と、
前記複数段の最終段の積分器の出力に接続される一端を有する抵抗と、
該複数段の積分器の少なくとも一段の出力を前記抵抗の他端にフィードフォワード結合する第２容量
を含むことを特徴とするフィルタ回路。
前記抵抗は電圧電流変換器として機能することを特徴とする請求項１記載のフィルタ回路。
該第２容量は該複数段の積分器の該少なくとも一段の出力に一端が接続され、前記抵抗の他端に他の一端が接続されることを特徴とする請求項１記載のフィルタ回路。
該複数段の積分器の初段を除いた全ての段の出力が前記抵抗の他端に容量を介してフィードフォワード結合されることを特徴とする請求項１記載のフィルタ回路。
該複数段の積分器の初段の出力を前記抵抗の他端にフィードフォワード結合する容量を更に含むことを特徴とする請求項４記載のフィルタ回路。
該複数段の積分器の初段の積分器は、
オペアンプと、
該オペアンプの入力に結合される抵抗と、
該オペアンプの出力と該オペアンプの該入力とを結合する容量
を含むことを特徴とする請求項１記載のフィルタ回路。
入力電圧を電流に変換して出力する電圧電流変換器と該電圧電流変換器の出力に結合された第１容量とを各段が含み、該第１容量に充電された電圧を各段の出力として次段に供給する複数段の積分器と、
前記複数段の最終段の積分器の出力に接続される一端を有する抵抗と、
該複数段の積分器の少なくとも一段の出力を前記抵抗の他端にフィードフォワード結合する第２容量と
を含むフィルタ回路と、
該フィルタ回路の前記抵抗の他端に入力が結合されデジタル信号を出力するＡ／Ｄ変換器と、
該Ａ／Ｄ変換器の出力に結合され該デジタル信号に応じた信号レベルを有するアナログ信号を出力するＤＡＣと、
外部アナログ入力と該ＤＡＣの出力とに結合され該外部アナログ入力と該アナログ信号との差分信号を該フィルタ回路に供給する差分回路
を含むことを特徴とするシグマデルタＡ／Ｄ変換器。
前記抵抗は電圧電流変換器として機能することを特徴とする請求項７記載のシグマデルタＡ／Ｄ変換器。