JPH0575471A - 入力にデジタル−アナログコンバータを有する高次スイツチトキヤパシタフイルタ - Google Patents
入力にデジタル−アナログコンバータを有する高次スイツチトキヤパシタフイルタInfo
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- JPH0575471A JPH0575471A JP4025776A JP2577692A JPH0575471A JP H0575471 A JPH0575471 A JP H0575471A JP 4025776 A JP4025776 A JP 4025776A JP 2577692 A JP2577692 A JP 2577692A JP H0575471 A JPH0575471 A JP H0575471A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 本発明は、１ビットのデジタル信号流に対し
て低ノイズのフィルタリングを行う高次スイッチトキャ
パシタフィルタ（１２）を提供する。 【構成】 デジタル−アナログコンバータ（ＤＡＣ）
は、デジタル入力を１ビットデジタル出力へ変換するデ
ルタ−シグマ変調器（１０）と、この１ビットデジタル
出力をサンプルデータ領域のアナログ値に変換する４次
スイッチトキャパシタフィルタ（１２）とを有する。こ
のアナログ値はスイッチトキャパシタ／連続時間バッフ
ァ（１４）へ入力された後、能動ローパスフィルタ（１
８）によりフィルタリングされてアナログ出力となる。
この１ビットデジタル出力をアナログ値に変換するため
に１ビットＤＡＣ（２０）がバッファの１段目の積分段
と一体化されている。このＤＡＣの出力は加算点（２
２、４２）において４段目の積分段（３８）の出力（２
６）と加算される。このようにして、１段目の積分段
（２４）が４段目の積分段のノイズ出力に作用してそれ
を減少させることにより低ノイズの高次スイッチトキャ
パシタフィルタが実現される。
て低ノイズのフィルタリングを行う高次スイッチトキャ
パシタフィルタ（１２）を提供する。 【構成】 デジタル−アナログコンバータ（ＤＡＣ）
は、デジタル入力を１ビットデジタル出力へ変換するデ
ルタ−シグマ変調器（１０）と、この１ビットデジタル
出力をサンプルデータ領域のアナログ値に変換する４次
スイッチトキャパシタフィルタ（１２）とを有する。こ
のアナログ値はスイッチトキャパシタ／連続時間バッフ
ァ（１４）へ入力された後、能動ローパスフィルタ（１
８）によりフィルタリングされてアナログ出力となる。
この１ビットデジタル出力をアナログ値に変換するため
に１ビットＤＡＣ（２０）がバッファの１段目の積分段
と一体化されている。このＤＡＣの出力は加算点（２
２、４２）において４段目の積分段（３８）の出力（２
６）と加算される。このようにして、１段目の積分段
（２４）が４段目の積分段のノイズ出力に作用してそれ
を減少させることにより低ノイズの高次スイッチトキャ
パシタフィルタが実現される。
Description
【０００１】
【産業上の利用分野】本発明は一般的にスイッチトキャ
パシタフィルタに関し、さらに詳細にはデルタ−シグマ
デジタル変調器とスイッチトキャパシタフィルタとを用
いたデジタル−アナログコンバータに関する。
パシタフィルタに関し、さらに詳細にはデルタ−シグマ
デジタル変調器とスイッチトキャパシタフィルタとを用
いたデジタル−アナログコンバータに関する。
【０００２】
【従来の技術】従来型デジタル−アナログコンバータで
は、最初の変換段の後に望ましくないノイズをフィルタ
リングにより除去するための多段ローパスフィルタが設
けられている。デジタル−アナログコンバータの一種に
デルタ−シグマデジタル変調器を用いるタイプがある。
デルタ−シグマ変調器はデジタル入力を受けて１ビット
のデジタル出力へ変換する。通常、この出力は１ビット
のＤＡＣ（デジタル−アナログコンバータ）を通した後
能動ＲＣローパスフィルタへ加えられる。この能動ＲＣ
ローパスフィルタは、所望のフィルタリングを実現する
ため直列の抵抗及び種々の能動コンポーネントを接続し
たものである。このタイプのフィルタはこれらのコンポ
ーネントのばらつきに敏感であるという欠点がある。従
って微調整にかなりの手間がかかる。
は、最初の変換段の後に望ましくないノイズをフィルタ
リングにより除去するための多段ローパスフィルタが設
けられている。デジタル−アナログコンバータの一種に
デルタ−シグマデジタル変調器を用いるタイプがある。
デルタ−シグマ変調器はデジタル入力を受けて１ビット
のデジタル出力へ変換する。通常、この出力は１ビット
のＤＡＣ（デジタル−アナログコンバータ）を通した後
能動ＲＣローパスフィルタへ加えられる。この能動ＲＣ
ローパスフィルタは、所望のフィルタリングを実現する
ため直列の抵抗及び種々の能動コンポーネントを接続し
たものである。このタイプのフィルタはこれらのコンポ
ーネントのばらつきに敏感であるという欠点がある。従
って微調整にかなりの手間がかかる。
【０００３】フィルタのひとつのタイプとして、スイッ
チトキャパシタフィルタを最適化したものがある。しか
しながら、このタイプのフィルタは、デルタ−シグマ変
調器を用いるＤＡＣのスイッチトキャパシタフィルタが
縦続接続したバイカッド（ｂｉ−ｑｕａｄ）スイッチト
キャパシタフィルタにより構成されるため、ノイズ特性
がその極限まで最適化されない。このため、多数のバイ
カッド段により総合的なフィルタ作用に望ましくないか
なりのノイズ成分が導入されるという問題がある。
チトキャパシタフィルタを最適化したものがある。しか
しながら、このタイプのフィルタは、デルタ−シグマ変
調器を用いるＤＡＣのスイッチトキャパシタフィルタが
縦続接続したバイカッド（ｂｉ−ｑｕａｄ）スイッチト
キャパシタフィルタにより構成されるため、ノイズ特性
がその極限まで最適化されない。このため、多数のバイ
カッド段により総合的なフィルタ作用に望ましくないか
なりのノイズ成分が導入されるという問題がある。
【０００４】いかなるタイプであれスイッチトキャパシ
タフィルタを用いる従来型デジタルーアナログコンバー
タに存在する問題は、スイッチトキャパシタフィルタの
出力をサンプルデータ領域から連続時間領域へ変換する
必要がある点である。過去において、能動フィルタを用
いることによりスイッチトキャパシタからのサンプルデ
ータ出力を連続時間出力へ直接変換していた。しかしな
がら、通常、この変換により信号に大きなひずみが導入
される。
タフィルタを用いる従来型デジタルーアナログコンバー
タに存在する問題は、スイッチトキャパシタフィルタの
出力をサンプルデータ領域から連続時間領域へ変換する
必要がある点である。過去において、能動フィルタを用
いることによりスイッチトキャパシタからのサンプルデ
ータ出力を連続時間出力へ直接変換していた。しかしな
がら、通常、この変換により信号に大きなひずみが導入
される。
【０００５】本発明はデジタル−アナログコンバータを
提供する。このデジタル−アナログコンバータは、ｎビ
ットデジタルワードを受けてこのｎビットデジタルワー
ドをｎよりも小さいｍビットのデジタルワードを表わす
ｍビットデジタル信号流へ変換するデジタル部分を含
む。ｍビットデジタル信号流はｍビットＤＡＣにより受
信されてアナログ値へ変換される。アナログ部分はこの
アナログ値を受けてフィルタリングすることによりアナ
ログ値を形成する。このアナログ部分は２よりも多い積
分段を有するスイッチトキャパシタフィルタを含む。こ
のスイッチトキャパシタフィルタの少なくとも２次より
も大きい後続段のノイズはスイッチトキャパシタフィル
タへの入力段の影響を受ける。
提供する。このデジタル−アナログコンバータは、ｎビ
ットデジタルワードを受けてこのｎビットデジタルワー
ドをｎよりも小さいｍビットのデジタルワードを表わす
ｍビットデジタル信号流へ変換するデジタル部分を含
む。ｍビットデジタル信号流はｍビットＤＡＣにより受
信されてアナログ値へ変換される。アナログ部分はこの
アナログ値を受けてフィルタリングすることによりアナ
ログ値を形成する。このアナログ部分は２よりも多い積
分段を有するスイッチトキャパシタフィルタを含む。こ
のスイッチトキャパシタフィルタの少なくとも２次より
も大きい後続段のノイズはスイッチトキャパシタフィル
タへの入力段の影響を受ける。
【０００６】本発明の第２の特徴は、ｍが１であり、デ
ジタル部分が１の密度がｎビットデジタル入力値に比例
する１ビットデジタル信号流を出力するデルタ−シグマ
デジタル変調器を有することである。１ビットデジタル
信号流はスイッチトキャパシタフィルタの入力段と一体
的な１ビットのデジタル−アナログコンバータへ入力さ
れる。スイッチトキャパシタフィルタは少なくとも４つ
の積分段を含み、４段目の出力が１段目の出力と加算さ
れる。このようにして、１段目が４段目のノイズ出力を
軽減する。
ジタル部分が１の密度がｎビットデジタル入力値に比例
する１ビットデジタル信号流を出力するデルタ−シグマ
デジタル変調器を有することである。１ビットデジタル
信号流はスイッチトキャパシタフィルタの入力段と一体
的な１ビットのデジタル−アナログコンバータへ入力さ
れる。スイッチトキャパシタフィルタは少なくとも４つ
の積分段を含み、４段目の出力が１段目の出力と加算さ
れる。このようにして、１段目が４段目のノイズ出力を
軽減する。
【０００７】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
につき詳細に説明する。
【０００８】
【実施例】図１は、低ノイズ／低ひずみのスイッチトキ
ャパシタ／連続時間フィルタを用いるデジタルーアナロ
グコンバータの全体ブロック図である。ｎビットデジタ
ル入力がインターポレーションフィルタ１１の入力へ印
加され、そのフィルタの出力がデジタル変調器１０の入
力へ加えられる。このデジタル変調器はｎビット入力を
ｎよりも小さいｍビットのデジタル出力へ変換するよう
作動可能である。好ましい実施例のデジタル変調器１０
は、ｎビットデジタルワードをｍビットデジタル出力へ
変換するデルタ−シグマデジタル変調器を用いるオーバ
サンプリング／ノイズシェーピング回路よりなる。好ま
しい実施例においてｍは１に等しい。しかしながら、多
ビット出力のデジタル変調器を用いることも可能であ
る。
ャパシタ／連続時間フィルタを用いるデジタルーアナロ
グコンバータの全体ブロック図である。ｎビットデジタ
ル入力がインターポレーションフィルタ１１の入力へ印
加され、そのフィルタの出力がデジタル変調器１０の入
力へ加えられる。このデジタル変調器はｎビット入力を
ｎよりも小さいｍビットのデジタル出力へ変換するよう
作動可能である。好ましい実施例のデジタル変調器１０
は、ｎビットデジタルワードをｍビットデジタル出力へ
変換するデルタ−シグマデジタル変調器を用いるオーバ
サンプリング／ノイズシェーピング回路よりなる。好ま
しい実施例においてｍは１に等しい。しかしながら、多
ビット出力のデジタル変調器を用いることも可能であ
る。
【０００９】好ましい実施例ではデルタ−シグマ変調器
を用いるが、任意のタイプの１ビットデジタル変調器ま
たはその均等物を用いてｎビットデジタルワードを１ビ
ットデジタル信号流に変換することも可能である。デル
タ−シグマ変調器は，その低レベル特性がよいことまた
差分非線形性（differential non-linearlity ）がよい
ことから使用される。デジタル変調器１０の一般的な動
作は当該技術分野において知られている。
を用いるが、任意のタイプの１ビットデジタル変調器ま
たはその均等物を用いてｎビットデジタルワードを１ビ
ットデジタル信号流に変換することも可能である。デル
タ−シグマ変調器は，その低レベル特性がよいことまた
差分非線形性（differential non-linearlity ）がよい
ことから使用される。デジタル変調器１０の一般的な動
作は当該技術分野において知られている。
【００１０】デジタル変調器１０からの１ビットデジタ
ル信号出力は、４次スイッチトキャパシタ・ローパスフ
ィルタ１２へ送られる。このフィルタ１２は、後述する
ようにその入力に１ビットのＤＡＣを一体化させたButt
erworth 型フィルタである。このフィルタ１２の出力
は、キャパシタのスイッチングによる出力を比較的低い
ひずみで連続時間フォーマットに変換するスイッチトキ
ャパシタ／連続時間バッファ回路１４へ入力される。次
いでこの信号は高インピーダンスで低ひずみの単位利得
バッファ１６へ入力され、その出力が能動ＲＣローパス
フィルタ１８へ入力される。能動ＲＣローパスフィルタ
１８の出力は、図１のデジタルーアナログコンバータ全
体の低インピーダンスアナログ出力を形成する。
ル信号出力は、４次スイッチトキャパシタ・ローパスフ
ィルタ１２へ送られる。このフィルタ１２は、後述する
ようにその入力に１ビットのＤＡＣを一体化させたButt
erworth 型フィルタである。このフィルタ１２の出力
は、キャパシタのスイッチングによる出力を比較的低い
ひずみで連続時間フォーマットに変換するスイッチトキ
ャパシタ／連続時間バッファ回路１４へ入力される。次
いでこの信号は高インピーダンスで低ひずみの単位利得
バッファ１６へ入力され、その出力が能動ＲＣローパス
フィルタ１８へ入力される。能動ＲＣローパスフィルタ
１８の出力は、図１のデジタルーアナログコンバータ全
体の低インピーダンスアナログ出力を形成する。
【００１１】図２は、スイッチトキャパシタ・ローパス
フィルタ１２の概略的なブロック図を示す。デルタ−シ
グマ変調器１０の１ビットデジタル出力は１ビットＤＡ
Ｃ２０へ入力される。１ビットＤＡＣ２０の出力は加算
点２２の正の入力へ入力されるが、その出力は１段目の
積分器２４に接続されている。加算点２２の負の入力は
ローパスフィルタ１２全体の出力ノード２６に接続され
ている。
フィルタ１２の概略的なブロック図を示す。デルタ−シ
グマ変調器１０の１ビットデジタル出力は１ビットＤＡ
Ｃ２０へ入力される。１ビットＤＡＣ２０の出力は加算
点２２の正の入力へ入力されるが、その出力は１段目の
積分器２４に接続されている。加算点２２の負の入力は
ローパスフィルタ１２全体の出力ノード２６に接続され
ている。
【００１２】１段目の積分器２４の出力は加算点２８の
正の入力に入力されるが、その負の入力はノード２６に
接続されている。加算点２８の出力は２段目の積分器３
０に入力される。２段目の積分器３０の出力は加算点３
２の正の入力に入力される。加算点３２の負の入力は出
力ノード２６に接続されている。加算点３２の出力は３
段目の積分器３４の入力に接続されている。３段目の積
分器３４の出力は加算点３６の正の入力に入力される。
加算点３６の負の入力はノード２６に接続されている。
加算点３６の出力は４段目の積分器３８に入力される
が、その出力はノード２６に接続されている。
正の入力に入力されるが、その負の入力はノード２６に
接続されている。加算点２８の出力は２段目の積分器３
０に入力される。２段目の積分器３０の出力は加算点３
２の正の入力に入力される。加算点３２の負の入力は出
力ノード２６に接続されている。加算点３２の出力は３
段目の積分器３４の入力に接続されている。３段目の積
分器３４の出力は加算点３６の正の入力に入力される。
加算点３６の負の入力はノード２６に接続されている。
加算点３６の出力は４段目の積分器３８に入力される
が、その出力はノード２６に接続されている。
【００１３】好ましい実施例において、加算点２２、２
８、３２は２つの正の入力を有し、３段目の積分器３４
は反転構成となっている。このため４段目の積分器３８
から反転した出力が得られる。これは図２の構造と等価
である。
８、３２は２つの正の入力を有し、３段目の積分器３４
は反転構成となっている。このため４段目の積分器３８
から反転した出力が得られる。これは図２の構造と等価
である。
【００１４】図２のフィルタは、スイッチトキャパシタ
トポロジーを用いた４次Butterworth 型フィルタを構成
する。スイッチトキャパシタトポロジーを利用すること
により、そのフィルタの製造は現在の製造技術の水準で
容易に行える。出力段から入力段へのフィードバックを
有する高次フィルタを用いることにより比較的低ノイズ
の動作が得られる。図２のフィルタの伝達関数は以下の
通りである。
トポロジーを用いた４次Butterworth 型フィルタを構成
する。スイッチトキャパシタトポロジーを利用すること
により、そのフィルタの製造は現在の製造技術の水準で
容易に行える。出力段から入力段へのフィードバックを
有する高次フィルタを用いることにより比較的低ノイズ
の動作が得られる。図２のフィルタの伝達関数は以下の
通りである。
【００１５】
【数１】 図３は、スイッチトキャパシタのトポロジーを示す図２
のフィルタのさらに詳細なブロック図である。１ビット
デジタル信号入力がスイッチトキャパシタ／ＤＡＣブロ
ック４０へ入力され、そのブロックの出力が加算ノード
４２へ入力される。加算ノード４２は加算点２２に相当
する。ノード４２の出力は増幅器４４の負の入力に入力
されるが、その正の入力は接地されている。キャパシタ
４６が増幅器４４の負の入力と出力との間に接続されて
いる。増幅器４４の出力はスイッチトキャパシタブロッ
ク４８に入力されるが、そのブロックの出力は加算ノー
ド５０に接続されている。加算ノード５０は加算点２８
に相当し、増幅器５２の負の入力に入力される。増幅器
５２の正の入力は接地されている。キャパシタ５４が増
幅器５２の負の入力と出力との間に接続されている。増
幅器５２とキャパシタ５４は２段目の積分器３０に相当
する。
のフィルタのさらに詳細なブロック図である。１ビット
デジタル信号入力がスイッチトキャパシタ／ＤＡＣブロ
ック４０へ入力され、そのブロックの出力が加算ノード
４２へ入力される。加算ノード４２は加算点２２に相当
する。ノード４２の出力は増幅器４４の負の入力に入力
されるが、その正の入力は接地されている。キャパシタ
４６が増幅器４４の負の入力と出力との間に接続されて
いる。増幅器４４の出力はスイッチトキャパシタブロッ
ク４８に入力されるが、そのブロックの出力は加算ノー
ド５０に接続されている。加算ノード５０は加算点２８
に相当し、増幅器５２の負の入力に入力される。増幅器
５２の正の入力は接地されている。キャパシタ５４が増
幅器５２の負の入力と出力との間に接続されている。増
幅器５２とキャパシタ５４は２段目の積分器３０に相当
する。
【００１６】増幅器５２の出力はスイッチトキャパシタ
ブロック５６に入力されるが、そのブロックの出力は加
算ノード５８に接続されている。加算ノード５８は加算
点３２に相当する。加算ノード５８は増幅器６０の負の
入力に入力されるが、その正の入力は接地されている。
キャパシタ６２が増幅器６０の負の入力と出力との間に
接続されている。増幅器６０とキャパシタ６２は３段目
の積分器３４に相当する。増幅器６０の出力はスイッチ
トキャパシタブロック６４に入力されるが、そのブロッ
クの出力は加算点３６に相当する加算ノード６６に接続
されている。加算ノード６６は増幅器６８の負の入力に
入力されるが、その正の入力は接地されている。キャパ
シタ７０が増幅器６８の負の入力と出力との間に接続さ
れている。増幅器６８とキャパシタ７０は４段目の積分
器３８に相当する。増幅器６８の出力は出力ノード２６
に接続されている。
ブロック５６に入力されるが、そのブロックの出力は加
算ノード５８に接続されている。加算ノード５８は加算
点３２に相当する。加算ノード５８は増幅器６０の負の
入力に入力されるが、その正の入力は接地されている。
キャパシタ６２が増幅器６０の負の入力と出力との間に
接続されている。増幅器６０とキャパシタ６２は３段目
の積分器３４に相当する。増幅器６０の出力はスイッチ
トキャパシタブロック６４に入力されるが、そのブロッ
クの出力は加算点３６に相当する加算ノード６６に接続
されている。加算ノード６６は増幅器６８の負の入力に
入力されるが、その正の入力は接地されている。キャパ
シタ７０が増幅器６８の負の入力と出力との間に接続さ
れている。増幅器６８とキャパシタ７０は４段目の積分
器３８に相当する。増幅器６８の出力は出力ノード２６
に接続されている。
【００１７】出力ノード２６はスイッチトキャパシタブ
ロック７２、７４、７６、７８を介してそれぞれ加算ノ
ード４２、５０、５８、６６へフィードバックされる。
ノード２６から増幅器４４の入力へ最終段積分器の出力
をフィードバックすることにより、入力段２４は最終段
の積分器３８の出力ノイズに影響を与えることができ
る。従って、増幅器４４とキャパシタ４６に相当する１
段目の積分器２４の利得は、出力段積分器３８を含む全
ての後続段の入力に関連するノイズを減少させる。その
結果、非常に低いノイズのスイッチトキャパシタフィル
タが得られる。
ロック７２、７４、７６、７８を介してそれぞれ加算ノ
ード４２、５０、５８、６６へフィードバックされる。
ノード２６から増幅器４４の入力へ最終段積分器の出力
をフィードバックすることにより、入力段２４は最終段
の積分器３８の出力ノイズに影響を与えることができ
る。従って、増幅器４４とキャパシタ４６に相当する１
段目の積分器２４の利得は、出力段積分器３８を含む全
ての後続段の入力に関連するノイズを減少させる。その
結果、非常に低いノイズのスイッチトキャパシタフィル
タが得られる。
【００１８】このフィルタは、３．０７２ ＭＨｚのサ
ンプリングレートで動作して−３ｄＢｚの帯域幅が２５
Ｋｈｚであり、１／２π−３ ｄＢの帯域幅に規準化
されたフィルタの伝達関数は以下の通りである。
ンプリングレートで動作して−３ｄＢｚの帯域幅が２５
Ｋｈｚであり、１／２π−３ ｄＢの帯域幅に規準化
されたフィルタの伝達関数は以下の通りである。
【００１９】
【数２】 スイッチトキャパシタブロック４０、４８、５６、６
４、７２、７４、７６、７８に用いるキャパシタ４６、
５４、６２、７０の容量値は、各キャパシタＣ１−Ｃ１
２に対して以下の如く与えられる。Ｃ１はスイッチトキ
ャパシタブロック４２に対応し、Ｃ２はブロック７０
に、Ｃ３はキャパシタ４６に、Ｃ４はブロック４８に、
Ｃ５はブロック７４に、Ｃ６はキャパシタ５４に、Ｃ７
はブロック５６に、Ｃ８はブロック７６に、Ｃ９はキャ
パシタ６２に、Ｃ１０はブロック６４に、Ｃ１１はブロ
ック７８に、Ｃ１２はキャパシタ７０に対応する。キャ
パシタＣ１−Ｃ１２の値は以下の通りである。 図４は、スイッチトキャパシタ／ＤＡＣブロック４０、
スイッチトキャパシタブロック７２及び増幅器４４の詳
細な論理図を示す。基準電圧がノード８０に接続され、
またこのノード８０はスイッチ８２を介してノード８４
に接続されている。ノード８４はキャパシタ８６の一方
の側に接続され、またスイッチ８８を介して接地されて
いる。キャパシタ８６のもう一方の側はノード９０に接
続され、このノード９０はスイッチ９２を介して加算ノ
ード４２に接続されている。ノード９０はまたスイッチ
９４を介して接地され、さらにスイッチ９６を介して接
地されている。
４、７２、７４、７６、７８に用いるキャパシタ４６、
５４、６２、７０の容量値は、各キャパシタＣ１−Ｃ１
２に対して以下の如く与えられる。Ｃ１はスイッチトキ
ャパシタブロック４２に対応し、Ｃ２はブロック７０
に、Ｃ３はキャパシタ４６に、Ｃ４はブロック４８に、
Ｃ５はブロック７４に、Ｃ６はキャパシタ５４に、Ｃ７
はブロック５６に、Ｃ８はブロック７６に、Ｃ９はキャ
パシタ６２に、Ｃ１０はブロック６４に、Ｃ１１はブロ
ック７８に、Ｃ１２はキャパシタ７０に対応する。キャ
パシタＣ１−Ｃ１２の値は以下の通りである。 図４は、スイッチトキャパシタ／ＤＡＣブロック４０、
スイッチトキャパシタブロック７２及び増幅器４４の詳
細な論理図を示す。基準電圧がノード８０に接続され、
またこのノード８０はスイッチ８２を介してノード８４
に接続されている。ノード８４はキャパシタ８６の一方
の側に接続され、またスイッチ８８を介して接地されて
いる。キャパシタ８６のもう一方の側はノード９０に接
続され、このノード９０はスイッチ９２を介して加算ノ
ード４２に接続されている。ノード９０はまたスイッチ
９４を介して接地され、さらにスイッチ９６を介して接
地されている。
【００２０】スイッチ８２はスイッチ９４と同様クロッ
クφ１により制御される。スイッチ８８はクロックφ２
により制御される。スイッチ９６はクロックφ２と単一
ビットデジタル入力「１ＢＩＴ」の逆数とのＡＮＤ論理
機能により制御される。スイッチ９２はクロックφ２の
ＡＮＤ機能と入力１ＢＩＴにより制御される。
クφ１により制御される。スイッチ８８はクロックφ２
により制御される。スイッチ９６はクロックφ２と単一
ビットデジタル入力「１ＢＩＴ」の逆数とのＡＮＤ論理
機能により制御される。スイッチ９２はクロックφ２の
ＡＮＤ機能と入力１ＢＩＴにより制御される。
【００２１】ノード８０の基準電圧はまたスイッチ９８
を介してノード１００に入力される。ノード１００はキ
ャパシタ１０２の一方の側に接続され、またスイッチ１
０４を介して接地されている。キャパシタ１０２のもう
一方の側はノード１０６に接続されている。ノード１０
６はスイッチ１０８を介して加算ノード４２に接続さ
れ、またスイッチ１１０とスイッチ１１２を介して接地
されている。
を介してノード１００に入力される。ノード１００はキ
ャパシタ１０２の一方の側に接続され、またスイッチ１
０４を介して接地されている。キャパシタ１０２のもう
一方の側はノード１０６に接続されている。ノード１０
６はスイッチ１０８を介して加算ノード４２に接続さ
れ、またスイッチ１１０とスイッチ１１２を介して接地
されている。
【００２２】スイッチ１０４及び１１０はクロックφ１
により制御され、スイッチ９８はクロックφ２により制
御される。スイッチ１１２はクロックφ２と入力信号１
ＢＩＴのＡＮＤ機能とにより制御される。スイッチ１０
８はクロックφ２と入力信号１ＢＩＴの逆数とのＡＮＤ
機能により制御される。このスイッチングにより、キャ
パシタ８６に関連するパスは非反転パスであり、キャパ
シタ１０２のパスは反転パスである。
により制御され、スイッチ９８はクロックφ２により制
御される。スイッチ１１２はクロックφ２と入力信号１
ＢＩＴのＡＮＤ機能とにより制御される。スイッチ１０
８はクロックφ２と入力信号１ＢＩＴの逆数とのＡＮＤ
機能により制御される。このスイッチングにより、キャ
パシタ８６に関連するパスは非反転パスであり、キャパ
シタ１０２のパスは反転パスである。
【００２３】ノード２６の出力はスイッチ１１６を介し
てノード１１８へ入力される。ノード１１８はキャパシ
タ１２０の一方の側に接続されており、またスイッチ１
２２を介して接地されている。キャパシタ１２０のもう
一方の側はノード１２４に接続されている。ノード１２
４はスイッチ１２６を介して加算ノード４２に接続され
ており、またスイッチ１２８を介して接地されている。
スイッチ１１６，１２２，１２６，１２８及びキャパシ
タ１２０がスイッチトキャパシタブロック７２を構成す
る。スイッチ１１６及び１２８はクロックφ１によりク
ロックされ、スイッチ１２２，１２６はクロックφ２に
よりクロックされるため、上述したように非反転トポロ
ジーが得られる。加えて、スイッチトキャパシタブロッ
ク７２を構成する要素はスイッチトキャパシタブロック
４８，５６，６４，７４，７６，７８を構成する要素と
同様であるが、そのキャパシタの値が異なっており、ブ
ロック６４，７８は反転構成になっている。これは従来
型スイッチトキャパシタの構成である。
てノード１１８へ入力される。ノード１１８はキャパシ
タ１２０の一方の側に接続されており、またスイッチ１
２２を介して接地されている。キャパシタ１２０のもう
一方の側はノード１２４に接続されている。ノード１２
４はスイッチ１２６を介して加算ノード４２に接続され
ており、またスイッチ１２８を介して接地されている。
スイッチ１１６，１２２，１２６，１２８及びキャパシ
タ１２０がスイッチトキャパシタブロック７２を構成す
る。スイッチ１１６及び１２８はクロックφ１によりク
ロックされ、スイッチ１２２，１２６はクロックφ２に
よりクロックされるため、上述したように非反転トポロ
ジーが得られる。加えて、スイッチトキャパシタブロッ
ク７２を構成する要素はスイッチトキャパシタブロック
４８，５６，６４，７４，７６，７８を構成する要素と
同様であるが、そのキャパシタの値が異なっており、ブ
ロック６４，７８は反転構成になっている。これは従来
型スイッチトキャパシタの構成である。
【００２４】図５は、クロックφ１及びクロックφ２並
びに単一ビット入力の作用を示すタイミング図である。
クロックφ１が高レベルのとき、スイッチ８２，９４は
閉位置にあり、従ってノード８４に接続されたキャパシ
タ８６のプレートが基準電圧に充電される。クロックφ
２が高レベルのとき、ノード８４はアース電位となり、
ノード９０は単一ビットデジタル入力が論理１のときに
限りスイッチ９２が閉じるため加算ノード４２に接続さ
れる。もしそうでなければ、スイッチ９２は開位置のま
まであり、スイッチ９６がノード９０を接地して、キャ
パシタ８６を放電させる。スイッチ１０８，１１２はそ
れと反対の態様で動作するため、１ＢＩＴが反対の論理
状態、即ち論理１の場合、キャパシタＣ２を用いて加算
点４２上の電圧が測定される。もちろん、電荷がキャパ
シタ８６または１０２から加算点４２へ転送されると同
時に、電荷はまたキャパシタ１２０から加算点４２へも
転送される。これがフィードバックであり、これにより
１段目の積分器が出力段のノイズを減少させる。これ
が、１段目のフィルターの入力に一体化された１ビット
ＤＡＣを用いる４次Butterworth 型フィルター全体のト
ポロジーを与える。
びに単一ビット入力の作用を示すタイミング図である。
クロックφ１が高レベルのとき、スイッチ８２，９４は
閉位置にあり、従ってノード８４に接続されたキャパシ
タ８６のプレートが基準電圧に充電される。クロックφ
２が高レベルのとき、ノード８４はアース電位となり、
ノード９０は単一ビットデジタル入力が論理１のときに
限りスイッチ９２が閉じるため加算ノード４２に接続さ
れる。もしそうでなければ、スイッチ９２は開位置のま
まであり、スイッチ９６がノード９０を接地して、キャ
パシタ８６を放電させる。スイッチ１０８，１１２はそ
れと反対の態様で動作するため、１ＢＩＴが反対の論理
状態、即ち論理１の場合、キャパシタＣ２を用いて加算
点４２上の電圧が測定される。もちろん、電荷がキャパ
シタ８６または１０２から加算点４２へ転送されると同
時に、電荷はまたキャパシタ１２０から加算点４２へも
転送される。これがフィードバックであり、これにより
１段目の積分器が出力段のノイズを減少させる。これ
が、１段目のフィルターの入力に一体化された１ビット
ＤＡＣを用いる４次Butterworth 型フィルター全体のト
ポロジーを与える。
【００２５】図６は、スイッチトキャパシタ／連続時間
バッファ回路１４の動作を説明するデジタル／アナログ
コンバータのブロック図である。一般的に、デルタ／シ
グマデジタル変調器１０はデジタル／サンプルアナログ
信号コンバータ１３０に組み込まれている。このブロッ
ク１３０の出力はサンプルデータ領域にあるデジタル入
力信号のアナログ値である。これはスイッチトキャパシ
タ／連続時間バッファ１４へ入力され、このバッファ１
４により連続時間アナログ信号への変換が事実上ひずみ
がまったく増加せずに行われる。単位利得増幅器１６は
バッファ１４の高インピーダンス動作を可能にする。増
幅器１６の出力は、６００オームのオーダーの比較的低
インピーダンス出力を駆動可能な能動ローパスフィルタ
１８へ入力される。
バッファ回路１４の動作を説明するデジタル／アナログ
コンバータのブロック図である。一般的に、デルタ／シ
グマデジタル変調器１０はデジタル／サンプルアナログ
信号コンバータ１３０に組み込まれている。このブロッ
ク１３０の出力はサンプルデータ領域にあるデジタル入
力信号のアナログ値である。これはスイッチトキャパシ
タ／連続時間バッファ１４へ入力され、このバッファ１
４により連続時間アナログ信号への変換が事実上ひずみ
がまったく増加せずに行われる。単位利得増幅器１６は
バッファ１４の高インピーダンス動作を可能にする。増
幅器１６の出力は、６００オームのオーダーの比較的低
インピーダンス出力を駆動可能な能動ローパスフィルタ
１８へ入力される。
【００２６】図７は、バッファ１４の動作を示す概略図
である。サンプルデータ領域における各データのサンプ
ル、即ち標本は不連続なステップで表わされる。図示の
目的のために正弦波を用いた。サンプル時間領域におけ
る唯一の重要なデータポイントはサンプルデータ値の端
部にあり、これはデータが有効である点である。このデ
ータをバッファ１４の出力を表わす滑らかなアナログ波
形に変換する必要がある。しかしながら、この変換は比
較的ひずみがない状態で行なう必要があり、スイッチト
キャパシタフィルタが理想の特性を持たない結果サンプ
ルデータがある程度のスルー（slew）で発生される場合
このような変換は困難である。このタイプの信号が普通
得られる。さらに、従来型バッファ回路を用いると、サ
ンプルデータ領域にさらにスルーが導入され、その結果
として連続時間領域への変換時ひずみが増加する。
である。サンプルデータ領域における各データのサンプ
ル、即ち標本は不連続なステップで表わされる。図示の
目的のために正弦波を用いた。サンプル時間領域におけ
る唯一の重要なデータポイントはサンプルデータ値の端
部にあり、これはデータが有効である点である。このデ
ータをバッファ１４の出力を表わす滑らかなアナログ波
形に変換する必要がある。しかしながら、この変換は比
較的ひずみがない状態で行なう必要があり、スイッチト
キャパシタフィルタが理想の特性を持たない結果サンプ
ルデータがある程度のスルー（slew）で発生される場合
このような変換は困難である。このタイプの信号が普通
得られる。さらに、従来型バッファ回路を用いると、サ
ンプルデータ領域にさらにスルーが導入され、その結果
として連続時間領域への変換時ひずみが増加する。
【００２７】図８は、サンプルデータ波形の概略図であ
る。サンプルデータは複数の不連続ステップ１３２で表
わされている。各ステップ１３２の端部にその値の有効
なアナログデータがある。これらのポイントをひずみが
発生しないように相互に接続する必要がある。
る。サンプルデータは複数の不連続ステップ１３２で表
わされている。各ステップ１３２の端部にその値の有効
なアナログデータがある。これらのポイントをひずみが
発生しないように相互に接続する必要がある。
【００２８】図９は、従来技術の寄生容量に不感な非反
転１次スイッチトキャパシタ・ローパスフィルタを示
す。増幅器１３４の入力がスイッチされる。スイッチト
キャパシタのサンプル入力電圧がスイッチ１３６の一方
の側に入力されるが、もう一方の側はキャパシタ１３８
の一方の側に接続されている。キャパシタ１３８のその
一方の側はまたスイッチ１４０を介して接地されてい
る。キャパシタ１３８のもう一方の側はスイッチ１４２
の一方の側に接続され、そのスイッチのもう一方の側は
増幅器１３４の負の入力に接続されている。キャパシタ
１３８のもう一方の側はまたスイッチ１４４を介して接
地されている。スイッチ１３６，１４４はクロックφ１
により制御され、スイッチ１４０，１４２はクロックφ
２により制御される。
転１次スイッチトキャパシタ・ローパスフィルタを示
す。増幅器１３４の入力がスイッチされる。スイッチト
キャパシタのサンプル入力電圧がスイッチ１３６の一方
の側に入力されるが、もう一方の側はキャパシタ１３８
の一方の側に接続されている。キャパシタ１３８のその
一方の側はまたスイッチ１４０を介して接地されてい
る。キャパシタ１３８のもう一方の側はスイッチ１４２
の一方の側に接続され、そのスイッチのもう一方の側は
増幅器１３４の負の入力に接続されている。キャパシタ
１３８のもう一方の側はまたスイッチ１４４を介して接
地されている。スイッチ１３６，１４４はクロックφ１
により制御され、スイッチ１４０，１４２はクロックφ
２により制御される。
【００２９】フィードバック回路には、増幅器１３４の
負の入力と出力との間に接続したフィードバックキャパ
シタ１４６が設けられている。増幅器１３４の負の入力
はまたスイッチ１４８の一方の側に接続され、そのスイ
ッチのもう一方の側はキャパシタ１５０の一方の側に接
続されている。キャパシタ１５０のその一方の側はまた
スイッチ１５２を介して接地されている。キャパシタ１
５０のもう一方の側はスイッチ１５４を介して接地さ
れ、またスイッチ１５６の一方の側に接続されている。
スイッチ１５６のもう一方の側は増幅器１３４の出力に
接続されている。スイッチ１５２，１５４はクロックφ
１により制御され、スイッチ１４８，１５６はクロック
φ２により制御される。
負の入力と出力との間に接続したフィードバックキャパ
シタ１４６が設けられている。増幅器１３４の負の入力
はまたスイッチ１４８の一方の側に接続され、そのスイ
ッチのもう一方の側はキャパシタ１５０の一方の側に接
続されている。キャパシタ１５０のその一方の側はまた
スイッチ１５２を介して接地されている。キャパシタ１
５０のもう一方の側はスイッチ１５４を介して接地さ
れ、またスイッチ１５６の一方の側に接続されている。
スイッチ１５６のもう一方の側は増幅器１３４の出力に
接続されている。スイッチ１５２，１５４はクロックφ
１により制御され、スイッチ１４８，１５６はクロック
φ２により制御される。
【００３０】図９のフィルタの構成が単位低周波利得
（即ち、入力サンプリングキャパシタ１３８の値がスイ
ッチトフィードバックキャパシタ１５０と等しい）を持
つように構成されていると仮定した場合、ｚ領域の伝達
関数は以下の通りである。
（即ち、入力サンプリングキャパシタ１３８の値がスイ
ッチトフィードバックキャパシタ１５０と等しい）を持
つように構成されていると仮定した場合、ｚ領域の伝達
関数は以下の通りである。
【００３１】
【数３】 そのフィルタがＤＣ入力で定常状態に到達した後、その
出力はサンプリングが起こる直前にＤＣ入力値に落ち着
いている。等しい値のスイッチトキャパシタを用い、出
力電圧が入力電圧に等しい（これはＤＣ電圧に等しい）
場合、このサンプリングが生じても未スイッチング状態
のフィードバックキャパシタ１４６上の電荷には影響が
ない。しかしながら、キャパシタ１３８と、このキャパ
シタと値が実質的に等しいキャパシタ１５０との直列容
量上の電圧極性の変化が要求する電荷を運ぶ出力をこの
増幅器１３４が発生しなければならない。この電荷の要
求により増幅器１３４が一時的に非線形整定挙動をする
よう駆動されることがあり、これが後続の連続時間ブロ
ックにおいてひずみとして観察される。
出力はサンプリングが起こる直前にＤＣ入力値に落ち着
いている。等しい値のスイッチトキャパシタを用い、出
力電圧が入力電圧に等しい（これはＤＣ電圧に等しい）
場合、このサンプリングが生じても未スイッチング状態
のフィードバックキャパシタ１４６上の電荷には影響が
ない。しかしながら、キャパシタ１３８と、このキャパ
シタと値が実質的に等しいキャパシタ１５０との直列容
量上の電圧極性の変化が要求する電荷を運ぶ出力をこの
増幅器１３４が発生しなければならない。この電荷の要
求により増幅器１３４が一時的に非線形整定挙動をする
よう駆動されることがあり、これが後続の連続時間ブロ
ックにおいてひずみとして観察される。
【００３２】図１０は、本発明によるスイッチトキャパ
シタ／連続時間バッファ回路の概略図である。増幅器１
６０の正の入力が接地されており、その負の入力は入力
ノード１６２に接続されている。スイッチ１６４の一方
の側がスイッチトキャパシタによるサンプルされた入力
電圧を受けるが、もう一方の側はキャパシタ１６６の一
方の側に接続されている。キャパシタ１６６のその一方
の側はまたスイッチ１６８を介して増幅器１６０の出力
に接続されている。キャパシタ１６６のもう一方の側は
スイッチ１７０を通して接地され、またスイッチ１７２
を介して入力ノード１６２に接続されている。フィード
バックキャパシタ１７４が入力ノード１６２と増幅器１
６０の出力とを接続している。
シタ／連続時間バッファ回路の概略図である。増幅器１
６０の正の入力が接地されており、その負の入力は入力
ノード１６２に接続されている。スイッチ１６４の一方
の側がスイッチトキャパシタによるサンプルされた入力
電圧を受けるが、もう一方の側はキャパシタ１６６の一
方の側に接続されている。キャパシタ１６６のその一方
の側はまたスイッチ１６８を介して増幅器１６０の出力
に接続されている。キャパシタ１６６のもう一方の側は
スイッチ１７０を通して接地され、またスイッチ１７２
を介して入力ノード１６２に接続されている。フィード
バックキャパシタ１７４が入力ノード１６２と増幅器１
６０の出力とを接続している。
【００３３】動作について説明すると、図１０のバッフ
ァ回路は図９に関して上述した潜在的なひずみ発生機構
を、低周波数定常動作時に増幅器１６０に対する電荷の
要求を軽減することにより消滅させる。単一の入力キャ
パシタ１６６は入力と出力との間で直接スイッチングさ
れるため、出力電圧が入力電圧と等しく、入力電圧が直
流のような比較的低周波数の電圧に等しい時は任意のキ
ャパシタ上に正味の電圧変化はない。従って、増幅器の
出力１６０に対して電荷の要求がない。このようにして
ひずみが比較的低くなる。単位利得バッファ１６の形の
高インピーダンス負荷を駆動するため、さらに効果が向
上する。
ァ回路は図９に関して上述した潜在的なひずみ発生機構
を、低周波数定常動作時に増幅器１６０に対する電荷の
要求を軽減することにより消滅させる。単一の入力キャ
パシタ１６６は入力と出力との間で直接スイッチングさ
れるため、出力電圧が入力電圧と等しく、入力電圧が直
流のような比較的低周波数の電圧に等しい時は任意のキ
ャパシタ上に正味の電圧変化はない。従って、増幅器の
出力１６０に対して電荷の要求がない。このようにして
ひずみが比較的低くなる。単位利得バッファ１６の形の
高インピーダンス負荷を駆動するため、さらに効果が向
上する。
【００３４】図１１は、従来技術の単位利得バッファ回
路の概略図である。２つの差動入力トランジスタ１７
０，１７２が設けられており、これらのソースが共通ノ
ード１７４に接続されている。このノード１７４はＮチ
ャンネルトランジスタ１７６のソース−ドレインパスを
介して供給電圧ＶＳＳＡに接続されている。このゲート
はバイアス電圧に接続されているため、トランジスタ１
７６は電流源として働く。トランジスタ１７０のドレイ
ンはＰチャンネルトランジスタ１７８のソース−ドレイ
ンパスの一方の側に接続されており、もう一方の側はノ
ード１８０上の正の供給電圧ＶＤＤＡに接続されてい
る。トランジスタ１７８のゲートはそのドレインに接続
されている。同様に、トランジスタ１７２のドレインは
トランジスタ１８２のソース−ドレインパスの一方の側
に接続され、もう一方の側がノード１８０に接続されて
いる。トランジスタ１８２のゲートはトランジスタ１７
８のゲートに接続されている。トランジスタ１７０のゲ
ートは負の入力を、またトランジスタ１７２のゲートは
正の入力を構成する。またトランジスタ１７２のドレイ
ンはＰチャンネルトランジスタである出力駆動トランジ
スタ１８４のゲートに接続された差動増幅器の出力とな
り、このトランジスタ１８４のソース−ドレインパスの
一方の側はノード１８０へ、またもう一方の側は出力ノ
ード１８６に接続されている。出力ノード１８６はこの
増幅器の入力であるトランジスタ１７０のゲートに接続
されている。電流源となるトランジスタ１８８のソース
−ドレインパスはノード１８６と電圧ＶＳＳＡとの間に
接続されている。トランジスタ１８８のゲートはバイア
ス電圧に接続されている。
路の概略図である。２つの差動入力トランジスタ１７
０，１７２が設けられており、これらのソースが共通ノ
ード１７４に接続されている。このノード１７４はＮチ
ャンネルトランジスタ１７６のソース−ドレインパスを
介して供給電圧ＶＳＳＡに接続されている。このゲート
はバイアス電圧に接続されているため、トランジスタ１
７６は電流源として働く。トランジスタ１７０のドレイ
ンはＰチャンネルトランジスタ１７８のソース−ドレイ
ンパスの一方の側に接続されており、もう一方の側はノ
ード１８０上の正の供給電圧ＶＤＤＡに接続されてい
る。トランジスタ１７８のゲートはそのドレインに接続
されている。同様に、トランジスタ１７２のドレインは
トランジスタ１８２のソース−ドレインパスの一方の側
に接続され、もう一方の側がノード１８０に接続されて
いる。トランジスタ１８２のゲートはトランジスタ１７
８のゲートに接続されている。トランジスタ１７０のゲ
ートは負の入力を、またトランジスタ１７２のゲートは
正の入力を構成する。またトランジスタ１７２のドレイ
ンはＰチャンネルトランジスタである出力駆動トランジ
スタ１８４のゲートに接続された差動増幅器の出力とな
り、このトランジスタ１８４のソース−ドレインパスの
一方の側はノード１８０へ、またもう一方の側は出力ノ
ード１８６に接続されている。出力ノード１８６はこの
増幅器の入力であるトランジスタ１７０のゲートに接続
されている。電流源となるトランジスタ１８８のソース
−ドレインパスはノード１８６と電圧ＶＳＳＡとの間に
接続されている。トランジスタ１８８のゲートはバイア
ス電圧に接続されている。
【００３５】図１１に示した従来技術の増幅器の差動入
力トランジスタ対１７０，１７２では、その大きな共通
モード信号により２つのひずみ発生機構が生まれる。第
１の機構は差動トランジスタ対１７０，１７２のドレイ
ン・ソース間電圧（ＶＤＳ）が信号により大きく変化す
ることによる。これらのトランジスタのＩＤ対ＶＤＳ、
即ち出力コンダクタンス特性にミスマッチがあれば、こ
れらのトランジスタのゲート・ソース間電圧ＶＧＳの差
を導入してドレイン電流（ＩＤ）を等しい値に維持する
必要がある。このＶＧＳの差はバッファの入力／出力特
性においてひずみとして現われる。共通モード信号が大
きい時従来技術の増幅器／バッファ回路に存在する第２
のひずみ発生機構は、電流源トランジスタ１７６のドレ
イン・ソース間電圧が信号により大きく変化することに
よる。トランジスタ１７６の出力インピーダンスが有限
であるため、トランジスタ１７６のＶＤＳの変化により
差動対のバイアス電流が入力信号と共に変化する。差動
トランジスタ対のＩＤ対ＶＧＳ、即ちトランスコンダク
タンス特性にミスマッチがあれば、これらの装置のゲー
ト・ソース間電圧の差を再び導入して電流の平衡を等し
く維持する必要がある。これらのひずみ発生機構は共に
増幅器の差動入力段で起こるため、閉ループ動作時では
開ループ増幅器利得はまったくこれらの作用を軽減しな
いことを指摘することが重要である。
力トランジスタ対１７０，１７２では、その大きな共通
モード信号により２つのひずみ発生機構が生まれる。第
１の機構は差動トランジスタ対１７０，１７２のドレイ
ン・ソース間電圧（ＶＤＳ）が信号により大きく変化す
ることによる。これらのトランジスタのＩＤ対ＶＤＳ、
即ち出力コンダクタンス特性にミスマッチがあれば、こ
れらのトランジスタのゲート・ソース間電圧ＶＧＳの差
を導入してドレイン電流（ＩＤ）を等しい値に維持する
必要がある。このＶＧＳの差はバッファの入力／出力特
性においてひずみとして現われる。共通モード信号が大
きい時従来技術の増幅器／バッファ回路に存在する第２
のひずみ発生機構は、電流源トランジスタ１７６のドレ
イン・ソース間電圧が信号により大きく変化することに
よる。トランジスタ１７６の出力インピーダンスが有限
であるため、トランジスタ１７６のＶＤＳの変化により
差動対のバイアス電流が入力信号と共に変化する。差動
トランジスタ対のＩＤ対ＶＧＳ、即ちトランスコンダク
タンス特性にミスマッチがあれば、これらの装置のゲー
ト・ソース間電圧の差を再び導入して電流の平衡を等し
く維持する必要がある。これらのひずみ発生機構は共に
増幅器の差動入力段で起こるため、閉ループ動作時では
開ループ増幅器利得はまったくこれらの作用を軽減しな
いことを指摘することが重要である。
【００３６】図１２は、ＤＡＣの単位利得バッファ回路
の単純化した概略図である。２つの差動入力トランジス
タ１９０，２００が設けられており、これらは共にＮチ
ャンネル装置であってソースが共に共通ノード２０２に
接続されている。トランジスタ１９０のゲートはバッフ
ァの正の入力を構成し、またトランジスタ２００のゲー
トが負の入力を構成する。電流源２０４は電流Ｉ´を与
えるためにトランジスタ１９０のドレインに接続されて
いる。同様に、電流源２０６はトランジスタ２００のド
レインに接続されて等しい電流Ｉ´を与える。共通ノー
ド２０２と供給電圧ＶＳＳＡとの間には電流源２０８が
接続されて２Ｉの電流シンクを与える。もう１つの電流
源である２１０はノード２０２に直接接続されて電流△
Ｉを与える。電流源２１０はトランジスタ１９０，２０
０のそれぞれのドレインとそれぞれの電流源２０４，２
０６との間に存在する２つの制御ボックス２１２により
制御されてここを通る電流を感知する。制御ボックス２
１２は電流源２１０を制御して△Ｉの値をトランジスタ
１９０，２００を流れる電流が電流源２０８の電流のば
らつきとは無関係に一定値ＩＤに維持されるように調整
する。従って、差動入力トランジスタ対１９０，２００
は入力共通モード信号が大きい状態のもとでも一定のＩ
Ｄモードで作動する。２つのトランジスタ１９０，２０
０に等しいドレイン電流が強制的に流れるように電流源
２０４，２０６を作動することが可能であり、一方電流
源２１０が共通ノード２０２における電流差を吸収する
よう作動することが可能である。
の単純化した概略図である。２つの差動入力トランジス
タ１９０，２００が設けられており、これらは共にＮチ
ャンネル装置であってソースが共に共通ノード２０２に
接続されている。トランジスタ１９０のゲートはバッフ
ァの正の入力を構成し、またトランジスタ２００のゲー
トが負の入力を構成する。電流源２０４は電流Ｉ´を与
えるためにトランジスタ１９０のドレインに接続されて
いる。同様に、電流源２０６はトランジスタ２００のド
レインに接続されて等しい電流Ｉ´を与える。共通ノー
ド２０２と供給電圧ＶＳＳＡとの間には電流源２０８が
接続されて２Ｉの電流シンクを与える。もう１つの電流
源である２１０はノード２０２に直接接続されて電流△
Ｉを与える。電流源２１０はトランジスタ１９０，２０
０のそれぞれのドレインとそれぞれの電流源２０４，２
０６との間に存在する２つの制御ボックス２１２により
制御されてここを通る電流を感知する。制御ボックス２
１２は電流源２１０を制御して△Ｉの値をトランジスタ
１９０，２００を流れる電流が電流源２０８の電流のば
らつきとは無関係に一定値ＩＤに維持されるように調整
する。従って、差動入力トランジスタ対１９０，２００
は入力共通モード信号が大きい状態のもとでも一定のＩ
Ｄモードで作動する。２つのトランジスタ１９０，２０
０に等しいドレイン電流が強制的に流れるように電流源
２０４，２０６を作動することが可能であり、一方電流
源２１０が共通ノード２０２における電流差を吸収する
よう作動することが可能である。
【００３７】図１３は、ＤＡＣの単位利得バッファ回路
のさらに詳細な回路図である。共通ノード２０２はトラ
ンジスタ２１４のソース−ドレインパスの一方の側に接
続され、もう一方の側はＶＳＳＡに接続されている。ト
ランジスタ２１４は電流源２０８に相当する。このトラ
ンジスタ２１４のゲートはバイアス電圧に接続されてい
る。トランジスタ１９０のドレインはカスコードＮチャ
ンネルトランジスタ２１６のソース−ドレインパスを介
してノード２１８に接続されている。トランジスタ２１
６のゲートは動的バイアスノード２２０に接続されてい
る。ノード２１８はＰチャンネルトランジスタ２２２の
ソース−ドレインパスの一方の側に接続されており、も
う一方の側はＶＤＤＡに接続した供給ノード２２４に接
続されている。トランジスタ２２２のゲートはバイアス
電圧に接続されて電流源２０４として働く。同様に、ト
ランジスタ２００のドレインはＮチャンネルカスコード
トランジスタ２２６のソース−ドレインパスを介してノ
ード２２８に接続されている。トランジスタ２２６のゲ
ートはノード２２０に接続されている。ノード２２８は
Ｐチャンネルトランジスタ２３０のソース−ドレインパ
スの一方の側に接続され、もう一方の側はノード２２４
に接続されている。トランジスタ２３０のゲートはバイ
アス電圧に接続されて電流源２０６として働く。
のさらに詳細な回路図である。共通ノード２０２はトラ
ンジスタ２１４のソース−ドレインパスの一方の側に接
続され、もう一方の側はＶＳＳＡに接続されている。ト
ランジスタ２１４は電流源２０８に相当する。このトラ
ンジスタ２１４のゲートはバイアス電圧に接続されてい
る。トランジスタ１９０のドレインはカスコードＮチャ
ンネルトランジスタ２１６のソース−ドレインパスを介
してノード２１８に接続されている。トランジスタ２１
６のゲートは動的バイアスノード２２０に接続されてい
る。ノード２１８はＰチャンネルトランジスタ２２２の
ソース−ドレインパスの一方の側に接続されており、も
う一方の側はＶＤＤＡに接続した供給ノード２２４に接
続されている。トランジスタ２２２のゲートはバイアス
電圧に接続されて電流源２０４として働く。同様に、ト
ランジスタ２００のドレインはＮチャンネルカスコード
トランジスタ２２６のソース−ドレインパスを介してノ
ード２２８に接続されている。トランジスタ２２６のゲ
ートはノード２２０に接続されている。ノード２２８は
Ｐチャンネルトランジスタ２３０のソース−ドレインパ
スの一方の側に接続され、もう一方の側はノード２２４
に接続されている。トランジスタ２３０のゲートはバイ
アス電圧に接続されて電流源２０６として働く。
【００３８】Ｐチャンネルフィードバックトランジスタ
２３２のソース−ドレインパスの一方の側はノード２２
４に接続され、もう一方の側はノード２２０に接続され
ている。トランジスタ２３２のゲートはノード２１８に
接続されている。同様に、Ｐチャンネルフィードバック
トランジスタ２３４のソース−ドレインパスの一方の側
はノード２２４に接続され、もう一方の側はノード２２
０に接続されている。トランジスタ２３４のゲートはノ
ード２２８に接続されている。Ｎチャンネルトランジス
タ２３６のドレインとゲートはノード２２０に接続さ
れ、そのソースはノード２０２に接続されてノード２０
２に電流△Ｉを与えると共にトランジスタ２１６，２２
６に動的なゲートバイアスを与える。
２３２のソース−ドレインパスの一方の側はノード２２
４に接続され、もう一方の側はノード２２０に接続され
ている。トランジスタ２３２のゲートはノード２１８に
接続されている。同様に、Ｐチャンネルフィードバック
トランジスタ２３４のソース−ドレインパスの一方の側
はノード２２４に接続され、もう一方の側はノード２２
０に接続されている。トランジスタ２３４のゲートはノ
ード２２８に接続されている。Ｎチャンネルトランジス
タ２３６のドレインとゲートはノード２２０に接続さ
れ、そのソースはノード２０２に接続されてノード２０
２に電流△Ｉを与えると共にトランジスタ２１６，２２
６に動的なゲートバイアスを与える。
【００３９】ノード２２８はＰチャンネルトランジスタ
２３７のゲートに接続され、そのソース−ドレインパス
はノード２２４と出力ノード２３８との間に接続されて
いる。同様に、ノード２３８はＮチャンネルトランジス
タ２４０のソース−ドレインパスの一方の側に接続さ
れ、もう一方の側はＶＳＳＡに接続されている。トラン
ジスタ２４０のゲートは第２のＮチャンネルトランジス
タ２４２のゲートに接続され、このトランジスタ２４２
のゲートはドレインに接続され、またソースはＶＳＳＡ
に接続されて電流ミラーとして働く。トランジスタ２４
２のゲートとドレインはＰチャンネルトランジスタ２４
４のソース−ドレインパスの一方の側に接続され、もう
一方の側はノード２２４に接続されている。トランジス
タ２４４のゲートはノード２１８に接続されている。ト
ランジスタ２３７、２４０、２４２、２４４は第２の増
幅段として働いて一般的なターンアラウンド出力段を構
成する。トランジスタ２４０と２４２は電流ミラーに過
ぎないが、トランジスタ２３７と２４４は実際の出力段
を構成し、この構造は２段増幅器である。出力ノード２
３８はこの増幅器の入力であるトランジスタ１９０のゲ
ートに接続されている。
２３７のゲートに接続され、そのソース−ドレインパス
はノード２２４と出力ノード２３８との間に接続されて
いる。同様に、ノード２３８はＮチャンネルトランジス
タ２４０のソース−ドレインパスの一方の側に接続さ
れ、もう一方の側はＶＳＳＡに接続されている。トラン
ジスタ２４０のゲートは第２のＮチャンネルトランジス
タ２４２のゲートに接続され、このトランジスタ２４２
のゲートはドレインに接続され、またソースはＶＳＳＡ
に接続されて電流ミラーとして働く。トランジスタ２４
２のゲートとドレインはＰチャンネルトランジスタ２４
４のソース−ドレインパスの一方の側に接続され、もう
一方の側はノード２２４に接続されている。トランジス
タ２４４のゲートはノード２１８に接続されている。ト
ランジスタ２３７、２４０、２４２、２４４は第２の増
幅段として働いて一般的なターンアラウンド出力段を構
成する。トランジスタ２４０と２４２は電流ミラーに過
ぎないが、トランジスタ２３７と２４４は実際の出力段
を構成し、この構造は２段増幅器である。出力ノード２
３８はこの増幅器の入力であるトランジスタ１９０のゲ
ートに接続されている。
【００４０】動作について説明すると、△Ｉ電流はフィ
ードバック動作をするトランジスタ２３２、２３４によ
り制御される。トランジスタ２１６、２２６はトランジ
スタ２３６がバイアス装置であるカスコード装置であ
る。トランジスタ２１６、２２６により、差動対トラン
ジスタのＶＤＳが入力の共通モード信号が大きい状態の
もとでも一定の値に保たれる。シャントフィードバック
トランジスタ２３２、２３４は共通ノード２０２の差電
流を吸収するよう作動可能である。トランジスタ２１４
のバイアス電流が有限の出力インピーダンスにより変化
すると、フィードバックトランジスタ２３２、２３４の
ゲート・ソース間電圧が変化してこの電流変化に適応す
るが、トランジスタ２３２、２３４のＶＧＳの変化は
（ｇｍ／ｇｏ）＞＞１で割った小さい値となる（ｇｍ＝
シャントフィードバックトランジスタ２３２、２３４の
トランスコンダクタンス；ｇｏ＝電流源トランジスタ２
１４の出力コンダクタンス）。従って、トランジスタ１
９０と２００の入力バイアス電流を実際に決定する電流
源トランジスタは入力共通信号よりも実質的に小さいＶ
ＤＳの変化を経験する。
ードバック動作をするトランジスタ２３２、２３４によ
り制御される。トランジスタ２１６、２２６はトランジ
スタ２３６がバイアス装置であるカスコード装置であ
る。トランジスタ２１６、２２６により、差動対トラン
ジスタのＶＤＳが入力の共通モード信号が大きい状態の
もとでも一定の値に保たれる。シャントフィードバック
トランジスタ２３２、２３４は共通ノード２０２の差電
流を吸収するよう作動可能である。トランジスタ２１４
のバイアス電流が有限の出力インピーダンスにより変化
すると、フィードバックトランジスタ２３２、２３４の
ゲート・ソース間電圧が変化してこの電流変化に適応す
るが、トランジスタ２３２、２３４のＶＧＳの変化は
（ｇｍ／ｇｏ）＞＞１で割った小さい値となる（ｇｍ＝
シャントフィードバックトランジスタ２３２、２３４の
トランスコンダクタンス；ｇｏ＝電流源トランジスタ２
１４の出力コンダクタンス）。従って、トランジスタ１
９０と２００の入力バイアス電流を実際に決定する電流
源トランジスタは入力共通信号よりも実質的に小さいＶ
ＤＳの変化を経験する。
【００４１】図１４は図１３のバッファ回路のスタート
アップ回路である。図１３のノード２１８に記号Ｂを、
ノード２２０に記号Ａを、またノード２２８に記号Ｃを
付した。Ｐチャンネルトランジスタ２４６は、ソース−
ドレインパスがノード２２４と２４８との間に接続され
ている。トランジスタ２４６のゲートはノード２２０に
おいて接続点Ｃに接続されている。Ｐチャンネルトラン
ジスタ２５０のソース−ドレインパスはノード２２４と
２４８との間に接続され、そのゲートはノード２１８に
おいて接続点Ｂに接続されている。Ｐチャンネルトラン
ジスタ２５２のソース−ドレインパスはノード２２４と
ノード２２８の接続点Ａとの間に接続され、そのゲート
はノード２４８に接続されている。トランジスタ２５４
のソース−ドレインパスはノード２４８とＶＳＳＡとの
間に接続され、そのゲートはバイアス電流に接続されて
いる。図１４の回路は始動と共にノードＡにスタートア
ップ電流を与えるよう作動可能である。
アップ回路である。図１３のノード２１８に記号Ｂを、
ノード２２０に記号Ａを、またノード２２８に記号Ｃを
付した。Ｐチャンネルトランジスタ２４６は、ソース−
ドレインパスがノード２２４と２４８との間に接続され
ている。トランジスタ２４６のゲートはノード２２０に
おいて接続点Ｃに接続されている。Ｐチャンネルトラン
ジスタ２５０のソース−ドレインパスはノード２２４と
２４８との間に接続され、そのゲートはノード２１８に
おいて接続点Ｂに接続されている。Ｐチャンネルトラン
ジスタ２５２のソース−ドレインパスはノード２２４と
ノード２２８の接続点Ａとの間に接続され、そのゲート
はノード２４８に接続されている。トランジスタ２５４
のソース−ドレインパスはノード２４８とＶＳＳＡとの
間に接続され、そのゲートはバイアス電流に接続されて
いる。図１４の回路は始動と共にノードＡにスタートア
ップ電流を与えるよう作動可能である。
【００４２】図１５は、ＤＡＣの従来型能動フィルタに
用いられる演算増幅器の出力段の概略図である。Ｎチャ
ンネルソースフォロワートランジスタ２５８のソース−
ドレインパスは電圧ＶＤＤＡとノード２６０との間に接
続されている。ノード２６０は電流源２６２を有する低
電圧源に接続されている。ノード２６０は出力ノードを
形成し、このノードは負荷抵抗である抵抗２６４を介し
て接地されている。抵抗２６４を流れる電流はＩＬであ
り、トランジスタ２５８を流れる電流はドレイン電流Ｉ
Ｄと負荷電流ＩＬとを合計したものである。
用いられる演算増幅器の出力段の概略図である。Ｎチャ
ンネルソースフォロワートランジスタ２５８のソース−
ドレインパスは電圧ＶＤＤＡとノード２６０との間に接
続されている。ノード２６０は電流源２６２を有する低
電圧源に接続されている。ノード２６０は出力ノードを
形成し、このノードは負荷抵抗である抵抗２６４を介し
て接地されている。抵抗２６４を流れる電流はＩＬであ
り、トランジスタ２５８を流れる電流はドレイン電流Ｉ
Ｄと負荷電流ＩＬとを合計したものである。
【００４３】図１５の従来技術の回路では、信号に従属
する負荷電流ＩＬによりソースフォロワートランジスタ
２５８の電流が変化する。その結果、この装置のＶＧＳ
が２乗則の変化をし、これがＶｏｕｔ／Ｖｉｎ伝達特性
のひずみになる。さらに、標準型ソースフォロワーはＡ
級モードで動作するが、これは直流電流源ＩＤが意図さ
れた最大負荷電流と同じ位大きくなければらならないこ
とを意味する。
する負荷電流ＩＬによりソースフォロワートランジスタ
２５８の電流が変化する。その結果、この装置のＶＧＳ
が２乗則の変化をし、これがＶｏｕｔ／Ｖｉｎ伝達特性
のひずみになる。さらに、標準型ソースフォロワーはＡ
級モードで動作するが、これは直流電流源ＩＤが意図さ
れた最大負荷電流と同じ位大きくなければらならないこ
とを意味する。
【００４４】図１６は、ＤＡＣの能動ＲＣローパスフィ
ルタ１８の出力段の単純化した回路図である。ソースフ
ォロワーＮチャンネルトランジスタ２６６のソース−ド
レインパスはノード２６８とノード２６０との間に接続
され、そのソースはノード２６０に接続されている。ト
ランジスタ２６６のゲートはこの出力段への入力電圧を
受ける。定電流源２７０がノード２６０と電圧ＶＳＳＡ
との間に接続され、定電流源２７２がノード２６８と正
の電圧ＶＤＤＡとの間に接続されている。電流源２７
０、２７２を流れる電流はトランジスタ２６６を流れる
ドレイン電流ＩＤに等しく、これは負荷電流ＩＬとは無
関係に一定値に維持される。可変電流源２７４がＶ
ＤＤＡとノード２６０との間に接続され、また可変電流
源２７６がノード２６０と電圧ＶＳＳＡとの間に接続さ
れている。電流源２７４はノード２６０における電圧変
化を大きくするため負荷抵抗２６４に電流を供給するよ
う作動可能であり、また電流源２７６は低い電圧または
負の信号変化を与えるため負荷抵抗２６４から電流をシ
ンクさせるよう作動可能である。電流源２７４、２７６
はノード２６８の電圧により制御されるＡＢ級フィード
バックを発生させるよう作動可能なフィードバック回路
２７８により制御される。従って、負荷電流が電流源２
７４、２７６により与えられ、電流源２７４、２７６が
作動バイアス電流よりも大きな負荷電流ＩＬを与えると
共にシンクさせる。
ルタ１８の出力段の単純化した回路図である。ソースフ
ォロワーＮチャンネルトランジスタ２６６のソース−ド
レインパスはノード２６８とノード２６０との間に接続
され、そのソースはノード２６０に接続されている。ト
ランジスタ２６６のゲートはこの出力段への入力電圧を
受ける。定電流源２７０がノード２６０と電圧ＶＳＳＡ
との間に接続され、定電流源２７２がノード２６８と正
の電圧ＶＤＤＡとの間に接続されている。電流源２７
０、２７２を流れる電流はトランジスタ２６６を流れる
ドレイン電流ＩＤに等しく、これは負荷電流ＩＬとは無
関係に一定値に維持される。可変電流源２７４がＶ
ＤＤＡとノード２６０との間に接続され、また可変電流
源２７６がノード２６０と電圧ＶＳＳＡとの間に接続さ
れている。電流源２７４はノード２６０における電圧変
化を大きくするため負荷抵抗２６４に電流を供給するよ
う作動可能であり、また電流源２７６は低い電圧または
負の信号変化を与えるため負荷抵抗２６４から電流をシ
ンクさせるよう作動可能である。電流源２７４、２７６
はノード２６８の電圧により制御されるＡＢ級フィード
バックを発生させるよう作動可能なフィードバック回路
２７８により制御される。従って、負荷電流が電流源２
７４、２７６により与えられ、電流源２７４、２７６が
作動バイアス電流よりも大きな負荷電流ＩＬを与えると
共にシンクさせる。
【００４５】動作について説明すると、ソースフォロワ
ートランジスタ２６６は定電流モードで作動される。ド
レイン電流は電流源２７２により負荷とは無関係になっ
ている。Ｎチャンネルトランジスタ２６６のドレイン電
流が一定であるため、そのゲート・ソース間電圧は負荷
とは無関係であり、負荷抵抗２６４へひずみのない電圧
が送られる。負荷抵抗２６４により要求される電流ＩＬ
は電流源２７４、２７６により供給される。ＡＢフィー
ドバック回路２７８によりＡＢ級動作が得られるが、こ
の回路はノード２６８の電圧により制御される。
ートランジスタ２６６は定電流モードで作動される。ド
レイン電流は電流源２７２により負荷とは無関係になっ
ている。Ｎチャンネルトランジスタ２６６のドレイン電
流が一定であるため、そのゲート・ソース間電圧は負荷
とは無関係であり、負荷抵抗２６４へひずみのない電圧
が送られる。負荷抵抗２６４により要求される電流ＩＬ
は電流源２７４、２７６により供給される。ＡＢフィー
ドバック回路２７８によりＡＢ級動作が得られるが、こ
の回路はノード２６８の電圧により制御される。
【００４６】図１７は、図１６の出力段のさらに詳細な
回路図である。電流源２７２は、ソース−ドレインパス
が電圧ＶＤＤＡとノード２６８との間に接続されたＰチ
ャンネルトランジスタ２８０により構成されている。同
様に、電流源２７０は、ソース−ドレインパスがノード
２６０と電圧ＶＳＳＡとの間に接続されたＮチャンネル
トランジスタ２８２により構成されている。トランジス
タ２８０と２８２のゲートは別のバイアス電圧が得られ
るように接続されている。
回路図である。電流源２７２は、ソース−ドレインパス
が電圧ＶＤＤＡとノード２６８との間に接続されたＰチ
ャンネルトランジスタ２８０により構成されている。同
様に、電流源２７０は、ソース−ドレインパスがノード
２６０と電圧ＶＳＳＡとの間に接続されたＮチャンネル
トランジスタ２８２により構成されている。トランジス
タ２８０と２８２のゲートは別のバイアス電圧が得られ
るように接続されている。
【００４７】電流源２７４は、ソース−ドレインパスが
電圧ＶＤＤＡとノード２６０との間に接続され、ゲート
がノード２６８に接続されたＰチャンネルトランジスタ
２８４により構成されている。電流源２７６は、ソース
−ドレインパスがノード２６０と電圧ＶＳＳＡとの間に
接続されたＮチャンネルトランジスタ２８６により構成
されている。トランジスタ２８６は電流ミラー動作によ
り制御される。
電圧ＶＤＤＡとノード２６０との間に接続され、ゲート
がノード２６８に接続されたＰチャンネルトランジスタ
２８４により構成されている。電流源２７６は、ソース
−ドレインパスがノード２６０と電圧ＶＳＳＡとの間に
接続されたＮチャンネルトランジスタ２８６により構成
されている。トランジスタ２８６は電流ミラー動作によ
り制御される。
【００４８】フィードバック回路は、ソース−ドレイン
パスがＮＰＮバイポーラトランジスタ２９０のエミッタ
とＮチャンネルトランジスタ２９２のドレインとの間に
接続されたＰチャンネルトランジスタ２８８により構成
されている。トランジスタ２９２のゲートはそのドレイ
ンと共にトランジスタ２８６のゲートに接続され、その
ソースはＶＳＳＡに接続されて電流ミラーのもう一方の
側となる。トランジスタ２８８のゲートは外部のＡＢバ
イアス信号に接続されている。トランジスタ２９０のベ
ースはノード２６８に接続され、そのコレクタはＶ
ＤＤＡに接続されている。
パスがＮＰＮバイポーラトランジスタ２９０のエミッタ
とＮチャンネルトランジスタ２９２のドレインとの間に
接続されたＰチャンネルトランジスタ２８８により構成
されている。トランジスタ２９２のゲートはそのドレイ
ンと共にトランジスタ２８６のゲートに接続され、その
ソースはＶＳＳＡに接続されて電流ミラーのもう一方の
側となる。トランジスタ２８８のゲートは外部のＡＢバ
イアス信号に接続されている。トランジスタ２９０のベ
ースはノード２６８に接続され、そのコレクタはＶ
ＤＤＡに接続されている。
【００４９】動作について説明すると、ＡＢ級動作はト
ランジスタ２８８とバイポーラトランジスタ２９０とに
より与えられ、このトランジスタ２９０はトランジスタ
２８８のソースを低インピーダンス制御する。このバイ
ポーラトランジスタはトランスコンダクタンスが大きく
これによりバックゲートの問題がないためＮチャンネル
トランジスタの代わりに用いられる。トランジスタ２８
４と２８６のバイアス電流は、トランジスタ２８８へゲ
ートバイアスを与えるＡＢバイアス信号により制御され
る。信号動作はノード２６８の電圧によりトランジスタ
２８４のゲート電位をフィードバック制御することによ
り行われる。トランジスタ２８４のゲート電位が低下す
るにつれて、トランジスタ２８４を流れる電流が増加し
負荷抵抗２６４へ電流を供給する。同時に、トランジス
タ２８８のＶＧＳが減少し、このためミラーを構成する
トランジスタ２８６と２９２の電流が減少する。ノード
２６８のトランジスタ２８４のゲート電位が増加するに
つれて、トランジスタ２８４の電流が減少すると共にト
ランジスタ２８８とミラーを構成するトランジスタ２８
６、２９２の電流が増加して負荷電流をシンクさせる。
トランジスタ２８４と２８６はそれらの動作バイアス電
流よりも大きな負荷電流ＩＬを与えると共にシンクさせ
ることができるため、その動作はＡＢ級であることに注
意されたい。
ランジスタ２８８とバイポーラトランジスタ２９０とに
より与えられ、このトランジスタ２９０はトランジスタ
２８８のソースを低インピーダンス制御する。このバイ
ポーラトランジスタはトランスコンダクタンスが大きく
これによりバックゲートの問題がないためＮチャンネル
トランジスタの代わりに用いられる。トランジスタ２８
４と２８６のバイアス電流は、トランジスタ２８８へゲ
ートバイアスを与えるＡＢバイアス信号により制御され
る。信号動作はノード２６８の電圧によりトランジスタ
２８４のゲート電位をフィードバック制御することによ
り行われる。トランジスタ２８４のゲート電位が低下す
るにつれて、トランジスタ２８４を流れる電流が増加し
負荷抵抗２６４へ電流を供給する。同時に、トランジス
タ２８８のＶＧＳが減少し、このためミラーを構成する
トランジスタ２８６と２９２の電流が減少する。ノード
２６８のトランジスタ２８４のゲート電位が増加するに
つれて、トランジスタ２８４の電流が減少すると共にト
ランジスタ２８８とミラーを構成するトランジスタ２８
６、２９２の電流が増加して負荷電流をシンクさせる。
トランジスタ２８４と２８６はそれらの動作バイアス電
流よりも大きな負荷電流ＩＬを与えると共にシンクさせ
ることができるため、その動作はＡＢ級であることに注
意されたい。
【００５０】図１８はＡＢバイアス信号を発生する回路
の１実施例の概略図である。Ｐチャンネルトランジスタ
２９４はそのソース−ドレインパスがノードＶＤＤＡと
電流源２９６の一方の側との間に接続されている。電流
源２９６のもう一方の側はノードＶＳＳＡに接続され、
この電流源２９６には電流ＩＢが流れる。バイポーラト
ランジスタ２９８はコレクタはＶＤＤＡに、またエミッ
タはＰチャンネルトランジスタ３００のソースに接続さ
れている。トランジスタ２９８のベースはトランジスタ
２９４のゲートとドレインとに接続されている。トラン
ジスタ３００のゲートとドレインは電流源３０２の一方
の側に接続され、そのもう一方の側はノードＶＳＳＡに
接続されている。電流源３０２は電流ＩＢを与える。図
１８の回路はトランジスタ２８４と２８６の信号パス
に、以下の関係式に従って電流ＩＢに比例する暗電流を
与える。
の１実施例の概略図である。Ｐチャンネルトランジスタ
２９４はそのソース−ドレインパスがノードＶＤＤＡと
電流源２９６の一方の側との間に接続されている。電流
源２９６のもう一方の側はノードＶＳＳＡに接続され、
この電流源２９６には電流ＩＢが流れる。バイポーラト
ランジスタ２９８はコレクタはＶＤＤＡに、またエミッ
タはＰチャンネルトランジスタ３００のソースに接続さ
れている。トランジスタ２９８のベースはトランジスタ
２９４のゲートとドレインとに接続されている。トラン
ジスタ３００のゲートとドレインは電流源３０２の一方
の側に接続され、そのもう一方の側はノードＶＳＳＡに
接続されている。電流源３０２は電流ＩＢを与える。図
１８の回路はトランジスタ２８４と２８６の信号パス
に、以下の関係式に従って電流ＩＢに比例する暗電流を
与える。
【００５１】
【数４】 図１９はＡＢバイアスを与えるバイアス回路の別の実施
例を示す。Ｐチャンネルトランジスタ３０４はそのソー
ス−ドレインパスがノードＶＤＤＡとノード３０６との
間に接続されている。ノード３０６はＮチャンネルトラ
ンジスタ３０８のソース−ドレインパスを介してノード
ＶＳＳＡに接続されている。トランジスタ３０８のゲー
トは電流ミラーを構成するようＮチャンネルトランジス
タ３１０のゲートとドレインとに接続され、そのソース
はノードＶＳＳＡに接続されている。トランジスタ３１
０のドレインはＰチャンネルトランジスタ３１２のドレ
インに接続され、そのソースはバイポーラトランジスタ
３１４のエミッタに、またベースはトランジスタ３０４
のゲートに接続されている。トランジスタ３１４のコレ
クタはＶＤＤＡに接続されている。トランジスタ３１２
のゲートは演算増幅器３１６の出力に接続されている。
この増幅器３１６は負の入力がノード３０６に接続され
正の入力が接地されている。Ｐチャンネルトランジスタ
３１８はソース−ドレインパスがノード３２０とＶ
ＤＤＡとの間に接続されている。トランジスタ３１８の
ゲートは演算増幅器３２２の出力に接続され、その正の
入力はノード３２０に接続され、その負の入力は接地さ
れている。ノード３２０は電流ＩＢが流れる電流源３２
４を介して電圧ＶＳＳＡに接続されている。この回路で
は、これらの比率設定されたバイアス電流が全て、信号
パスの対応装置が同じＶＧＳ及びＶＤＳで作動するよう
に設定されている。
例を示す。Ｐチャンネルトランジスタ３０４はそのソー
ス−ドレインパスがノードＶＤＤＡとノード３０６との
間に接続されている。ノード３０６はＮチャンネルトラ
ンジスタ３０８のソース−ドレインパスを介してノード
ＶＳＳＡに接続されている。トランジスタ３０８のゲー
トは電流ミラーを構成するようＮチャンネルトランジス
タ３１０のゲートとドレインとに接続され、そのソース
はノードＶＳＳＡに接続されている。トランジスタ３１
０のドレインはＰチャンネルトランジスタ３１２のドレ
インに接続され、そのソースはバイポーラトランジスタ
３１４のエミッタに、またベースはトランジスタ３０４
のゲートに接続されている。トランジスタ３１４のコレ
クタはＶＤＤＡに接続されている。トランジスタ３１２
のゲートは演算増幅器３１６の出力に接続されている。
この増幅器３１６は負の入力がノード３０６に接続され
正の入力が接地されている。Ｐチャンネルトランジスタ
３１８はソース−ドレインパスがノード３２０とＶ
ＤＤＡとの間に接続されている。トランジスタ３１８の
ゲートは演算増幅器３２２の出力に接続され、その正の
入力はノード３２０に接続され、その負の入力は接地さ
れている。ノード３２０は電流ＩＢが流れる電流源３２
４を介して電圧ＶＳＳＡに接続されている。この回路で
は、これらの比率設定されたバイアス電流が全て、信号
パスの対応装置が同じＶＧＳ及びＶＤＳで作動するよう
に設定されている。
【００５２】要約すると、本発明は１ビットのデジタル
信号流に対して低ノイズのフィルタリングを行う高次ス
イッチトキャパシタフィルタを提供する。スイッチトキ
ャパシタフィルタは、入力に一体化した１ビットのＤＡ
Ｃを用いる。このフィルタの高次出力段の出力はスイッ
チトキャパシタブロックを介してその入力へフィードバ
ックされるため、１段目が出力段のノイズを減少するこ
とができる。このため高次スイッチトキャパシタフィル
タ全体の総合ノイズ・シェーピングが得られる。
信号流に対して低ノイズのフィルタリングを行う高次ス
イッチトキャパシタフィルタを提供する。スイッチトキ
ャパシタフィルタは、入力に一体化した１ビットのＤＡ
Ｃを用いる。このフィルタの高次出力段の出力はスイッ
チトキャパシタブロックを介してその入力へフィードバ
ックされるため、１段目が出力段のノイズを減少するこ
とができる。このため高次スイッチトキャパシタフィル
タ全体の総合ノイズ・シェーピングが得られる。
【図１】図１は、低ノイズ／低ひずみスイッチトキャパ
シタ／連続時間フィルタの全体ブロック図である。
シタ／連続時間フィルタの全体ブロック図である。
【図２】図２は、スイッチトキャパシタフィルタの論理
ブロック図である。
ブロック図である。
【図３】図３は、図２のスイッチトキャパシタフィルタ
のさらに詳細なブロック図である。
のさらに詳細なブロック図である。
【図４】図４は、図２のスイッチトキャパシタフィルタ
の入力段の詳細な論理図である。
の入力段の詳細な論理図である。
【図５】図５は、スイッチトキャパシタフィルタの入力
段に一体化された１ビットＤＡＣのタイミング図であ
る。
段に一体化された１ビットＤＡＣのタイミング図であ
る。
【図６】図６は、スイッチトキャパシタ／連続時間バッ
ファのブロック図である。
ファのブロック図である。
【図７】図７は、変換動作を説明する概略図である。
【図８】図８は、図７のバッファ回路により得られる平
滑化動作を示す。
滑化動作を示す。
【図９】図９は、入力にスイッチトキャパシタフィルタ
の出力からサンプルデータを受けそれを能動フィルタへ
の連続時間アナログ入力へ変換する従来技術のバッファ
を示す。
の出力からサンプルデータを受けそれを能動フィルタへ
の連続時間アナログ入力へ変換する従来技術のバッファ
を示す。
【図１０】図１０は、ＤＡＣのスイッチトキャパシタ／
連続時間バッファ回路の論理図である。
連続時間バッファ回路の論理図である。
【図１１】図１１は、従来技術の単位利得バッファ回路
の概略図である。
の概略図である。
【図１２】図１２は、単位利得バッファ回路の単純化し
た概略図である。
た概略図である。
【図１３】図１３は、単位利得バッファ回路の詳細な回
路図である。
路図である。
【図１４】図１４は、単位利得バッファ回路のスタート
アップ回路の概略図である。
アップ回路の概略図である。
【図１５】図１５は、ＤＡＣの従来技術の出力段の概略
図である。
図である。
【図１６】図１６は、ＤＡＣの出力段の単純化した概略
図である。
図である。
【図１７】図１７は、ＤＡＣの出力段の詳細な回路図で
ある。
ある。
【図１８】図１８は、出力段にＡＢバイアスを発生させ
るバイアス回路の１実施例を示す概略図である。
るバイアス回路の１実施例を示す概略図である。
【図１９】図１９は、ＡＢバイアスを発生させる別の実
施例を示す。
施例を示す。
１０ インターポレーションフィルタ １１ デルターシグマデジタル変調器 １２ スイッチトキャパシタ・ローパスフィルタ １４ スイッチトキャパシタ／連続時間バッファ回路 １６ 単位利得バッファ回路 １８ 能動ローパスフィルタ ２０ ＤＡＣ １３０ デジタル−サンプルアナログ信号コンバータ ２７８ フィードバック回路
Claims (37)
- 【請求項１】 デジタル−アナログコンバータであっ
て、 ｎビットのデジタルワードを受けてこのｎビットデジタ
ルワードをその値を表わすｍビットデジタル信号流へ変
換するデジタル部分と、 ｍビットデジタル信号流を受けてそれをアナログ値に変
換するｍビットデジタル−アナログコンバータと、 ｍビットデジタル−アナログコンバータの出力を受けて
それをフィルタリングするアナログ部分とよりなり、 このアナログ部分が２より大きい段数の積分段を有する
スイッチトキャパシタフィルタを備え、少なくとも２よ
り大きい後続段のノイズがスイッチトキャパシタフィル
タの入力段により影響を受けることを特徴とするデジタ
ル−アナログコンバータ。 - 【請求項２】 前記デジタル部分が、１の密度が前記デ
ジタルワードに比例するｍビットデジタル信号流を出力
するデルタ−シグマデジタル変調器を有することを特徴
とする請求項１に記載のデジタル−アナログコンバー
タ。 - 【請求項３】 ｍが１に等しい請求項１に記載のデジタ
ル−アナログコンバータ。 - 【請求項４】 前記ｍビットデジタル−アナログコンバ
ータがスイッチトキャパシタフィルタの入力段と一体化
されていることを特徴とする請求項１に記載のデジタル
−アナログコンバータ。 - 【請求項５】 前記ｍビットデジタル−アナログコンバ
ータが２つのスイッチトキャパシタを有し、ｍが１に等
しいことを特徴とする請求項４に記載のデジタル−アナ
ログコンバータ。 - 【請求項６】 前記２つのスイッチトキャパシタが単一
の基準電圧で作動され、前記スイッチトキャパシタのう
ちの一方が入力１ビットデジタルパターンが一方の論理
状態のとき切り換えられ、またもう一方のスイッチトキ
ャパシタが前記１ビットデータパターンがもう一方の論
理状態のとき切り換えられ、前記単一の基準電圧による
電荷出力が入力１ビットデータパターンとは実質的に無
関係であることを特徴とする請求項５に記載のデジタル
−アナログコンバータ。 - 【請求項７】 前記２つのスイッチトキャパシタのうち
使用状態にない前記一方のスイッチトキャパシタの電荷
が、変換サイクル時もし使用状態にあるとすれば存在す
るであろう電圧レベルと実質的に類似の電圧レベルへ放
電されることを特徴とする請求項６に記載のデジタル−
アナログコンバータ。 - 【請求項８】 前記スイッチトキャパシタフィルタが４
つの積分段を有し、４段目の積分段出力が１段目の入力
と加算されて一段目が４段目によるノイズ出力を減少さ
せることを特徴とする請求項１に記載のデジタル−アナ
ログコンバータ。 - 【請求項９】 ４段目の積分段の出力が前記入力段に後
続する各段に加算されることを特徴とする請求項８に記
載のデジタル−アナログコンバータ。 - 【請求項１０】 少なくとも２よりも大きい１つの後続
段のノイズがスイッチトキャパシタフィルタの入力段に
より減少されることを特徴とする請求項１に記載のデジ
タル−アナログコンバータ。 - 【請求項１１】 前記スイッチトキャパシタフィルタが
４次のButterworth型フィルタであることを特徴とする
請求項１に記載のデジタル−アナログコンバータ。 - 【請求項１２】 デジタル−アナログコンバータであっ
て、 デジタル入力値を受けてその入力値を１の密度がデジタ
ル入力値に比例する１ビットデジタル信号流へ変換する
デルタ−シグマデジタル変調器と、 デルタ−シグマデジタル変調器の１ビットデジタル信号
流を受けてアナログ値へ変換しそのアナログ値をフィル
タリングしてスイッチトキャパシタのアナログ出力を形
成するスイッチトキャパシタ・ローパスフィルタであっ
て、２よりも大きい積分段を有し少なくとも２よりも大
きい後続段のノイズが入力段により影響を受けるスイッ
チトキャパシタ・ローパスフィルタと、 スイッチトキャパシタフィルタの出力をフィルタリング
したアナログ出力信号へ変換して低インピーダンス出力
を与える出力ローパスフィルタとよりなることを特徴と
するデジタル−アナログコンバータ。 - 【請求項１３】 前記スイッチトキャパシタフィルタが
その１段目に一体化した１ビットデジタル−アナログコ
ンバータを有し、このコンバータが前記１ビットデジタ
ル信号流をアナログ値に変換することを特徴とする請求
項１２に記載のデジタル−アナログコンバータ。 - 【請求項１４】 前記スイッチトキャパシタフィルタが
４つの積分段を有し、４段目の積分段出力が１段目の入
力と加算されて一段目が４段目のノイズ出力を減少させ
ることを特徴とする請求項１２に記載のデジタル−アナ
ログコンバータ。 - 【請求項１５】 ４段目の積分段出力が前記入力段に後
続する各段に加算されることを特徴とする請求項１４に
記載のデジタル−アナログコンバータ。 - 【請求項１６】 前記入力段がスイッチトキャパシタフ
ィルタの少なくとも２よりも大きい１つの段のノイズを
減少するよう作動可能なことを特徴とする請求項１２に
記載のデジタル−アナログコンバータ。 - 【請求項１７】 前記スイッチトキャパシタフィルタが
４次のButterworth型フィルタであることを特徴とする
請求項１２に記載のデジタル−アナログコンバータ。 - 【請求項１８】 デジタル−アナログコンバータであっ
て、 基準電圧と、 ｍビット入力データパターンを受けるｍビット入力と、 充電／放電ノードと、 ｍビットデータパターンとは無関係に基準電圧上に実質
的に一定の負荷が維持されるように所定のスイッチング
パターンにしたがって基準電圧から充電／放電ノードへ
電荷を転送するよう切り換えられる複数のスイッチトキ
ャパシタを有するスイッチング回路とよりなることを特
徴とするデジタル−アナログコンバータ。 - 【請求項１９】 前記複数のスイッチトキャパシタが２
つのスイッチトキャパシタよりなり、ｍの値が１に等し
いことを特徴とする請求項１８に記載のデジタル−アナ
ログコンバータ。 - 【請求項２０】 前記２つのスイッチトキャパシタが前
記単一基準電圧で作動され、前記スイッチトキャパシタ
のうちの一方が入力１ビットのデジタルパターンが一方
の論理状態のとき切り換えられ、またもう一方のスイッ
チトキャパシタが前記１ビットデータパターンがもう一
方の論理状態のとき切り換えられ、前記単一の基準電圧
による電荷出力が入力１ビットデータパターンとは実質
的に無関係であることを特徴とする請求項１９に記載の
デジタル−アナログコンバータ。 - 【請求項２１】 前記２つのスイッチトキャパシタのう
ち使用状態にない前記一方のスイッチトキャパシタの電
荷が、変換サイクル時もし使用状態にあるとすれば存在
するであろう電圧レベルと実質的に類似の電圧レベルへ
放電されることを特徴とする請求項２０に記載のデジタ
ル−アナログコンバータ。 - 【請求項２２】 デジタル値をアナログ値へ変換する方
法であって、 ｎビットデジタルワードをそのｎビットデジタルワード
に比例する値を有するｎよりも小さいｍビットデジタル
ワードへ変換し、 ｍビットデジタル信号流をアナログ値へ変換し、 ２よりも大きい積分段を有するスイッチトキャパシタフ
ィルタによりこのアナログ値をフィルタリングし、 スイッチトキャパシタフィルタの少なくとも２よりも大
きい後続段のノイズをスイッチトキャパシタフィルタの
入力段の影響下におくステップよりなることを特徴とす
る変換方法。 - 【請求項２３】 ｍビットデジタル信号流をアナログ値
へ変換する前記ステップがｍビットデジタル−アナログ
コンバータにより前記ｍビットデジタル信号流を処理す
るステップよりなり、このデジタル−アナログコンバー
タがスイッチトキャパシタフィルタの１段目と一体化さ
れていることを特徴とする請求項２２に記載の方法。 - 【請求項２４】 前記スイッチトキャパシタフィルタが
４つの積分段を有し、ノイズを減少させる前記ステップ
が４段目の積分段出力を１段目の積分段の入力と加算し
て１段目の積分段により４段目の積分段のノイズ出力を
減少させることを特徴とする請求項２２に記載の方法。 - 【請求項２５】 ４段目の積分段の出力を入力段に後続
する各積分段に加算するステップを含むことを特徴とす
る請求項２４に記載の方法。 - 【請求項２６】 ノイズを影響下におく前記ステップが
少なくとも２よりも大きい１つの積分段のノイズを減少
させることを含むことを特徴とする請求項２２に記載の
方法。 - 【請求項２７】 前記スイッチトキャパシタフィルタが
４次のButterworth型フィルタであることを特徴とする
請求項２２に記載の方法。 - 【請求項２８】 ｍが１に等しいことを特徴とする請求
項２２に記載の方法。 - 【請求項２９】 デジタル信号をアナログ信号へ変換す
る方法であって、 基準電圧を提供し、 ｍビット入力を提供し、 前記ｍビット入力へｍビットのデータパターンを受け、 充電／放電ノードを提供し、 複数のスイッチトキャパシタを有するスイッチング回路
を提供し、 前記ｍビットデータパターンと無関係に基準電圧上に実
質的に一定の負荷が維持されるように所定のスイッチン
グパターンにしたがって電荷が基準電圧から充電／放電
ノードへ転送されるようスイッチトキャパシタを切り換
えるステップよりなることを特徴とする変換方法。 - 【請求項３０】 スイッチトキャパシタの数が２であり
ｍの値が１に等しいことを特徴とする請求項２９に記載
の方法。 - 【請求項３１】 基準電圧から電荷を転送するよう前記
複数のスイッチトキャパシタを切り換える前記ステップ
が、 １ビットデータパターンが一方の論理状態にあるとき一
方のスイッチトキャパシタを切り換え、 前記１ビットデータパターンがもう一方の論理状態にあ
るときもう一方のスイッチトキャパシタを切り換えるス
テップよりなり、 これにより基準電圧により供給される電荷が前記１ビッ
トデータパターンと実質的に無関係になることを特徴と
する請求項２９に記載の方法。 - 【請求項３２】 使用状態にない前記２つのスイッチト
キャパシタのうちの前記一方のスイッチトキャパシタ
を、変換サイクル時使用状態にあるとすれば存在するで
あろう電圧レベルと実質的に類似の電圧レベルへ充電す
るステップを含むことを特徴とする請求項３０に記載の
方法。 - 【請求項３３】 スイッチトキャパシタフィルタであっ
て、 アナログ入力信号を受ける入力と、 ２よりも大きい多次フィルタとなるよう構成したスイッ
チトキャパシタよりなる複数の積分段と、 少なくとも２よりも大きい１つの段のノイズが前記積分
段の入力段の影響下におかれるように前記積分段を構成
する手段とよりなることを特徴とするスイッチトキャパ
シタフィルタ。 - 【請求項３４】 前記複数の積分段が４段であり、４段
目の積分段の出力が１段目の積分段の入力と加算される
ことにより前記１段目の積分段が４段目の積分段による
ノイズ出力を減少させることを特徴とする請求項３３に
記載のフィルタ。 - 【請求項３５】 ４段目の積分段の出力が入力段に後続
する各段に加算されることを特徴とする請求項３４に記
載のフィルタ。 - 【請求項３６】 少なくとも２よりも大きい後続段のノ
イズが前記複数の積分段の入力段により減少されること
を特徴とする請求項３３に記載のフィルタ。 - 【請求項３７】 前記複数の積分段が４次Butterworth
型フィルタに構成されていることを特徴とする請求項３
３に記載のフィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US641183 | 1991-01-15 | ||
| US07/641,183 US5245344A (en) | 1991-01-15 | 1991-01-15 | High order switched-capacitor filter with dac input |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575471A true JPH0575471A (ja) | 1993-03-26 |
| JPH0817330B2 JPH0817330B2 (ja) | 1996-02-21 |
Family
ID=24571285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4025776A Expired - Lifetime JPH0817330B2 (ja) | 1991-01-15 | 1992-01-16 | 高次スイッチトキャパシタフィルタを有するデジタル−アナログコンバータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5245344A (ja) |
| JP (1) | JPH0817330B2 (ja) |
| DE (1) | DE4200738C2 (ja) |
| GB (1) | GB2253754B (ja) |
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1992
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- 1992-01-14 DE DE4200738A patent/DE4200738C2/de not_active Expired - Fee Related
- 1992-01-16 JP JP4025776A patent/JPH0817330B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8456231B2 (en) | 2011-02-25 | 2013-06-04 | Canon Kabushiki Kaisha | Filter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE4200738C2 (de) | 1995-09-21 |
| GB2253754B (en) | 1994-12-14 |
| US5245344A (en) | 1993-09-14 |
| GB2253754A (en) | 1992-09-16 |
| JPH0817330B2 (ja) | 1996-02-21 |
| DE4200738A1 (de) | 1992-07-16 |
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