JPH081333U - デジタル−アナログコンバータ - Google Patents

Abstract

(57)【要約】 【課題】 低電力電源状態の下で作動するデジタル−ア
ナログコンバータを提供する。 【解決手段】 低及び高電圧電源からの２つの入力電圧
を受ける低電力電源検出回路２０は低電力電源状態を表
わす制御信号をライン３８上に出力する。コンバータの
出力段２６のアナログ出力はスイッチ２８を介してアナ
ログ出力端子３０に接続されている。通常作動モードで
は、スイッチ２８が出力段をアナログ出力端子へ接続す
る。低電力モードでは、電源電圧の所定のしきい値以下
への低下に応答して検出回路が制御信号を発生し、スイ
ッチ２８を開くと共にシャントスイッチ３２を閉じてア
ナログ出力を接地する。低電力状態のもとで出力段２６
の電力を低下させてもよい。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は一般的にデジタル−アナログコンバータに関し、さらに詳細には既知 の低電力状態を検出してコンバータの出力をアナログ出力端子から隔離すると共 にアナログ出力端子を内部の基準電圧に接続するデジタル−アナログコンバータ に関する。

【０００２】

【従来の技術】

デジタル−アナログコンバータ（ＤＡＣ）には種々の用途があるが、一般的に 、 電力上昇及び電力低下時にこのＤＡＣの出力を好ましくは０ボルトである既知の 電圧に保持する必要がある。オーディオの用途における特別なケースとして、電 力上昇及び電力低下時にＤＡＣからの望ましくない出力によりグリック雑音やポ ンという音がすることがある。さらに、工業用の用途では、電力の変動時に弁が ランダムに開閉して操作環境が悪くなる場合がある。このような欠点に鑑みて、 低電力状態のもとで作動可能であり、また電力上昇及び電力低下状態を許容して これらの状態下で確実に適正動作する集積回路ＤＡＣに対する要望が存在する。

【０００３】

【考案が解決しようとする課題】

本考案は、低電力状態のもとで作動する集積回路デジタル−アナログコンバー タであって、供給電源電圧を受ける供給電源端子と、デジタル入力信号を受ける デジタル入力端子と、アナログ出力信号を出力するアナログ出力端子と、供給電 源端子への電源電圧入力により作動してデジタル入力信号をアナログ出力信号へ 変換するデジタル−アナログコンバータ回路と、デジタル−アナログコンバータ 回路と一体化され、電源電圧が通常レベルにある通常動作モードの時はデジタル −アナログコンバータ回路のアナログ出力信号をアナログ出力端子へ接続するイ ンターフェース回路と、デジタル−アナログコンバータ回路と一体化され、供給 電源端子の電源電圧が通常レベルより低い所定のしきい値以下に低下するのを検 出して制御信号を発生する低電力電源検出回路と、低電力電源検出回路による制 御信号の発生に応答してインターフェース回路を低電力動作モードで動作させて デジタル−アナログコンバータ回路の信号出力をアナログ出力端子から隔離する ように制御し、アナログ出力端子がデジタル−アナログコンバータ回路の信号出 力から隔離される時間の少なくとも一部の間アナログ出力端子を内部の決まった 基準電圧へ接続し、制御信号の発生が止むとインターフェース回路を通常動作モ ードへ復帰させる制御回路とよりなることを特徴とするデジタル−アナログコン バータを提供する。

【０００４】 本考案の第２の特徴によれば、この制御回路はＤＡＣの出力をアナログ出力端 子から切り離すように作動可能である。そして、この出力端子を内部信号レベル に接続するシャントスイッチが設けられており、この内部信号レベルはアース電 位である。

【０００５】 本考案のさらに別の実施例によれば、ＤＡＣ回路は出力段を有する。この出力 段は強制的に高出力インピーダンス状態にされ、その後アナログ出力信号がアー スに接続される。

【０００６】 以下、添付図面を参照して本考案を実施例につき詳細に説明する。

【０００７】

【実施例】

図１は、低ノイズ／低ひずみスイッチトキャパシタ／連続時間フィルタを用い るデジタル−アナログコンバータの全体ブロック図である。ｎビットデジタル入 力信号がインターポレーションフィルタ１１の入力へ加えられ、このフィルタの 出力がデジタル変調器１０へ入力される。この変調器はｎビットの入力信号をｎ よりも小さいｍビットのデジタル出力へ変換する。好ましい実施例において、こ のデジタル変調器１０は、ｎビットのデジタルワードをｍビットのデジタル出力 へ効果的に変換するデルタ−シグマデジタル変調器を用いるオーバーサンプリン グ／ノイズシェーピング回路よりなる。好ましい実施例のｍは１に等しい。しか しながら、多ビット出力のデジタル変調器を用いることも可能である。

【０００８】 この好ましい実施例ではデルタ−シグマ変調器を用いているが、ｎビットデジ タルワードをアナログ出力電圧へ変換する任意タイプのデジタル−アナログコン バータを使用可能なことが理解されるであろう。デルタ−シグマ変調器はその低 レベル性能が素晴らしく微分非線形性が優れて小さいという理由で用いられる。 このデジタル変調器１０の一般的な動作は当該技術分野において知られている。 しかしながら、多ビット出力のデジタル変調器を利用できることはいうまでもな い。

【０００９】 デジタル変調器１０の１ビットデジタル信号流は４次スイッチトキャパシタ・ ローパスフィルタ１２へ入力される。このフィルタ１２は１ビットのＤＡＣが入 力に一体化されたButterworth型フィルタである。フィルタ１２の出力はスイッ チトキャパシタ／連続時間バッファ回路１４へ接続されるが、このバッファ回路 はフィルタ１２のスイッチトキャパシタ出力を比較的低いひずみで連続時間フォ ーマットへ変換する。次いでこの出力は高インピーダンス、低ひずみ単位利得バ ッファ１６へ入力され、このバッファの出力が能動ＲＣローパスフィルタ１８へ 入力される。この能動ＲＣローパスフィルタ１８の出力は図１のデジタル−アナ ログコンバータ全体の低インピーダンスアナログ出力を形成する。

【００１０】 低電力電源検出回路２０が設けられており、この入力に電源電圧Ｖ_DDA及びＶ_{S SA} 、即ち高電源電圧と低電源電圧がそれぞれ入力される。低電力電源検出回路の 出力はローパスフィルタ１８のＤＡＣの出力段に接続されている。しかしながら 、アナログ出力の出力信号を制御するためには制御ノードとしてＤＡＣの任意の 内部ノードを用いることが可能である。低電力電源検出回路２０はＶ_DDAまたは Ｖ_SSAのいずれかが所定のしきい値になるのを感知する能力を有する。電圧Ｖ_DDA が正の電源電圧であり、電圧Ｖ_SSAが負の５ボルト電源電圧である典型的な５ボ ルトシステムでは、そのしきい値はほぼ３ボルトに設定されている。しかしなが ら、所望のごとく任意のしきい値に設定することが可能である。電源電圧がそれ ぞれのしきい値よりも低い値になると、低電力電源検出回路２０の出力に制御信 号が発生する。制御信号が発生すると、出力が強制的に０ボルトレベル或いは任 意所定の電圧レベルへ変化される。これについては以下においてさらに詳しく述 べる。

【００１１】 図２は出力制御回路の一実施例を示すブロック図である。デジタル入力が入力 端子２２へ加えられるが、この端子はＤＡＣ動作を表わすブロック２４への入力 用として設けられている。ＤＡＣ２４の出力は出力段２６へ入力され、この出力 はインターフェイス回路または直列スイッチ２８の一方の側に接続されている。 この直列スイッチ２８のもう一方の側はアナログ出力電圧を与える出力端子３０ に接続されている。さらに、出力端子３０とアースとの間にシャントスイッチ３ ２が接続されている。これらのスイッチ２８，３２は、スイッチ２８が閉位置に あるときはスイッチ３２が開いており、スイッチ２８が開位置にあるときはスイ ッチ３２が閉じるように協働動作する。

【００１２】 負の電源電圧は電源端子３４へ、また正の電源電圧は正の電源端子３６へ印加 される。これらの端子３４，３６は給電のためＤＡＣへ接続されている。さらに 、これらの端子３４，３６は制御ライン３８上に出力を発生する低電力電源検出 回路２０に接続されている。このライン３８上の出力はスイッチ２８の制御入力 へ直接接続され、またインバータ回路４０を介してスイッチ３２の制御入力へも 出力される。

【００１３】 動作について説明すると、図２の制御回路は通常動作時、出力段２６が出力端 子３０に接続されるようスイッチ２８を閉位置に維持する。しかしながら、低電 力電源状態が検出されると、スイッチ２８が開くと共にスイッチ３２が閉じる。 これを「スケルチ」動作と呼ぶ。

【００１４】 図２の実施例では、スイッチ２８の非線形性がＤＡＣの非線形性に寄与する。 図２ａはスイッチ２８による非線形性を著しく減少させる出力段２６とスイッチ ２８との実施例を詳細に示したものである。出力段２６は２つの段、即ち出力段 ２６′及びその前段２９よりなる。スイッチ２８′はスイッチ２８に対応する。 その前段の増幅器２９の正の入力はアースに接続され、負の入力は抵抗３１を介 してさらに前の段に接続されている。フィードバック抵抗３３の一方の側が前段 ２９の負の入力へ、またもう一方の側が出力段２６の出力とは反対側のスイッチ ２８の側の出力端子へ接続されている。スイッチ２８′はこのフィードバックル ープの内側にあるため、その非線形性がこのループの開ループ利得により減少す る。

【００１５】 図３は本考案の別の実施例を示す。図３の実施例において、ライン３８上の低 電力電源検出回路２０の出力は出力段２６へ直接入力されてこの出力段２６を制 御し、低電力電源状態が存在すると高出力インピーダンス状態で作動させる。図 ２の実施例の場合のように、このスイッチ３２は出力端子３０を強制的に所定の 電圧レベルへ変化させる。

【００１６】 図４は、低電力電源検出回路２０の論理図である。電圧Ｖ_DDAが抵抗４４，４ ６により構成された分圧器へ入力される。抵抗４４と４６の間の中間点のタップ はコンパレータ４８の負の入力へ接続され、またこのコンパレータの正の入力は 正の基準電圧Ｖ_REF+に接続されている。コンパレータ４８の出力は２つの入力を 持つＯＲゲート５０の一方の入力へ入力される。同様に、電圧Ｖ_SSAは２つの抵 抗５２，５４よりなる分圧器に印加され、この分圧器の中間点であるタップがコ ンパレータ５６の正の入力に接続されている。このコンパレータの負の入力は負 の基準電圧Ｖ_REF-に接続されている。コンパレータ５６の出力はＯＲゲート５０ のもう一方の入力に接続されている。このＯＲゲート５０がライン３８上の出力 を与える。

【００１７】 図５は、図２ａの実施例に対応する増幅器出力段を示す概略図である。この出 力段は低電力状態のもとで出力端子３０から隔離される。Ｐチャンネルトランジ スタ６０はノード６２への定電流源を構成し、このトランジスタのゲートはバイ アス電圧に、またソース−ドレインパスはノード６２とＶ_DDAとの間に接続され ている。ソースフォロワトランジスタ６４のソース−ドレインパスはノード６２ と出力ノード６６との間に接続され、そのゲートは出力段の入力電圧Ｖ_INに接続 されている。Ｎチャンネルトランジスタ６８はソース−ドレインパスがノード６ ６とＶ_SSAとの間に、またゲートがバイアス電圧に接続されている。これらのト ランジスタ６０及び６８はともに別個の定電流源を構成する。

【００１８】 Ｐチャンネルトランジスタ７０はソース−ドレインパスが電圧Ｖ_DDAとノード ７２との間に接続されて電流源を構成する。Ｎチャンネルトランジスタ７４はソ ース−ドレインパスがノード７２と電圧Ｖ_SSAとの間に接続され、そのゲートは Ｎチャンネルトランジスタ７６のゲートに接続されている。トランジスタ７６の ソースはＶ_SSAに、またゲートとドレインはノード７８に接続されている。した がってトランジスタ７４はトランジスタ７６と鏡像関係にある。

【００１９】 Ｐチャンネルトランジスタ８０のドレインはノード７８へ、またソースはバイ ポーラトランジスタ８２のエミッタへ接続されている。このトランジスタ８０の ゲートは信号ＡＢバイアスに接続されている。バイポーラトランジスタ８２のベ ースはトランジスタ７０のゲートとノード６２とに接続されている。トランジス タ８０，８２は、トランジスタ８２がトランジスタ８０のソースを低インピーダ ンス制御するフィードバック回路を構成する。ノード６６はスイッチ８４を介し てノード７２へ接続されている。同様に、ノード６６はスイッチ８８を介してノ ード８６に接続されている。またノード８６もスイッチ９０を介してノード７２ に接続されている。ノード８６は負荷抵抗９２の一方の側に接続されると共にス イッチ９４を介してアースに接続されている。

【００２０】 動作について説明すると、スイッチ８４，９４への制御入力はスケルチ信号で あり、スイッチ８８，９０への制御入力はこのスケルチ信号の逆数の反転スケル チ入力である。従って、１つのモード、即ちスケルチモードでは、スイッチ８４ と９４は閉位置にあってノード６６をノード７２と短絡すると共にノード８６を 接地する。通常の動作モードでは、スイッチ８４と９４とは開位置にあるが、ス イッチ８８と９０は閉位置にあってノード６６をノード７２とノード８６へ接続 している。

【００２１】 バイポーラトランジスタ８２は、トランスコンダクタンスが大きくバックゲー ト問題がないためＮチャンネルトランジスタの代わりに用いられている。トラン ジスタ７０，７４のバイアス電流はＡＢバイアス信号により制御されるが、この 信号はトランジスタ８０のゲートバイアスを与える。信号動作はノード６２の電 圧へのトランジスタ７０のゲート電位フィードバック制御による。トランジスタ ７０のゲート電位が低下すると、トランジスタ７０を流れる電流が増加して出力 ノード６６へ電流を供給する。同時に、トランジスタ８０のゲート−ソース間電 位が減少し、これが鏡像関係にあるトランジスタ７４，７６の電流を減少させる 。ノード６２におけるトランジスタ７０のゲート電位が増加すると、トランジス タ７０の電流が減少すると共にトランジスタ８０と、鏡像関係にあるトランジス タ７４，７６の電流が増加してスイッチ８４を介し負荷電流をシンクさせる。ト ランジスタ７０，７４はそれらの作動バイアス電流よりも多くの負荷電流Ｉ_Lを 供給しシンクさせることができるためＡＢ級動作であることに注意されたい。

【００２２】 図６は、出力段２６の電力を低下させる本考案の別の実施例の概略図である。 この出力段は従来型の構成で、ソース−ドレインパスを電圧Ｖ_DDAと電圧出力端 子１０４との間に接続した電流源Ｐチャンネルトランジスタ１０２を用いている 。Ｎチャンネルトランジスタ１０６はソース−ドレインパスが出力ノード１０４ と電圧Ｖ_SSAとの間に接続されている。トランジスタ１０２の電流はスイッチ１ ０８，１１０及びバイアス電圧により制御される。スイッチ１０８はトランジス タ１０２のゲートと電圧Ｖ_DDAとの間に接続されてスケルチ信号により制御され る。スイッチ１１０はトランジスタ１０２のゲートと信号ＢＩＡＳとの間に接続 されて、反転スケルチ信号により制御される。同様に、トランジスタ１０６は２ つのスイッチ１１２，１１４により制御される。スイッチ１１２はトランジスタ １０６のゲートとＶ_SSAとの間に接続されてスケルチ信号により制御され、スイ ッチ１１４はトランジスタ１０６のゲートに接続される。またこの出力段及びス イッチ１１４への入力信号は反転スケルチ信号により制御される。動作について 説明すると、スイッチ１０８及び１１２は通常動作時には開位置にあり、スイッ チ１１０，１１４は閉位置にある。電力低下時では、スイッチ１１０，１１４は 開位置に、またスイッチ１０８，１１２は閉位置にある。

【００２３】 要約すると、本考案は低電力電源状態を検出して低電力動作時ＤＡＣの内部出 力をＤＡＣのアナログ出力端子から隔離する回路を用いたＤＡＣの電力低下制御 回路を提供する。さらに、低電力動作時ＤＡＣの出力端子を強制的に所定の電圧 レベルへ変化させる回路を設けてある。また好ましい実施例の回路はスイッチを 開いてＤＡＣの出力をアナログ出力端子から切り離す。

【００２４】

【図面の簡単な説明】

【図１】図１は、出力ローパスフィルタ段へ低電力電源
検出回路を接続したＤＡＣのブロック図を示す。

【図２】図２は、低電力電源検出回路が出力段に接続し
た出力スイッチを制御する本考案の一実施例を示すブロ
ック図である。

【図３】図３は、低電力電源検出回路が出力段を制御し
て出力段の電力を低下させこれにより出力低下動作を行
わせる本考案の別の実施例を示す。

【図４】図４は、低電力電源検出回路の論理図である。

【図５】図５は、出力段の概略図である。

【図６】図６は、電力低下手段を有する出力段の概略図
である。

【符号の説明】

１０ デジタル変調器 １１ インターポレーション・フィルタ １２ スイッチトキャパシタ・ローパスフィルタ １４ スイッチトキャパシタ・／連続時間バッファ回路 １６ 単位利得バッファ １８ 能動ＲＣローパスフィルタ ２０ 低電力電源検出回路 ２２ 入力端子 ２４ ＤＡＣ ２６ 出力段 ３０ 出力端子 ３４ 負の電源端子 ３６ 正の電源端子

Claims (12)

【実用新案登録請求の範囲】
1. 【請求項１】低電力状態のもとで作動する集積回路デジ
   タル−アナログコンバータであって、 供給電源電圧を受ける供給電源端子と、 デジタル入力信号を受けるデジタル入力端子と、 アナログ出力信号を出力するアナログ出力端子と、 供給電源端子への電源電圧入力により作動してデジタル
   入力信号をアナログ出力信号へ変換するデジタル−アナ
   ログコンバータ回路と、 デジタル−アナログコンバータ回路と一体化され、電源
   電圧が通常レベルにある通常動作モードの時はデジタル
   −アナログコンバータ回路のアナログ出力信号をアナロ
   グ出力端子へ接続するインターフェース回路と、 デジタル−アナログコンバータ回路と一体化され、供給
   電源端子の電源電圧が通常レベルより低い所定のしきい
   値以下に低下するのを検出して制御信号を発生する低電
   力電源検出回路と、 低電力電源検出回路による制御信号の発生に応答してイ
   ンターフェース回路を低電力動作モードで動作させてデ
   ジタル−アナログコンバータ回路の信号出力をアナログ
   出力端子から隔離するように制御し、アナログ出力端子
   がデジタル−アナログコンバータ回路の信号出力から隔
   離される時間の少なくとも一部の間アナログ出力端子を
   内部の決まった基準電圧へ接続し、制御信号の発生が止
   むとインターフェース回路を通常動作モードへ復帰させ
   る制御回路とよりなることを特徴とするデジタル−アナ
   ログコンバータ。
2. 【請求項２】 前記インターフェース回路がデジタル−
   アナログコンバータ回路の出力とアナログ出力端子との
   間に接続したスイッチよりなり、前記制御回路が制御信
   号が発生されないときはこのスイッチを閉位置に制御
   し、また制御信号が発生されると開位置に制御するよう
   作動可能なことを特徴とする請求項１に記載のデジタル
   −アナログコンバータ。
3. 【請求項３】 前記インターフェース回路がアナログ出
   力端子と内部の決まった基準電圧との間に接続したシャ
   ントスイッチよりなり、このシャントスイッチが制御信
   号が存在するときは閉位置に、また制御信号が存在しな
   いときは開位置にあるように制御信号により制御される
   ことを特徴とする請求項２に記載のデジタル−アナログ
   コンバータ。
4. 【請求項４】 前記インターフェース回路がアナログ出
   力端子と内部の決まった基準電圧との間に接続したシャ
   ントスイッチよりなり、制御信号が存在するときはこの
   シャントスイッチを閉位置に、また制御信号が存在しな
   いときは開位置にするよう作動可能なことを特徴とする
   請求項１に記載のデジタル−アナログコンバータ。
5. 【請求項５】 前記デジタル−アナログコンバータ回路
   が出力段を有し、前記インターフェース回路が出力段の
   出力インピーダンスを変化させる手段を含み、前記制御
   回路が制御信号の発生に応答して前記出力インピーダン
   スを変化させる手段の出力インピーダンスを高インピー
   ダンスレベルへ増加させるよう作動可能なことを特徴と
   する請求項１に記載のデジタル−アナログコンバータ。
6. 【請求項６】 前記インターフェース回路がアナログ出
   力端子と内部の決まった基準電圧との間に接続したシャ
   ントスイッチよりなり、このシャントスイッチが制御信
   号が存在するときは閉位置に、また制御信号が存在しな
   いときは開位置にあるように制御信号により制御される
   ことを特徴とする請求項５に記載のデジタル−アナログ
   コンバータ。
7. 【請求項７】 前記デジタル−アナログコンバータ回路
   が、 デジタル入力端子で受けたｎビットデジタル入力信号を
   ｎよりも小さいｍビットデジタル出力信号へ変換するデ
   ルタ−シグマデジタル変調器と、 ｍビットデジタル信号をアナログ信号へ変換するｍビッ
   トデジタル−アナログコンバータと、 アナログ信号をフィルタリングするローパスフィルタと
   よりなることを特徴とする請求項１に記載のデジタル−
   アナログコンバータ。
8. 【請求項８】 前記デジタル−アナログコンバータ回路
   が出力段を有し、前記インターフェース回路が出力段の
   出力インピーダンスを変化させる手段を含み、前記制御
   回路が制御信号の発生に応答して前記出力インピーダン
   スを変化させる手段の出力インピーダンスを制御回路が
   出力段の出力インピーダンスを高インピーダンスレベル
   へ増加させるよう作動可能なことを特徴とする請求項１
   に記載のデジタル−アナログコンバータ。
9. 【請求項９】 低電力状態のもとで作動する集積回路デ
   ジタル−アナログコンバータであって、 供給電源電圧を受ける供給電源端子と、 デジタル入力信号を受けるデジタル入力端子と、 アナログ出力信号を出力するアナログ出力端子と、 供給電源端子への電源電圧入力により作動してデジタル
   入力信号をアナログ出力信号へ変換するデジタル−アナ
   ログコンバータ回路と、 デジタル−アナログコンバータ回路と一体化され、電源
   電圧が通常レベルにある通常動作モードの時はデジタル
   −アナログコンバータ回路のアナログ出力信号をアナロ
   グ出力端子へ接続するインターフェース回路と、 デジタル−アナログコンバータ回路と一体化され、供給
   電源端子の電源電圧が通常レベルより低い所定のしきい
   値以下に低下するのを検出して制御信号を発生する低電
   力電源検出回路と、 低電力電源検出回路による制御信号の発生に応答してイ
   ンターフェース回路を低電力動作モードで動作させてア
   ナログ出力端子からのデジタル−アナログコンバータ回
   路の信号出力を前記デジタル入力信号及びデジタル−ア
   ナログコンバータ回路の動作と無関係の所定の決まった
   信号レベルへ強制的に変化させるように制御し、供給電
   源端子で受ける供給電源電圧が所定のしきい値を越えて
   制御信号の発生が止むとインターフェース回路を通常動
   作モードへ復帰させる制御回路とよりなることを特徴と
   するデジタル−アナログコンバータ。
10. 【請求項１０】 前記インターフェース回路がアナログ
    出力端子と所定の基準信号レベルとの間に接続したシャ
    ントスイッチとよりなり、このシャントスイッチが制御
    信号が存在するときは閉位置に、また制御信号が存在し
    ないときは開位置にあるよう制御信号により制御される
    ことを特徴とする請求項９に記載のデジタル−アナログ
    コンバータ。
11. 【請求項１１】 前記所定の基準信号が内部基準信号で
    あることを特徴とする請求項１０に記載のデジタル−ア
    ナログコンバータ。
12. 【請求項１２】 前記の内部基準信号がアース電位であ
    ることを特徴とする請求項１１に記載のデジタル−アナ
    ログコンバータ。