JP2014183431A - アナログ出力装置 - Google Patents

Abstract

【課題】電源の立ち上がり時の動作不安定時に外部への出力を停止して、外部負荷が誤動作するなどの不具合発生を確実に防止したアナログ出力装置を提供する。
【解決手段】デジタル信号をアナログ信号に変換して出力するＤ／Ａ変換装置１と、このＤ／Ａ変換装置１から出力されたアナログ信号を増幅する演算増幅回路２と、Ｄ／Ａ変換装置１と演算増幅回路２への電源供給用の電源装置４〜６とを備えるとともに、演算増幅回路２の出力端に、電源装置４〜６の電源電圧を監視し当該電源装置の電圧が安定した状態に立ち上がるまでの間、演算増幅回路２からのアナログ信号出力を停止する出力停止回路１１を設けている。
【選択図】図１

Description

この発明は、デジタル信号入力をアナログ信号に変換して出力するアナログ出力装置に関するものである。

従来から、例えば産業用プラントなどの制御を行う制御システムにおいては、Ｄ／Ａ変換装置や演算増幅器を使用し、制御用のデジタル信号を指定された電圧のアナログ信号に変換して制御対象となる外部負荷に出力するアナログ出力装置が広く採用されている（例えば、下記の特許文献１参照）。

特開平１０−１４９２１６号公報

このようなアナログ出力装置においては、電源がＯＮされた後、電源供給装置から安定した電源電圧が各装置に供給されるまでの間の電源の立ち上がり時に、本来は外部出力が０Ｖ出力（無出力）となるべきものが、装置内部の回路の動作不安定のために外部に異常な信号が出力されてしまい、その結果、本装置に接続された外部負荷となる別装置が誤動作を起こすなどの問題点があった。

この発明は、上記のような課題を解決するためになされたもので、電源の立ち上がり時の動作不安定時には、ある程度まで電源電圧が上昇して動作が安定するまでの間は外部への出力を停止して、外部負荷が誤動作するなどの不具合発生を確実に防止することができて信頼性を向上させたアナログ出力装置を得ることを目的とする。

この発明に係るアナログ出力装置は、デジタル信号をアナログ信号に変換して出力するＤ／Ａ変換装置と、上記Ｄ／Ａ変換装置から出力された上記アナログ信号を増幅する演算増幅回路と、上記Ｄ／Ａ変換装置および上記演算増幅回路への電源供給用の電源装置とを備えたものにおいて、上記演算増幅回路の出力端に、上記電源装置の電源電圧を監視し当該電源電圧が安定した状態に立ち上がるまでの間、上記演算増幅回路からアナログ信号出力を停止する出力停止回路を設けたことを特徴としている。

また、この発明に係るアナログ出力装置は、デジタル信号をアナログ信号に変換して出力するＤ／Ａ変換装置と、上記Ｄ／Ａ変換装置から出力された上記アナログ信号を増幅する演算増幅回路と、上記Ｄ／Ａ変換装置および上記演算増幅回路への電源供給用の電源装置とを備えたものにおいて、上記電源装置から上記演算増幅回路への電源供給を、上記電源装置の電源電圧が安定した状態に立ち上がるまでの時間分だけ遅延させる電源供給遅延回路を設けたことを特徴としている。

この発明のアナログ出力装置によれば、電源の立ち上がり時の動作不安定時には、ある程度まで電源電圧が上昇して動作が安定するまでの間は外部への出力を停止することができるので、外部負荷が誤動作するなどの不具合発生を確実に防止することができ、従来よりも信頼性を向上させることが可能となる。

この発明の実施の形態１におけるアナログ出力装置の全体を示す構成図である。 同装置が備える出力停止回路の具体的な構成を示す回路図である。 この発明の実施の形態２におけるアナログ出力装置が備える出力停止回路の構成を示す回路図である。 この発明の実施の形態３におけるアナログ出力装置が備える出力停止回路の構成を示す回路図である。 この発明の実施の形態４におけるアナログ出力装置が備える出力停止回路の構成を示す回路図である。 この発明の実施の形態５におけるアナログ出力装置の全体を示す構成図である。 同装置が備える電源供給遅延回路の具体的な構成を示す回路図である。

この実施の形態では、この発明を産業用プラントなどの制御を行う制御システムに適用した場合について説明するが、この発明はこのような場合に限定されるものではない。

実施の形態１．
図１はこの発明の実施の形態１におけるアナログ出力装置の全体を示す構成図、図２は同装置が備える出力停止回路の具体的な構成を示す回路図である。

この実施の形態１のアナログ出力装置は、デジタル信号をアナログ信号に変換して出力するＤ／Ａ変換装置１と、このＤ／Ａ変換装置１から出力されたアナログ信号を増幅して外部負荷３へ出力する演算増幅回路２とを備えるとともに、主電源供給装置４、負電源供給装置５、および基準電圧生成装置６を有する。さらに、この実施の形態１の特徴として、演算増幅回路２の出力端に出力停止回路１１が設けられている。なお、この出力停止回路１１の具体的な構成と動作については、後で詳述する。

主電源供給装置４は、Ｄ／Ａ変換装置１及び演算増幅回路２に対して動作用の正電圧電源となる電源を供給する。負電源供給装置５は、主電源供給装置４からの電源供給を受けて演算増幅回路２に対して動作用の負電圧電源となる電源を供給する。基準電圧生成装置６は、主電源供給装置４からの電源供給を受けてＤ／Ａ変換装置１の基準電圧を生成する。そして、上記の主電源供給装置４、負電源供給装置５、および基準電圧生成装置６が特許請求の範囲における電源装置に対応している。

上記のＤ／Ａ変換装置１は、ここでは比較的安価な正電圧のみを出力するユニポーラ構成のもので、その動作電源は主電源供給装置４により、また、その変換基準となる基準電圧は基準電圧生成装置６によりそれぞれ与えられている。演算増幅回路２は、演算増幅器で構成された第１の反転増幅器Ａｍｐ１、第２の反転増幅器Ａｍｐ２を有する。そして、両反転増幅器Ａｍｐ１、Ａｍｐ２の正電源は主電源供給装置４により、また、反転増幅器Ａｍｐ１、Ａｍｐ２の負電源は負電源供給装置５によりそれぞれ生成されて供給されている。

ここで、外部負荷３の制御用のデジタル信号は、Ｄ／Ａ変換装置１に入力されて指定された電圧のアナログ信号に変換される。Ｄ／Ａ変換装置１から出力されたアナログ信号は入力抵抗Ｒ１を介して第１の反転増幅器Ａｍｐ１に入力される。

第１の反転増幅器Ａｍｐ１は、この入力されたアナログ信号を入力抵抗Ｒ１と帰還抵抗Ｒ２との比により決まる大きさの電圧をもつアナログ信号に反転増幅して出力する。したがって、この第１の反転増幅器Ａｍｐ１のアナログ信号は負電圧として出力される。この第１の反転増幅器Ａｍｐ１から出力された負電圧のアナログ信号は、入力抵抗Ｒ３を介して次段の第２の反転増幅器Ａｍｐ２に入力される。

第２の反転増幅器Ａｍｐ２は、この入力されたアナログ信号を入力抵抗Ｒ３と帰還抵抗Ｒ４との比、および主電源供給装置４から抵抗Ｒ５を介して供給される正電圧とによって決まる大きさをもつアナログ信号に反転増幅して出力する。したがって、この第２の反転増幅器Ａｍｐ２のアナログ信号は正電圧に戻されて出力される。この第２の反転増幅器Ａｍｐ２から出力された正電圧のアナログ信号は、外部出力ライン８を通じて例えば各種の制御機器などの外部負荷３に出力される。

なお、演算増幅回路２について、第１、第２の反転増幅器Ａｍｐ１，Ａｍｐ２を備えるとともに、入力抵抗Ｒ３、帰還抵抗Ｒ４、および第２の反転増幅器Ａｍｐ２の入力部との共通接続点１０に対し、さらに主電源供給装置４を抵抗Ｒ５を介して接続した構成としているのは、外部負荷３に０Ｖを含めた正電圧のアナログ信号が確実に出力されるようにするためである。

出力停止回路１１は、図１に示すように、電源の立ち上がり時の動作不安定時において外部に異常なアナログ信号が出力されて外部負荷３が誤動作するのを防ぐために、主電源供給装置４の電源電圧を監視して、電源電圧が安定した状態に立ち上がるまでの間、外部へのアナログ信号の出力を停止するものである。この出力停止回路１１は、第２の反転増幅器Ａｍｐ２の出力端と外部負荷３とを結ぶアナログ信号の外部出力ライン８の途中に設けられている。

次に、上記の出力停止回路１１の具体的な構成について、図２を参照して説明する。
主電源供給装置４により生成される電源（正）の入力端に抵抗Ｒａの一端が接続され、抵抗Ｒａの他端には第１のスイッチング素子Ｑａのベースが接続されている。この第１のスイッチング素子Ｑａのコレクタは、主電源供給装置４により生成される電源（正）の入力端に抵抗Ｒｂを介して接続され、エミッタは装置内の接地ライン９に接続されている。また、この第１のスイッチング素子Ｑａに並列してコンデンサＣａが設けられ、このコンデンサＣａの一端は抵抗Ｒａとスイッチング素子Ｑａのベースとの接続点に、その他端が接地ライン９に接続されている。そして、上記の抵抗ＲａとコンデンサＣａとで一定の時定数をもつＣＲ回路が構成されており、このＣＲ回路が特許請求の範囲における遅延回路に対応している。

また、抵抗Ｒｂと第１のスイッチング素子Ｑａのコレクタとの接続点には第２のスイッチング素子Ｑｂのベースが接続され、この第２のスイッチング素子Ｑｂのコレクタは第２の反転増幅器Ａｍｐ２の出力端に連なる外部出力ライン８に接続され、エミッタはスイッチング素子Ｑａと同様に装置内の接地ライン９に接続されている。また、第２のスイッチング素子Ｑｂのコレクタ側と第２の反転増幅器Ａｍｐ２の出力端との間の外部出力ライン８には抵抗Ｒｃが挿入されている。
なお、上記の各スイッチング素子Ｑａ，Ｑｂは、ここではトランジスタを使用しているが、これに限らず、ＭＯＳＦＥＴやＩＧＢＴなどの他のスイッチング素子を適用することも可能である。

次に、図２に示した構成の出力停止回路１１の動作について説明する。
外部からの指令に応じて主電源供給装置４が各部への電源供給を開始するが、その際の電源の立ち上がり時の動作不安定時において、第１のスイッチング素子Ｑａのベースの電圧は、抵抗ＲａとコンデンサＣａで構成されたＣＲ回路の時定数（Ｃ×Ｒ［ｓ］）分だけ電圧上昇が遅れる。このため、このスイッチング素子ＱａはＯＮしない。一方、第２のスイッチング素子Ｑｂのベース−エミッタ間には電源（正）と同様の電圧が印加されるため、このスイッチング素子ＱｂがＯＮしてコレクタ−エミッタ間が導通し、抵抗Ｒｃを通ってスイッチング素子Ｑｂに電流が流れる。その結果、外部出力ライン８は接地と同電位となり、外部へのアナログ信号出力が無効、すなわちアナログ信号の外部への出力が停止される。これにより、電源立ち上がり時に不安定な電圧のアナログ信号が外部に出力されるのを防ぐことができる。

主電源供給装置４の電源電圧が次第に上昇して、主電源供給装置４から安定した電源電圧が各部に供給されるようになると、第１のスイッチング素子Ｑａのベース電圧が上記の時定数分遅れて上昇して当該スイッチング素子ＱａがＯＮするので、第１のスイッチング素子Ｑａのコレクタ側も接地と同電位になる。このため、第２のスイッチング素子Ｑｂのベース電圧も接地と同電位となり、この第２のスイッチング素子ＱｂはＯＦＦとなる。このときから外部へのアナログ信号出力が有効、すなわちアナログ出力装置からアナログ信号が外部負荷３へ出力されることとなる。

具体例として、いま、主電源供給装置４から出力される電圧を５Ｖ、抵抗Ｒａの抵抗値を１０ｋΩ、コンデンサＣａの容量を１０μＦ、各スイッチング素子Ｑａ、ＱｂがＯＮするときのベース−エミッタ間の電圧を０．６Ｖとした場合を考える。

主電源供給装置４が０．６Ｖになるまでは第１のスイッチング素子ＱａがＯＦＦ、第２のスイッチング素子ＱｂがＯＮになり、出力が無効の状態になる。第１のスイッチング素子Ｑａのベース電圧が０．６Ｖになるまでには、抵抗ＲａとコンデンサＣａのＣＲ時定数より約１９ｍｓかかり（１０［μＦ］×１０［ｋΩ］／０．６３×（０．６［Ｖ］／５［Ｖ］）＝１９．０４８［ｍｓ］）、その間は出力無効の状態が維持されることとなる。その後、第１のスイッチング素子Ｑａのベース電圧が０．６Ｖ以上となると、このスイッチング素子ＱａがＯＮして第２のスイッチング素子ＱｂがＯＦＦとなり、外部出力が有効となる。

以上のように、この実施の形態１では、演算増幅回路２を構成する第２の反転増幅器Ａｍｐ２の出力端側に、主電源供給装置４の電源電圧を監視して、ある程度まで電源電圧が上昇して動作が安定するまでの間は外部出力を停止する出力停止回路１１を設けたので、電源立ち上がり時に不安定な電圧値をもつアナログ信号が不用意に外部出力されるのを防ぐことができ、信頼性を向上させたアナログ出力装置を得ることが可能となる。

実施の形態２．
図３はこの発明の実施の形態２におけるアナログ出力装置が備える出力停止回路の構成を示す回路図であり、図２に示した構成と対応もしくは相当する構成部分には同一の符号を付す。

前述の実施の形態１の出力停止回路１１では、主電源供給装置４から各部に供給される電源電圧を用いて、抵抗ＲａとコンデンサＣａからなるＣＲ回路によってＣＲ時定数で第１のスイッチング素子ＱａのＯＮ／ＯＦＦを調整して演算増幅回路２の出力の有効／無効を操作している。しかし、この構成の場合、第１のスイッチング素子ＱａがＯＮするベース電圧は一般的に低い（約０．６Ｖ）ため、主電源供給装置４の電源電圧の立ち上がりに時間がかかる場合には、時定数で遅らせても第１のスイッチング素子Ｑａが早めにＯＮ動作してしまい、不安定な状態の電圧をもつアナログ信号を外部に出力してしまう可能性がある。

そこで、この実施の形態２では、第１のスイッチング素子ＱａのＯＮ／ＯＦＦのタイミングを主電源供給装置４からの電源電圧を監視するのではなく、主電源供給装置４からの電源供給を受けて基準電圧生成装置６で生成される基準電圧を監視することによりスイッチング素子ＱａのＯＮ／ＯＦＦのタイミングを調整することで、不安定な状態の電圧をもつアナログ信号が外部に出力されないようにしたものである。

すなわち、この実施の形態２の出力停止回路１１において、２つのスイッチング素子Ｑａ，Ｑｂの２段構成で外部出力の有効／無効を操作する点は実施の形態１と同様であるが、実施の形態１との違いは、基準電圧生成装置６で生成される基準電圧の入力端と接地ライン９との間に２つの分圧用の抵抗Ｒｄ，Ｒｅが直列に接続されて分圧回路が構成され、両抵抗Ｒｄ，Ｒｅの接続点に第１のスイッチング素子Ｑａのベースが接続されていることである。その他の部品の接地箇所および接続構成は図２に示した実施の形態１の場合と同様であるから、ここでは詳しい説明は省略する。

次に、図３に示した構成の出力停止回路１１の動作について説明する。
各スイッチング素子Ｑａ、Ｑｂは、実施の形態１の場合と同様の動作で外部へのアナログ信号の出力の有効／無効を操作するが、第１のスイッチング素子Ｑａの動作条件が実施の形態１と異なっている。

すなわち、第１のスイッチング素子Ｑａは、基準電圧がある程度上昇するまではＯＦＦの状態を保っており、このため第２のスイッチング素子ＱｂはＯＮ状態、つまり外部出力を無効状態とする。

基準電圧生成装置６で生成される基準電圧が次第に上昇して、第１のスイッチング素子Ｑａのベース電圧が両抵抗Ｒｄ，Ｒｅの分圧比で決まる所定の値に達すると、当該スイッチング素子ＱａがＯＮし、これに伴い、第２のスイッチング素子ＱｂをＯＦＦ状態、つまり外部出力を有効状態とする。

第１のスイッチング素子ＱａがＯＮするタイミングは、両抵抗Ｒｄ，Ｒｅの分圧比により決定されるため、両抵抗Ｒｄ，Ｒｅの値を変化させることで、外部出力を無効／有効にするタイミングを調整することができる。基準電圧は、基準電圧生成装置６から生成されており、この基準電圧生成装置６の電源は主電源供給装置４から供給されるため、基準電圧生成装置６で生成される基準電圧が、主電源供給装置４で生成される電源電圧よりも早く立ち上がることはなく、したがって、主電源供給装置４で生成される電源電圧が安定化した後に外部へのアナログ信号出力を有効にすることが可能である。

また、装置の電源がＯＦＦにされた場合、主電源供給装置４と基準電圧生成装置６の電圧は略同じ速度で低下するが、第１のスイッチング素子Ｑａのベース電圧は両抵抗Ｒｄ，Ｒｅの分圧比で決まる分だけ、第２のスイッチング素子Ｑｂのベース電圧よりも早く小さくなるので、第１のスイッチング素子Ｑａが先ずＯＦＦになって第２のスイッチング素子ＱｂがＯＮになり、演算増幅回路２の出力が無効になる。すなわち、主電源供給装置４で生成される電源電圧が第２のスイッチング素子ＱｂがＯＦＦするベース電圧に下がるまで、外部へのアナログ信号出力を無効状態にすることができる。よって、電源の立ち下がり時の不安定な状態の際にも、外部へのアナログ信号出力を停止することが可能となる。

以上のように、この実施の形態２では、出力停止回路１１において、基準電圧生成装置６で生成される基準電圧を監視することにより第１、第２のスイッチング素子Ｑａ，ＱｂのＯＮ／ＯＦＦのタイミングを調整することで、不安定な状態の電圧をもつアナログ信号が外部に出力されないようにしたので、主電源供給装置４の電源電圧の立ち上がりに時間がかかる場合でも、電源立ち上がり時に不安定な電圧値をもつアナログ信号が外部出力されるのを防ぐことができ、信頼性を向上させたアナログ出力装置を得ることが可能となる。さらに、電源の立ち上がり時だけでなく、電源の立ち下がり時にも外部への不用意なアナログ信号が出力されるのを停止することが可能となる。

実施の形態３．
図４はこの発明の実施の形態３におけるアナログ出力装置が備える出力停止回路１１の構成を示す回路図であり、図２に示した構成と対応もしくは相当する構成部分には同一の符号を付す。

上記実施の形態１、２では、主電源供給装置４の電源電圧の立ち上がりや、基準電圧生成装置６で生成される基準電圧の立ち上がりに応じて、第１のスイッチング素子ＱａをＯＮさせるようにしているが、第１のスイッチング素子ＱａをＯＮさせるベース電圧の値にはある程度のばらつきがあるため、どのタイミングで第１のスイッチング素子ＱａをＯＮさせて外部出力を停止するかは大まかにしか分からない。

そこで、この実施の形態３では、第１のスイッチング素子ＱａのＯＮ／ＯＦＦの切り替にシュミットトリガ回路７を使用することにより、外部へのアナログ信号出力が停止される、あるいは有効となるタイミングをより精密に決定することができるようにしたものである。

すなわち、この実施の形態３の出力停止回路１１において、２つのスイッチング素子Ｑａ，Ｑｂの２段構成で外部出力の有効／無効を操作する点や、基準電圧生成装置６で生成される基準電圧の入力端と接地ライン９との間に２つの分圧用の抵抗Ｒｄ，Ｒｅが直列に接続されて分圧回路が構成されている点は実施の形態２と同様である。実施の形態２との違いは、分圧用の両抵抗Ｒｄ，Ｒｅの接続点と第１のスイッチング素子Ｑａのベースとの間にシュミットトリガ回路７が設けられていることである。その他の部品の接地箇所および接続構成は図３に示した実施の形態２の場合と同様であるから、ここでは詳しい説明は省略する。

このシュミットトリガ回路７は、ヒステリシス特性をもたせるために高低２つのしきい値を有し、高いしきい値を超える電圧が入力された場合には第１のスイッチング素子ＱａがＯＮするベース電圧よりも高い値のハイレベルの信号を出力する一方、低いしきい値を低下する電圧が入力された場合には第１のスイッチング素子ＱａがＯＦＦするベース電圧よりも低い値のローレベルの信号を出力する。

次に、図４に示した構成の出力停止回路１１の動作について説明する。
この出力停止回路１１の基本的な動作は実施の形態２の場合と同様であるが、シュミットトリガ回路７を挿入することにより、第１のスイッチング素子ＱａのＯＮ／ＯＦＦのタイミングが変化する。すなわち、基準電圧生成装置６で生成される基準電圧に基づいて両抵抗Ｒｄ，Ｒｅの分圧比で与えられる電圧が、シュミットトリガ回路７の高いしきい値を超えない限り、第１のスイッチング素子ＱａはＯＦＦで、第２のスイッチング素子ＱｂがＯＮするため、外部へのアナログ信号出力の無効状態が維持されている。

そして、両抵抗Ｒｄ，Ｒｅの分圧比で与えられる電圧がシュミットトリガ回路７の高いしきい値を超えると、シュミットトリガ回路７により第１のスイッチング素子Ｑａのベースにかかる電圧は瞬間的に上昇し、スイッチング素子ＱａがＯＮとなる。これに伴い、第２のスイッチング素子ＱｂがＯＦＦし、外部へのアナログ信号出力が有効となる。

電源の立ち下がり時の場合も同様に、基準電圧生成装置６で生成される基準電圧に基づいて両抵抗Ｒｄ，Ｒｅの分圧比で与えられる電圧が、シュミットトリガ回路７の低いしきい値を超えると、シュミットトリガ回路７により第１のスイッチング素子Ｑａのベースにかかる電圧は瞬間的に低下し、スイッチング素子ＱａがＯＦＦとなる。これに伴い、第２のスイッチング素子ＱｂがＯＮし、主電源供給装置４の電源電圧が下がるまで外部出力が停止される。

以上のように、この実施の形態３では、出力停止回路１１において、第１のスイッチング素子Ｑａのベース電圧を瞬間的に切り替えることができるシュミットトリガ回路７を設けたので、外部へのアナログ信号出力を有効／無効とするタイミングを、実施の形態２のように分圧抵抗Ｒｄ，Ｒｅの分圧比だけで決定する場合よりも、より一層精度良く決定することができる。

実施の形態４．
図５はこの発明の実施の形態４におけるアナログ出力装置が備える出力停止回路１１の構成を示す回路図であり、実施の形態２（図２）に示した構成と対応もしくは相当する構成部分には同一の符号を付す。

上記の実施の形態２では、主電源供給装置４から各部に供給される電源電圧が大方安定するまでアナログ信号出力を停止できるように、基準電圧生成装置６で生成される基準電圧を監視して外部へのアナログ信号出力を停止させるようにしている。しかし、基準電圧の立ち上がりに要する時間が、主電源供給装置４の電源電圧の立ち上がりに要する時間と大差がない場合には、主電源供給装置４の電源電圧が安定化する前に、第１のスイッチング素子Ｑａがオンして不安定な電圧値をもつアナログ信号が外部に出力され始めてしまう可能性がある。

そこで、この実施の形態４では、実施の形態１（図２）の構成と実施の形態２（図３）の構成とを組み合わせることにより、外部出力停止の時間を延長できるようにしたものである。

すなわち、この実施の形態４の出力停止回路１１において、実施の形態２と異なる点は、基準電圧生成装置６で生成される基準電圧の入力端と接地ライン９との間に直列接続された２つの分圧用の抵抗Ｒｄ，Ｒｅの接続点と第１のスイッチング素子Ｑａのベースとの間を接続するラインに、コンデンサＣａの一端が接続され、コンデンサＣａの他端が接地ライン９に接続されていることである。そして、両抵抗Ｒｄ，ＲｅとコンデンサＣａとで一定の時定数をもつＣＲ回路が構成されており、このＣＲ回路が特許請求の範囲における遅延回路に対応している。したがって、第１のスイッチング素子Ｑａのベースの電圧はＣＲ回路の時定数分だけ電圧上昇が遅れるので、両抵抗Ｒｄ，ＲｅおよびコンデンサＣａの定数変更により、第１のスイッチング素子ＱａがＯＮ／ＯＦＦする時間を変更することが可能である。

このように、ＣＲ時定数の時間分だけ第１のスイッチング素子Ｑａのベース電圧の変化を遅らせることができ、その結果、第２のスイッチング素子ＱｂがＯＦＦになる時間を遅らせることができるので、実施の形態２の場合よりも長時間にわたって外部へのアナログ信号出力を停止しておくことができる。また、電源の立ち上がり時だけでなく、電源の立ち下がり時にも、主電源供給装置４で生成される電源電圧が第２のスイッチング素子ＱｂがＯＦＦするベース電圧に下がるまで、先に第１のスイッチング素子ＱａをＯＦＦにして外部へのアナログ信号出力を無効状態にすることができる。

以上のように、この実施の形態４では、出力停止回路１１において、第１のスイッチング素子Ｑａのベース側に抵抗Ｒｄ，Ｒｅに加えてコンデンサＣａを配置することで、外部へのアナログ信号出力を有効／無効とするタイミングを、実施の形態２のように分圧抵抗Ｒｄ，Ｒｅの分圧比のみで決定する場合よりも更に容易に調整することができる。これにより、電源立ち上がり時に不安定な電圧値をもつアナログ信号が外部出力されるのをより確実に防ぐことができ、信頼性を向上させたアナログ出力装置を得ることが可能となる。さらに、電源の立ち上がり時だけでなく、電源の立ち下がり時にも外部への不用意なアナログ信号が出力されるのを停止する時間を容易に調整することができる。

実施の形態５．
図６はこの発明の実施の形態５におけるアナログ出力装置の全体を示す構成図、図７は同装置が備える電源供給遅延回路の具体的な構成を示す回路図であり、図１および図３に示した実施の形態１、２と対応もしくは相当する構成部分には同一の符号を付す。

上記の各実施の形態１〜４では、反転増幅器Ａｍｐ２の出力端側の外部出力ライン８の途中に出力停止回路１１を設置して各電源の立ち上がりを監視し、電源電圧が安定するまで外部負荷３へのアナログ信号出力を停止するようにしているが、外部出力ライン８を通じてノイズが混入すると、出力停止回路１１のスイッチング素子Ｑａ，Ｑｂ等が破壊される可能性がある。

そこで、この実施の形態５では、出力停止回路１１を設ける代わりに、演算増幅回路２の最終出力端となる第２の反転増幅器Ａｍｐ２の動作用の正電源と負電源の電源供給路に対して電源供給遅延回路１２を接続することにより、当該反転増幅器Ａｍｐ２の電源供給をアナログ出力装置内の他の装置４，５，６への電源供給よりも予め設定された時間分だけ遅らせることにより、他の装置４，５，６の動作が安定するまで第２の反転増幅器Ａｍｐ２の動作を停止し、これによって、外部へ不安定な電圧値をもつアナログ信号が出力されるのを防止するようにしたものである。

すなわち、この実施の形態５の電源供給遅延回路１２は、実施の形態２（図３）で示した出力停止回路１１と基本的に同じ構成のものであり、第２の反転増幅器Ａｍｐ２について、主電源供給装置４から抵抗Ｒｆ１を介して入力される正電源の入力端と、負電源供給装置５から抵抗Ｒｆ２を介して入力される負電源の入力端のそれぞれに第２のスイッチング素子Ｑｂのコレクタが共通して接続されている。

したがって、この実施の形態５において、電源供給遅延回路１２は、電源の立ち上がり時に第１、第２のスイッチング素子Ｑａ，Ｑｂが実施の形態２で説明した場合と同様に動作して、電源投入時から一定期間にわたって、第２のスイッチング素子ＱｂがＯＮするため、第２の反転増幅器Ａｍｐ２に正負の各電源が供給されるのが遅延される。これにより、当該反転増幅器Ａｍｐ２の動作が停止し、外部へのアナログ信号出力を無効にする。基準電圧生成装置６で生成される基準電圧が次第に上昇して所定の値に達して安定化すると、第２のスイッチング素子ＱｂがＯＦＦし、正負の各電源が同じタイミングで第２の反転増幅器Ａｍｐ２に供給されるので、当該反転増幅器Ａｍｐ２の出力が有効となる。

なお、第２の反転増幅器Ａｍｐ２に正負の各電源が供給されるときには、既に各装置４，５，６の出力電圧はいずれもほぼ安定した状態となっているため、第２の反転増幅器Ａｍｐ２への正負の各電源供給が開始された後は、不安定な電圧値をもつアナログ信号が外部に出力されることはない。

以上のように、この実施の形態５では、第２の反転増幅器Ａｍｐ２の正負の各電源の入力端に電源供給遅延回路１２を接続し、装置内の電源装置４，５，６がある程度上昇するまで、演算増幅回路２の最終出力端となる第２の反転増幅器Ａｍｐ２への電源供給を遅らせることにより、電源立ち上がり時に不安定な電圧値をもつアナログ信号が外部出力されるのを防ぐことができるので、信頼性を向上させたアナログ出力装置を得ることが可能となる。

なお、この実施の形態５において、電源供給遅延回路１２は、実施の形態２（図３）で示した出力停止回路１１と基本的に同じ構成のものであったが、これに限らず、実施の形態３（図４）に示した出力停止回路１１、あるいは実施の形態４（図５）に示した出力停止回路１１と基本的に同じ構成のものを採用することが可能である。

この発明は上記の各実施の形態１〜５の構成のみに限定されるものではなく、この発明の趣旨を逸脱しない範囲において、各実施の形態１〜５の構成を適宜に組み合わせたり、各実施の形態１〜５の構成について変形を加えたり、省略することが可能である。

１ Ｄ／Ａ変換装置、２ 演算増幅回路、３ 外部負荷、
Ａｍｐ１ 第１の反転増幅器、Ａｍｐ２ 第２の反転増幅器、４ 主電源供給装置、
５ 負電源供給装置、６ 基準電圧生成装置、７ シュミットトリガ回路、
８ 外部出力ライン、９ 接地ライン、１１ 出力停止回路、１２ 電源供給遅延回路、Ｑａ 第１のスイッチング素子、Ｑｂ 第２のスイッチング素子、Ｃａ コンデンサ、
Ｒ１〜Ｒ５，Ｒａ〜Ｒｅ，Ｒｆ１，Ｒｆ２ 抵抗。

Claims (6)

1. デジタル信号をアナログ信号に変換して出力するＤ／Ａ変換装置と、上記Ｄ／Ａ変換装置から出力された上記アナログ信号を増幅する演算増幅回路と、上記Ｄ／Ａ変換装置および上記演算増幅回路への電源供給用の電源装置とを備えたアナログ出力装置において、
   上記演算増幅回路の出力端に、上記電源装置の電源電圧を監視し当該電源電圧が安定した状態に立ち上がるまでの間、上記演算増幅回路からアナログ信号出力を停止する出力停止回路を設けたことを特徴とするアナログ出力装置。
2. 上記電源装置は、上記Ｄ／Ａ変換装置と上記演算増幅回路に動作用の電源を供給する主電源供給装置を備え、
   上記出力停止回路は、上記主電源供給装置で発生される電圧のレベル変化を遅延させる抵抗とコンデンサとからなる遅延回路と、この遅延回路の電圧変化に応じてＯＮ／ＯＦＦする第１のスイッチング素子と、上記演算増幅回路の出力端と接地ラインとの間に設けられて上記第１のスイッチング素子のＯＮ／ＯＦＦ動作に応じこのＯＮ／ＯＦＦとは反転したＯＮ／ＯＦＦ動作をする第２のスイッチング素子とを備えることを特徴とする請求項１に記載のアナログ出力装置。
3. 上記電源装置は、上記Ｄ／Ａ変換装置と上記演算増幅回路に動作用の電源を供給する主電源供給装置と、この主電源供給装置の電源供給を受けて上記Ｄ／Ａ変換装置の基準電圧を発生する基準電圧生成装置とを備え、
   上記出力停止回路は、上記基準電圧生成装置で発生される基準電圧を分圧する分圧回路と、この分圧回路の電圧変化に応じてＯＮ／ＯＦＦする第１のスイッチング素子と、上記演算増幅回路の出力端と接地ラインとの間に設けられて上記第１のスイッチング素子のＯＮ／ＯＦＦ動作に応じこのＯＮ／ＯＦＦとは反転したＯＮ／ＯＦＦ動作をする第２のスイッチング素子とを備えることを特徴とする請求項１に記載のアナログ出力装置。
4. 上記分圧回路と上記第１のスイッチング素子との間にヒステリシス特性を有するシュミットトリガ回路が設けられていることを特徴とする請求項３に記載のアナログ出力装置。
5. 上記分圧回路にコンデンサが接続されて上記基準電圧のレベル変化を遅延させる遅延回路が構成されていることを特徴とする請求項３に記載のアナログ出力装置。
6. デジタル信号をアナログ信号に変換して出力するＤ／Ａ変換装置と、上記Ｄ／Ａ変換装置から出力された上記アナログ信号を増幅する演算増幅回路と、上記Ｄ／Ａ変換装置および上記演算増幅回路への電源供給用の電源装置とを備えたアナログ出力装置において、
   上記電源装置から上記演算増幅回路への電源供給を、上記電源装置の電源電圧が安定した状態に立ち上がるまでの時間分だけ遅延させる電源供給遅延回路を設けたことを特徴とするアナログ出力装置。

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