JPH09162712A - 電源投入検出回路 - Google Patents
電源投入検出回路Info
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- JPH09162712A JPH09162712A JP7318314A JP31831495A JPH09162712A JP H09162712 A JPH09162712 A JP H09162712A JP 7318314 A JP7318314 A JP 7318314A JP 31831495 A JP31831495 A JP 31831495A JP H09162712 A JPH09162712 A JP H09162712A
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Abstract
(57)【要約】
【課題】電源投入を検出した出力信号を高速に出力可能
としながら、消費電力を低減し得る電源投入検出回路を
提供する。 【解決手段】基準電圧生成回路１１では、高電位側電源
Ｖccと低電位側電源ＧＮＤとの間に設けられ、電源電圧
を分圧した基準電圧Ｖref が生成される。出力回路１４
は、高電位側電源Ｖccと低電位側電源ＧＮＤとの間に、
負荷素子１５と、基準電圧Ｖref が一定レベル以上とな
ったとき導通するスイッチ回路１６とが直列に接続さ
れ、負荷素子１５とスイッチ回路１６との接続点から出
力信号ＯＵＴが出力される。基準電圧生成回路１１に
は、電源電圧が定常レベルに達したときに入力される制
御信号φに基づいて、該基準電圧生成回路１１への電源
Ｖccの供給を遮断するスイッチ回路１７が備えられる。
としながら、消費電力を低減し得る電源投入検出回路を
提供する。 【解決手段】基準電圧生成回路１１では、高電位側電源
Ｖccと低電位側電源ＧＮＤとの間に設けられ、電源電圧
を分圧した基準電圧Ｖref が生成される。出力回路１４
は、高電位側電源Ｖccと低電位側電源ＧＮＤとの間に、
負荷素子１５と、基準電圧Ｖref が一定レベル以上とな
ったとき導通するスイッチ回路１６とが直列に接続さ
れ、負荷素子１５とスイッチ回路１６との接続点から出
力信号ＯＵＴが出力される。基準電圧生成回路１１に
は、電源電圧が定常レベルに達したときに入力される制
御信号φに基づいて、該基準電圧生成回路１１への電源
Ｖccの供給を遮断するスイッチ回路１７が備えられる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置への
電源投入を検出する電源投入検出回路に関するものであ
る。
電源投入を検出する電源投入検出回路に関するものであ
る。
【０００２】半導体装置では、電源の投入時に特定の内
部回路の活性化や不活性化を図る必要がある場合があ
る。このような半導体装置では、電源の投入に基づいて
所定の信号を出力する電源投入検出回路が搭載され、電
源投入検出回路の出力信号に基づいて、前述の活性化動
作あるいは不活性化動作が行われている。
部回路の活性化や不活性化を図る必要がある場合があ
る。このような半導体装置では、電源の投入に基づいて
所定の信号を出力する電源投入検出回路が搭載され、電
源投入検出回路の出力信号に基づいて、前述の活性化動
作あるいは不活性化動作が行われている。
【０００３】
【従来の技術】電源投入検出回路の従来例を図５に示
す。電源ＶccとグランドＧＮＤとの間には抵抗Ｒ１，Ｒ
２が直列に接続され、その抵抗Ｒ１，Ｒ２の接続点であ
るノードＮ１から、電源Ｖccを抵抗Ｒ１，Ｒ２で分圧し
た基準電圧Ｖref が出力される。
す。電源ＶccとグランドＧＮＤとの間には抵抗Ｒ１，Ｒ
２が直列に接続され、その抵抗Ｒ１，Ｒ２の接続点であ
るノードＮ１から、電源Ｖccを抵抗Ｒ１，Ｒ２で分圧し
た基準電圧Ｖref が出力される。
【０００４】前記ノードＮ１は、ＮチャネルＭＯＳトラ
ンジスタＴr1のゲート及びドレインに接続される。前記
トランジスタＴr1のソースは電源Ｖccに接続される。前
記ノードＮ１は、ＮチャネルＭＯＳトランジスタＴr2の
ゲートに接続され、そのトランジスタＴr2のドレインは
抵抗Ｒ３を介して電源Ｖccに接続され、ソースはグラン
ドＧＮＤに接続される。前記トランジスタＴr2のオン抵
抗値は、抵抗Ｒ３の抵抗値より十分小さく設定される。
そして、前記トランジスタＴr2のドレインから出力信号
ＯＵＴが出力される。
ンジスタＴr1のゲート及びドレインに接続される。前記
トランジスタＴr1のソースは電源Ｖccに接続される。前
記ノードＮ１は、ＮチャネルＭＯＳトランジスタＴr2の
ゲートに接続され、そのトランジスタＴr2のドレインは
抵抗Ｒ３を介して電源Ｖccに接続され、ソースはグラン
ドＧＮＤに接続される。前記トランジスタＴr2のオン抵
抗値は、抵抗Ｒ３の抵抗値より十分小さく設定される。
そして、前記トランジスタＴr2のドレインから出力信号
ＯＵＴが出力される。
【０００５】図６に示す電源投入回路は、前記抵抗Ｒ
１，Ｒ２を、電源の投入に基づいてオンされるＰチャネ
ルＭＯＳトランジスタＴr3及びＮチャネルＭＯＳトラン
ジスタＴr4に置き換えたものである。
１，Ｒ２を、電源の投入に基づいてオンされるＰチャネ
ルＭＯＳトランジスタＴr3及びＮチャネルＭＯＳトラン
ジスタＴr4に置き換えたものである。
【０００６】前記トランジスタＴr3，Ｔr4は、前記抵抗
Ｒ１，Ｒ２と同様に動作し、両トランジスタＴr3，Ｔr4
のドレインであるノードＮ１から、電源Ｖccを両トラン
ジスタＴr3，Ｔr4のオン抵抗値で分圧した基準電圧Ｖre
f が出力される。
Ｒ１，Ｒ２と同様に動作し、両トランジスタＴr3，Ｔr4
のドレインであるノードＮ１から、電源Ｖccを両トラン
ジスタＴr3，Ｔr4のオン抵抗値で分圧した基準電圧Ｖre
f が出力される。
【０００７】このように構成された電源投入検出回路の
動作を図７に従って説明する。電源の投入に基づいて、
電源Ｖccレベルが一定の傾きで立ち上がると、基準電圧
Ｖref は、抵抗Ｒ１，Ｒ２あるいはトランジスタＴr3，
Ｔr4の分圧比に基づいて、電源Ｖccの立ち上がりの傾き
より緩やかな傾きで立ち上がる。
動作を図７に従って説明する。電源の投入に基づいて、
電源Ｖccレベルが一定の傾きで立ち上がると、基準電圧
Ｖref は、抵抗Ｒ１，Ｒ２あるいはトランジスタＴr3，
Ｔr4の分圧比に基づいて、電源Ｖccの立ち上がりの傾き
より緩やかな傾きで立ち上がる。
【０００８】基準電圧Ｖref がトランジスタＴr2のしき
い値を越えるまでは、出力信号ＯＵＴは電源Ｖccレベル
の立ち上がりと同じ傾きで立ち上がる。基準電圧Ｖref
がトランジスタＴr2のしきい値を越えると、同トランジ
スタＴr2がオンされて、出力信号ＯＵＴはグランドＧＮ
Ｄレベルまで低下する。
い値を越えるまでは、出力信号ＯＵＴは電源Ｖccレベル
の立ち上がりと同じ傾きで立ち上がる。基準電圧Ｖref
がトランジスタＴr2のしきい値を越えると、同トランジ
スタＴr2がオンされて、出力信号ＯＵＴはグランドＧＮ
Ｄレベルまで低下する。
【０００９】このような動作により、この電源投入検出
回路は、電源の投入に基づいて、電源Ｖccレベルが一定
レベルまで上昇したとき、出力信号ＯＵＴがＨレベルか
らＬレベルに立ち下がり、以後Ｌレベルの出力信号ＯＵ
Ｔを出力し続ける。そして、このような出力信号ＯＵＴ
は、例えば電源の投入に基づいて、内部回路の動作をリ
セットするリセット信号として利用される。
回路は、電源の投入に基づいて、電源Ｖccレベルが一定
レベルまで上昇したとき、出力信号ＯＵＴがＨレベルか
らＬレベルに立ち下がり、以後Ｌレベルの出力信号ＯＵ
Ｔを出力し続ける。そして、このような出力信号ＯＵＴ
は、例えば電源の投入に基づいて、内部回路の動作をリ
セットするリセット信号として利用される。
【００１０】なお、前記トランジスタＴr1は電源Ｖccの
供給を停止したときオンされて、基準電圧Ｖref を速や
かに低下させるように動作する。
供給を停止したときオンされて、基準電圧Ｖref を速や
かに低下させるように動作する。
【００１１】
【発明が解決しようとする課題】上記のような電源投入
検出回路では、電源Ｖccが所定レベルまで立ち上がっ
て、Ｌレベルの出力信号ＯＵＴを出力し続ける時、図５
に示す回路では、電源Ｖccから抵抗Ｒ１，Ｒ２を介して
グランドＧＮＤに貫通電流が流れ続けるとともに、電源
Ｖccから抵抗Ｒ３、トランジスタＴr2を介してグランド
ＧＮＤに貫通電流が流れ続ける。
検出回路では、電源Ｖccが所定レベルまで立ち上がっ
て、Ｌレベルの出力信号ＯＵＴを出力し続ける時、図５
に示す回路では、電源Ｖccから抵抗Ｒ１，Ｒ２を介して
グランドＧＮＤに貫通電流が流れ続けるとともに、電源
Ｖccから抵抗Ｒ３、トランジスタＴr2を介してグランド
ＧＮＤに貫通電流が流れ続ける。
【００１２】また、図６に示す回路では、電源Ｖccから
トランジスタＴr3，Ｔr4を介してグランドＧＮＤに貫通
電流が流れ続けるとともに、電源Ｖccから抵抗Ｒ３、ト
ランジスタＴr2を介してグランドＧＮＤに貫通電流が流
れ続ける。従って、消費電力が増大するという問題点が
ある。
トランジスタＴr3，Ｔr4を介してグランドＧＮＤに貫通
電流が流れ続けるとともに、電源Ｖccから抵抗Ｒ３、ト
ランジスタＴr2を介してグランドＧＮＤに貫通電流が流
れ続ける。従って、消費電力が増大するという問題点が
ある。
【００１３】上記のような貫通電流による消費電力を低
減するためには、図５に示す回路では、抵抗Ｒ１〜Ｒ３
の抵抗値をＭΩ単位まで高く設定し、図６に示す回路で
も、トランジスタＴr3，Ｔr4のオン抵抗値及び抵抗Ｒ３
の抵抗値を同様に高く設定すればよい。
減するためには、図５に示す回路では、抵抗Ｒ１〜Ｒ３
の抵抗値をＭΩ単位まで高く設定し、図６に示す回路で
も、トランジスタＴr3，Ｔr4のオン抵抗値及び抵抗Ｒ３
の抵抗値を同様に高く設定すればよい。
【００１４】ところが、上記のように各抵抗素子の抵抗
値を高く設定すると、各抵抗素子の抵抗値と寄生容量と
による時定数が大きくなる。すると、電源Ｖccレベルの
立ち上がりに比して、出力信号ＯＵＴの立ち上がりが遅
れ、かつ基準電圧Ｖref の立ち上がりの傾きは、抵抗Ｒ
１，Ｒ２の分圧比に基づく傾きより緩やかになる。
値を高く設定すると、各抵抗素子の抵抗値と寄生容量と
による時定数が大きくなる。すると、電源Ｖccレベルの
立ち上がりに比して、出力信号ＯＵＴの立ち上がりが遅
れ、かつ基準電圧Ｖref の立ち上がりの傾きは、抵抗Ｒ
１，Ｒ２の分圧比に基づく傾きより緩やかになる。
【００１５】従って、電源の投入に基づいて、電源Ｖcc
レベルの立ち上がりが急峻である場合には、電源Ｖccレ
ベルが定常レベルに達するまでに、出力信号ＯＵＴがＨ
レベルからＬレベルに立ち下がるような、図７に示すよ
うな出力信号ＯＵＴを得ることができなくなる。電源Ｖ
ccレベルが定常レベルに達してからＬレベルに立ち下が
る出力信号ＯＵＴでは、内部回路の正常なリセットを行
うことができなくなる。
レベルの立ち上がりが急峻である場合には、電源Ｖccレ
ベルが定常レベルに達するまでに、出力信号ＯＵＴがＨ
レベルからＬレベルに立ち下がるような、図７に示すよ
うな出力信号ＯＵＴを得ることができなくなる。電源Ｖ
ccレベルが定常レベルに達してからＬレベルに立ち下が
る出力信号ＯＵＴでは、内部回路の正常なリセットを行
うことができなくなる。
【００１６】また、ＭΩ単位の抵抗値を有する抵抗は、
レイアウト面積が大きくなるので、チップ面積を増大さ
せてしまう。このようなことから、各抵抗素子の抵抗値
を十分に高く設定することはできず、従って消費電力を
十分に低減することができないという問題点がある。
レイアウト面積が大きくなるので、チップ面積を増大さ
せてしまう。このようなことから、各抵抗素子の抵抗値
を十分に高く設定することはできず、従って消費電力を
十分に低減することができないという問題点がある。
【００１７】この発明の目的は、電源投入を検出した出
力信号を高速に出力可能としながら、消費電力を低減し
得る電源投入検出回路を提供することにある。
力信号を高速に出力可能としながら、消費電力を低減し
得る電源投入検出回路を提供することにある。
【００１８】
【課題を解決するための手段】図１は、請求項１の原理
説明図である。すなわち、基準電圧生成回路１１では、
高電位側電源Ｖccと低電位側電源ＧＮＤとの間に設けら
れ、電源電圧を分圧した基準電圧Ｖref が生成される。
出力回路１４は、高電位側電源Ｖccと低電位側電源ＧＮ
Ｄとの間に、負荷素子１５と、前記基準電圧Ｖref が一
定レベル以上となったとき導通するスイッチ回路１６と
が直列に接続され、前記負荷素子１５とスイッチ回路１
６との接続点から出力信号ＯＵＴが出力される。前記基
準電圧生成回路１１には、電源電圧が定常レベルに達し
たときに入力される制御信号φに基づいて、該基準電圧
生成回路１１への電源Ｖccの供給を遮断するスイッチ回
路１７が備えられる。
説明図である。すなわち、基準電圧生成回路１１では、
高電位側電源Ｖccと低電位側電源ＧＮＤとの間に設けら
れ、電源電圧を分圧した基準電圧Ｖref が生成される。
出力回路１４は、高電位側電源Ｖccと低電位側電源ＧＮ
Ｄとの間に、負荷素子１５と、前記基準電圧Ｖref が一
定レベル以上となったとき導通するスイッチ回路１６と
が直列に接続され、前記負荷素子１５とスイッチ回路１
６との接続点から出力信号ＯＵＴが出力される。前記基
準電圧生成回路１１には、電源電圧が定常レベルに達し
たときに入力される制御信号φに基づいて、該基準電圧
生成回路１１への電源Ｖccの供給を遮断するスイッチ回
路１７が備えられる。
【００１９】請求項２では、基準電圧生成回路及び出力
回路には、電源電圧が定常レベルに達したときに入力さ
れる制御信号に基づいて、該基準電圧生成回路及び出力
回路への電源の供給を遮断するスイッチ回路が備えられ
る。
回路には、電源電圧が定常レベルに達したときに入力さ
れる制御信号に基づいて、該基準電圧生成回路及び出力
回路への電源の供給を遮断するスイッチ回路が備えられ
る。
【００２０】請求項３では、前記基準電圧生成回路のス
イッチ回路は、前記制御信号に基づいて導通して、抵抗
素子として動作するＭＯＳトランジスタで構成される。
請求項４では、前記制御信号が入力されるインバータ回
路の出力信号が、前記基準電圧生成回路及び出力回路の
電源として供給される。
イッチ回路は、前記制御信号に基づいて導通して、抵抗
素子として動作するＭＯＳトランジスタで構成される。
請求項４では、前記制御信号が入力されるインバータ回
路の出力信号が、前記基準電圧生成回路及び出力回路の
電源として供給される。
【００２１】請求項５では、前記出力回路には、前記制
御信号に基づいて基準電圧生成回路への電源の供給が遮
断された後には、該制御信号に基づいて、前記出力信号
を維持する信号維持回路が接続される。
御信号に基づいて基準電圧生成回路への電源の供給が遮
断された後には、該制御信号に基づいて、前記出力信号
を維持する信号維持回路が接続される。
【００２２】（作用）請求項１では、電源電圧が定常レ
ベルになると、基準電圧生成回路１１への電源Ｖccの供
給が遮断され、基準電圧生成回路１１での電流消費が遮
断される。
ベルになると、基準電圧生成回路１１への電源Ｖccの供
給が遮断され、基準電圧生成回路１１での電流消費が遮
断される。
【００２３】請求項２では、電源電圧が定常レベルにな
ると、基準電圧生成回路及び出力回路への電源の供給が
遮断され、基準電圧生成回路及び出力回路での電流消費
が遮断される。
ると、基準電圧生成回路及び出力回路への電源の供給が
遮断され、基準電圧生成回路及び出力回路での電流消費
が遮断される。
【００２４】請求項３では、電源電圧が定常レベルに達
するまでは、基準電圧生成回路ではＭＯＳトランジスタ
が抵抗素子として動作して、基準電圧が生成され、電源
電圧が定常レベルに達すると、制御信号に基づいてＭＯ
Ｓトランジスタが非導通となり、基準電圧生成回路への
電源の供給が遮断される。
するまでは、基準電圧生成回路ではＭＯＳトランジスタ
が抵抗素子として動作して、基準電圧が生成され、電源
電圧が定常レベルに達すると、制御信号に基づいてＭＯ
Ｓトランジスタが非導通となり、基準電圧生成回路への
電源の供給が遮断される。
【００２５】請求項４では、電源電圧が定常レベルに達
するまでは、インバータ回路のＨレベルの出力信号が、
基準電圧生成回路及び出力回路に電源として供給され、
電源電圧が定常レベルに達すると、インバータ回路の出
力信号がＬレベルとなって、基準電圧生成回路及び出力
回路への電源の供給が遮断される。
するまでは、インバータ回路のＨレベルの出力信号が、
基準電圧生成回路及び出力回路に電源として供給され、
電源電圧が定常レベルに達すると、インバータ回路の出
力信号がＬレベルとなって、基準電圧生成回路及び出力
回路への電源の供給が遮断される。
【００２６】請求項５では、制御信号に基づいて基準電
圧生成回路への電源の供給が遮断された後は、出力回路
の動作に関わらず、制御信号に基づいて信号維持回路に
より、出力信号が維持される。
圧生成回路への電源の供給が遮断された後は、出力回路
の動作に関わらず、制御信号に基づいて信号維持回路に
より、出力信号が維持される。
【００２７】
（第一の実施の形態）図２は、この発明を具体化した電
源投入検出回路を示す。ＰチャネルＭＯＳトランジスタ
Ｔr11 のソースは電源Ｖccに接続され、ドレインは抵抗
Ｒ１１を介してグランドＧＮＤに接続される。
源投入検出回路を示す。ＰチャネルＭＯＳトランジスタ
Ｔr11 のソースは電源Ｖccに接続され、ドレインは抵抗
Ｒ１１を介してグランドＧＮＤに接続される。
【００２８】前記トランジスタＴr11 のゲートには、制
御信号φが入力される。前記制御信号φは、電源の投入
に基づいて電源Ｖccレベルが定常レベルとなるまではＬ
レベルとなり、電源Ｖccレベルが定常レベルとなった後
は、Ｈレベルとなる信号が入力される。
御信号φが入力される。前記制御信号φは、電源の投入
に基づいて電源Ｖccレベルが定常レベルとなるまではＬ
レベルとなり、電源Ｖccレベルが定常レベルとなった後
は、Ｈレベルとなる信号が入力される。
【００２９】前記制御信号φは、この電源投入検出回路
を搭載したチップの外部入力端子から入力してもよい
が、内部に所定の電源電圧を生成する内部電源生成回路
を備えた半導体装置では、内部電源電圧が所定のレベル
まで立ち上がったとき、Ｈレベルの制御信号φが生成さ
れるようにする。
を搭載したチップの外部入力端子から入力してもよい
が、内部に所定の電源電圧を生成する内部電源生成回路
を備えた半導体装置では、内部電源電圧が所定のレベル
まで立ち上がったとき、Ｈレベルの制御信号φが生成さ
れるようにする。
【００３０】また、ＤＲＡＭでは、電源投入後の制御信
号ＲＡＳバーの最初の立ち下がりに基づいて、Ｈレベル
の制御信号φが生成されるようにすればよい。また、Ｓ
ＤＲＡＭでは、電源投入後の最初のコマンド入力に基づ
いて、Ｈレベルの制御信号φが生成されるようにすれば
よい。
号ＲＡＳバーの最初の立ち下がりに基づいて、Ｈレベル
の制御信号φが生成されるようにすればよい。また、Ｓ
ＤＲＡＭでは、電源投入後の最初のコマンド入力に基づ
いて、Ｈレベルの制御信号φが生成されるようにすれば
よい。
【００３１】そして、前記トランジスタＴr11 はＬレベ
ルの制御信号φに基づいてオンされ、そのトランジスタ
Ｔr11 のドレイン、すなわちノードＮ２には、そのトラ
ンジスタＴr11 のオン抵抗値と抵抗Ｒ１１の抵抗値の比
に基づいて電源Ｖccを分圧した基準電圧Ｖref が生成さ
れる。
ルの制御信号φに基づいてオンされ、そのトランジスタ
Ｔr11 のドレイン、すなわちノードＮ２には、そのトラ
ンジスタＴr11 のオン抵抗値と抵抗Ｒ１１の抵抗値の比
に基づいて電源Ｖccを分圧した基準電圧Ｖref が生成さ
れる。
【００３２】前記ノードＮ２は、ＮチャネルＭＯＳトラ
ンジスタＴr12 のドレイン及びゲートに接続され、同ト
ランジスタＴr12 のソースは電源Ｖccに接続される。前
記トランジスタＴr12 は、電源Ｖccの供給が遮断された
ときオンされて、基準電圧Ｖref を速やかに低下させる
ように動作する。
ンジスタＴr12 のドレイン及びゲートに接続され、同ト
ランジスタＴr12 のソースは電源Ｖccに接続される。前
記トランジスタＴr12 は、電源Ｖccの供給が遮断された
ときオンされて、基準電圧Ｖref を速やかに低下させる
ように動作する。
【００３３】前記ノードＮ２は、ＮチャネルＭＯＳトラ
ンジスタＴr13 のゲートに接続され、同トランジスタＴ
r13 のソースはグランドＧＮＤに接続されるとともに、
ドレインは抵抗Ｒ１２を介して電源Ｖccに接続される。
ンジスタＴr13 のゲートに接続され、同トランジスタＴ
r13 のソースはグランドＧＮＤに接続されるとともに、
ドレインは抵抗Ｒ１２を介して電源Ｖccに接続される。
【００３４】前記トランジスタＴr13 のドレインから出
力される出力信号ＯＵＴ１は、インバータ回路１を介し
てＮＯＲ回路２に入力される。また、前記ＮＯＲ回路２
には前記制御信号φが入力される。
力される出力信号ＯＵＴ１は、インバータ回路１を介し
てＮＯＲ回路２に入力される。また、前記ＮＯＲ回路２
には前記制御信号φが入力される。
【００３５】このように構成された電源投入検出回路の
動作を図３に従って説明する。電源の投入に基づいて、
電源Ｖccレベルが立ち上がるとき、制御信号φはＬレベ
ルに維持される。そして、電源Ｖccレベルがトランジス
タＴr11 のしきい値Ｖthp を越えると、同トランジスタ
Ｔr11 がオンされて、同トランジスタＴr11 のオン抵抗
値と抵抗Ｒ１１の抵抗値の比に基づく傾きで、基準電圧
Ｖref が立ち上がる。
動作を図３に従って説明する。電源の投入に基づいて、
電源Ｖccレベルが立ち上がるとき、制御信号φはＬレベ
ルに維持される。そして、電源Ｖccレベルがトランジス
タＴr11 のしきい値Ｖthp を越えると、同トランジスタ
Ｔr11 がオンされて、同トランジスタＴr11 のオン抵抗
値と抵抗Ｒ１１の抵抗値の比に基づく傾きで、基準電圧
Ｖref が立ち上がる。
【００３６】また、出力信号ＯＵＴ１は電源Ｖccレベル
の立ち上がりに基づいて、電源Ｖccのレベルの立ち上が
りと同じ傾きで立ち上がる。すると、インバータ回路１
の出力信号はＬレベルとなり、制御信号φはＬレベルに
維持されているので、ＮＯＲ回路２の出力信号ＯＵＴ２
は電源Ｖccレベルに追従して立ち上がる。
の立ち上がりに基づいて、電源Ｖccのレベルの立ち上が
りと同じ傾きで立ち上がる。すると、インバータ回路１
の出力信号はＬレベルとなり、制御信号φはＬレベルに
維持されているので、ＮＯＲ回路２の出力信号ＯＵＴ２
は電源Ｖccレベルに追従して立ち上がる。
【００３７】次いで、基準電圧Ｖref がトランジスタＴ
r13 のしきい値を越えると、トランジスタＴr13 がオン
されて、出力信号ＯＵＴ１がＬレベルとなり、インバー
タ回路１の出力信号がＨレベルとなる。すると、ＮＯＲ
回路２の出力信号ＯＵＴ２はＬレベルに立ち下がる。
r13 のしきい値を越えると、トランジスタＴr13 がオン
されて、出力信号ＯＵＴ１がＬレベルとなり、インバー
タ回路１の出力信号がＨレベルとなる。すると、ＮＯＲ
回路２の出力信号ＯＵＴ２はＬレベルに立ち下がる。
【００３８】次いで、電源Ｖccレベルが定常レベルに達
すると、制御信号φがＨレベルとなる。すると、ＮＯＲ
回路２の出力信号ＯＵＴ２はインバータ回路１の出力信
号に関わらずＬレベルに維持される。
すると、制御信号φがＨレベルとなる。すると、ＮＯＲ
回路２の出力信号ＯＵＴ２はインバータ回路１の出力信
号に関わらずＬレベルに維持される。
【００３９】また、トランジスタＴr11 はオフされて基
準電圧Ｖref はグランドＧＮＤレベルとなり、トランジ
スタＴr13 がオフされる。トランジスタＴr13 がオフさ
れると、出力信号ＯＵＴ１はＨレベルとなり、インバー
タ回路１の出力信号はＬレベルとなる。
準電圧Ｖref はグランドＧＮＤレベルとなり、トランジ
スタＴr13 がオフされる。トランジスタＴr13 がオフさ
れると、出力信号ＯＵＴ１はＨレベルとなり、インバー
タ回路１の出力信号はＬレベルとなる。
【００４０】以上のような電源投入検出回路では、電源
Ｖccレベルが定常レベルに達した後は、出力信号ＯＵＴ
２をＬレベルに維持しながら、トランジスタＴr11 ，Ｔ
r13をオフさせて、貫通電流を遮断することができる。
Ｖccレベルが定常レベルに達した後は、出力信号ＯＵＴ
２をＬレベルに維持しながら、トランジスタＴr11 ，Ｔ
r13をオフさせて、貫通電流を遮断することができる。
【００４１】従って、消費電力を低減することができる
とともに、抵抗Ｒ１１，Ｒ１２の抵抗値及びトランジス
タＴr11 のオン抵抗値を低く設定して、時定数の増大を
抑制することができるので、電源Ｖccレベルの立ち上が
りが急峻な場合にも、電源Ｖccレベルが定常レベルに達
する前に、ＨレベルからＬレベルに立ち下がる出力信号
ＯＵＴ２を確実に生成することができる。
とともに、抵抗Ｒ１１，Ｒ１２の抵抗値及びトランジス
タＴr11 のオン抵抗値を低く設定して、時定数の増大を
抑制することができるので、電源Ｖccレベルの立ち上が
りが急峻な場合にも、電源Ｖccレベルが定常レベルに達
する前に、ＨレベルからＬレベルに立ち下がる出力信号
ＯＵＴ２を確実に生成することができる。
【００４２】また、抵抗Ｒ１１，Ｒ１２のレイアウト面
積の増大を抑制して、回路面積の縮小を図ることができ
る。 （第二の実施の形態）図４は、第二の実施の形態を示
す。この実施の形態は、電源Ｖccが供給されるインバー
タ回路３に前記制御信号φが入力され、そのインバータ
回路３の出力端子が抵抗Ｒ１３，Ｒ１４を介してグラン
ドＧＮＤに接続される。
積の増大を抑制して、回路面積の縮小を図ることができ
る。 （第二の実施の形態）図４は、第二の実施の形態を示
す。この実施の形態は、電源Ｖccが供給されるインバー
タ回路３に前記制御信号φが入力され、そのインバータ
回路３の出力端子が抵抗Ｒ１３，Ｒ１４を介してグラン
ドＧＮＤに接続される。
【００４３】前記抵抗Ｒ１３，Ｒ１４の接続点であるノ
ードＮ３は、インバータ回路３のＨレベルの出力信号
を、抵抗Ｒ１３，Ｒ１４の抵抗値の比に基づいて分圧し
た基準電圧Ｖref を生成する。
ードＮ３は、インバータ回路３のＨレベルの出力信号
を、抵抗Ｒ１３，Ｒ１４の抵抗値の比に基づいて分圧し
た基準電圧Ｖref を生成する。
【００４４】前記ノードＮ３はＮチャネルＭＯＳトラン
ジスタＴr14 のゲート及びドレインに接続され、同トラ
ンジスタＴr14 のソースは、前記インバータ回路３の出
力端子に接続される。前記トランジスタＴr14 は、電源
Ｖccの供給が遮断されたときオンされて、基準電圧Ｖre
f を速やかに低下させるように動作する。
ジスタＴr14 のゲート及びドレインに接続され、同トラ
ンジスタＴr14 のソースは、前記インバータ回路３の出
力端子に接続される。前記トランジスタＴr14 は、電源
Ｖccの供給が遮断されたときオンされて、基準電圧Ｖre
f を速やかに低下させるように動作する。
【００４５】前記ノードＮ３は、ＮチャネルＭＯＳトラ
ンジスタＴr15 のゲートに接続され、同トランジスタＴ
r15 のソースはグランドＧＮＤに接続され、ドレインは
抵抗Ｒ１５を介してインバータ回路３の出力端子に接続
される。
ンジスタＴr15 のゲートに接続され、同トランジスタＴ
r15 のソースはグランドＧＮＤに接続され、ドレインは
抵抗Ｒ１５を介してインバータ回路３の出力端子に接続
される。
【００４６】前記トランジスタＴr15 から出力される出
力信号ＯＵＴ１は、インバータ回路４を介してＮＯＲ回
路５に入力され、同ＮＯＲ回路５には前記制御信号φが
入力される。そして、前記ＮＯＲ回路５から出力信号Ｏ
ＵＴ２が出力される。
力信号ＯＵＴ１は、インバータ回路４を介してＮＯＲ回
路５に入力され、同ＮＯＲ回路５には前記制御信号φが
入力される。そして、前記ＮＯＲ回路５から出力信号Ｏ
ＵＴ２が出力される。
【００４７】このように構成された電源投入検出回路で
は、電源の投入に基づいて電源Ｖccレベルが立ち上がる
と、制御信号φはＬレベルであるので、インバータ回路
３の出力信号は電源Ｖccレベルがインバータ回路３を構
成するＰチャネルＭＯＳトランジスタのしきい値Ｖthp
を越えた後にＨレベルとなり、電源Ｖccレベルの立ち上
がりと同じ傾きで立ち上がる。
は、電源の投入に基づいて電源Ｖccレベルが立ち上がる
と、制御信号φはＬレベルであるので、インバータ回路
３の出力信号は電源Ｖccレベルがインバータ回路３を構
成するＰチャネルＭＯＳトランジスタのしきい値Ｖthp
を越えた後にＨレベルとなり、電源Ｖccレベルの立ち上
がりと同じ傾きで立ち上がる。
【００４８】すると、図３に示すように、基準電圧Ｖre
f は電源Ｖccレベルが前記しきい値Ｖthp を越えた後
に、抵抗Ｒ１３，Ｒ１４の抵抗値の比に基づく傾きで、
立ち上がる。
f は電源Ｖccレベルが前記しきい値Ｖthp を越えた後
に、抵抗Ｒ１３，Ｒ１４の抵抗値の比に基づく傾きで、
立ち上がる。
【００４９】また、出力信号ＯＵＴ１は、インバータ回
路３の出力信号により、電源Ｖccレベルと同じ傾きで立
ち上がり、インバータ回路４の出力信号はＬレベルとな
る。そして、制御信号φはＬレベルであるので、出力信
号ＯＵＴ２はＨレベルとなり、電源Ｖccレベルと同じ傾
きで立ち上がる。
路３の出力信号により、電源Ｖccレベルと同じ傾きで立
ち上がり、インバータ回路４の出力信号はＬレベルとな
る。そして、制御信号φはＬレベルであるので、出力信
号ＯＵＴ２はＨレベルとなり、電源Ｖccレベルと同じ傾
きで立ち上がる。
【００５０】基準電圧Ｖref がトランジスタＴr15 のし
きい値Ｖthn を越えると、トランジスタＴr15 がオンさ
れて、出力信号ＯＵＴ１はＬレベルとなる。すると、イ
ンバータ回路４の出力信号はＨレベルとなり、ＮＯＲ回
路５から出力される出力信号ＯＵＴ２はＬレベルに立ち
下がる。
きい値Ｖthn を越えると、トランジスタＴr15 がオンさ
れて、出力信号ＯＵＴ１はＬレベルとなる。すると、イ
ンバータ回路４の出力信号はＨレベルとなり、ＮＯＲ回
路５から出力される出力信号ＯＵＴ２はＬレベルに立ち
下がる。
【００５１】電源Ｖccレベルが定常レベルに達すると、
制御信号φはＨレベルとなり、インバータ回路３の出力
信号はＬレベルとなる。また、出力信号ＯＵＴ２は、Ｈ
レベルの制御信号φによりＬレベルに維持される。
制御信号φはＨレベルとなり、インバータ回路３の出力
信号はＬレベルとなる。また、出力信号ＯＵＴ２は、Ｈ
レベルの制御信号φによりＬレベルに維持される。
【００５２】以上のような電源投入検出回路では、電源
Ｖccレベルが定常レベルに達した後は、出力信号ＯＵＴ
２をＬレベルに維持しながら、抵抗Ｒ１３，Ｒ１５に供
給する電源を遮断することにより、貫通電流を遮断する
ことができる。
Ｖccレベルが定常レベルに達した後は、出力信号ＯＵＴ
２をＬレベルに維持しながら、抵抗Ｒ１３，Ｒ１５に供
給する電源を遮断することにより、貫通電流を遮断する
ことができる。
【００５３】従って、消費電力を低減することができる
とともに、抵抗Ｒ１３〜Ｒ１５の抵抗値を低く設定し
て、時定数の増大を抑制することができるので、電源Ｖ
ccレベルの立ち上がりが急峻な場合にも、電源Ｖccレベ
ルが定常レベルに達する前に、ＨレベルからＬレベルに
立ち下がる出力信号ＯＵＴ２を確実に生成することがで
きる。
とともに、抵抗Ｒ１３〜Ｒ１５の抵抗値を低く設定し
て、時定数の増大を抑制することができるので、電源Ｖ
ccレベルの立ち上がりが急峻な場合にも、電源Ｖccレベ
ルが定常レベルに達する前に、ＨレベルからＬレベルに
立ち下がる出力信号ＯＵＴ２を確実に生成することがで
きる。
【００５４】また、抵抗Ｒ１３〜Ｒ１５のレイアウト面
積の増大を抑制して、回路面積の縮小を図ることができ
る。上記実施の形態から把握できる請求項以外の技術思
想を、以下にその効果とともに記載する。
積の増大を抑制して、回路面積の縮小を図ることができ
る。上記実施の形態から把握できる請求項以外の技術思
想を、以下にその効果とともに記載する。
【００５５】（１）請求項２において、前記出力回路の
スイッチ回路はＮチャネルＭＯＳトランジスタで構成
し、前記基準電圧生成回路から出力される基準電圧が前
記トランジスタのしきい値を越えると同トランジスタが
オンされて、出力信号をＬレベルとする。電源の投入時
に、基準電圧がＮチャネルＭＯＳトランジスタのしきい
値を越えるまでは、出力信号はＨレベルとなり、しきい
値を越えると、出力信号はＬレベルとなる。
スイッチ回路はＮチャネルＭＯＳトランジスタで構成
し、前記基準電圧生成回路から出力される基準電圧が前
記トランジスタのしきい値を越えると同トランジスタが
オンされて、出力信号をＬレベルとする。電源の投入時
に、基準電圧がＮチャネルＭＯＳトランジスタのしきい
値を越えるまでは、出力信号はＨレベルとなり、しきい
値を越えると、出力信号はＬレベルとなる。
【００５６】
【発明の効果】以上詳述したように、この発明は、電源
投入を検出した出力信号を高速に出力可能としながら、
消費電力を低減し得る電源投入検出回路を提供すること
ができる。
投入を検出した出力信号を高速に出力可能としながら、
消費電力を低減し得る電源投入検出回路を提供すること
ができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第一の実施の形態の動作を示す波形図であ
る。
る。
【図４】 第二の実施の形態を示す回路図である。
【図５】 従来例を示す回路図である。
【図６】 従来例を示す回路図である。
【図７】 従来例の動作を示す波形図である。
１１ 基準電圧生成回路 １５ 負荷素子 １４ 出力回路 １６，１７ スイッチ回路 Ｖcc 高電位側電源 ＧＮＤ 低電位側電源 Ｖref 基準電圧 ＯＵＴ 出力信号 φ 制御信号
Claims (5)
- 【請求項１】 高電位側電源と低電位側電源との間に設
けられ、電源電圧を分圧した基準電圧を生成する基準電
圧生成回路と、 高電位側電源と低電位側電源との間に、負荷素子と、前
記基準電圧が一定レベル以上となったとき導通するスイ
ッチ回路とを直列に接続し、前記負荷素子とスイッチ回
路との接続点から出力信号を出力する出力回路とからな
る電源投入検出回路であって、 前記基準電圧生成回路には、電源電圧が定常レベルに達
したときに入力される制御信号に基づいて、該基準電圧
生成回路への電源の供給を遮断するスイッチ回路を備え
たことを特徴とする電源投入検出回路。 - 【請求項２】 複数の抵抗素子を高電位側電源と低電位
側電源との間に直列に接続して、電源電圧を分圧した基
準電圧を生成する基準電圧生成回路と、 高電位側電源と低電位側電源との間に、抵抗素子と、前
記基準電圧が一定レベル以上となったとき導通するスイ
ッチ回路とを直列に接続し、前記抵抗素子とスイッチ回
路との接続点から出力信号を出力する出力回路とからな
る電源投入検出回路であって、 前記基準電圧生成回路及び出力回路には、電源電圧が定
常レベルに達したときに入力される制御信号に基づい
て、該基準電圧生成回路及び出力回路への電源の供給を
遮断するスイッチ回路を備えたことを特徴とする電源投
入検出回路。 - 【請求項３】 前記基準電圧生成回路のスイッチ回路
は、前記制御信号に基づいて導通して、抵抗素子として
動作するＭＯＳトランジスタで構成したことを特徴とす
る請求項１記載の電源投入検出回路。 - 【請求項４】 前記制御信号が入力されるインバータ回
路の出力信号を、前記基準電圧生成回路及び出力回路の
電源としたことを特徴とする請求項２記載の電源投入検
出回路。 - 【請求項５】 前記出力回路には、前記制御信号に基づ
いて基準電圧生成回路への電源の供給が遮断された後に
は、該制御信号に基づいて、前記出力信号を維持する信
号維持回路を接続したことを特徴とする請求項１乃至２
のいずれかに記載の電源投入検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318314A JPH09162712A (ja) | 1995-12-06 | 1995-12-06 | 電源投入検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318314A JPH09162712A (ja) | 1995-12-06 | 1995-12-06 | 電源投入検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162712A true JPH09162712A (ja) | 1997-06-20 |
Family
ID=18097821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7318314A Withdrawn JPH09162712A (ja) | 1995-12-06 | 1995-12-06 | 電源投入検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162712A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013501442A (ja) * | 2009-08-07 | 2013-01-10 | シーメンス アクチエンゲゼルシヤフト | 特に圧電式のマイクロジェネレータを有しているエネルギ自立型のマイクロシステムのためのトリガ回路及び整流器 |
| JP2014183431A (ja) * | 2013-03-19 | 2014-09-29 | Mitsubishi Electric Corp | アナログ出力装置 |
-
1995
- 1995-12-06 JP JP7318314A patent/JPH09162712A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013501442A (ja) * | 2009-08-07 | 2013-01-10 | シーメンス アクチエンゲゼルシヤフト | 特に圧電式のマイクロジェネレータを有しているエネルギ自立型のマイクロシステムのためのトリガ回路及び整流器 |
| JP2014183431A (ja) * | 2013-03-19 | 2014-09-29 | Mitsubishi Electric Corp | アナログ出力装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |