KR20040106474A

KR20040106474A - 디지털-아날로그 변환기

Info

Publication number: KR20040106474A
Application number: KR10-2004-7017822A
Authority: KR
Inventors: 고야나기유키오
Original assignee: 유겐가이샤 뉴로솔루션
Priority date: 2002-05-09
Filing date: 2003-04-24
Publication date: 2004-12-17
Also published as: EP1892838A2; EP1505736A4; EP1892838A3; US20050057386A1; TW200307399A; EP1505736A1; US7129876B2; JPWO2003096542A1; WO2003096542A1; CN1653696A

Abstract

클록(CK1, CK2)에 따라 카운트 동작을 행하는 카운터(13), 그 카운트 값과 디지털 입력 값을 비교하고, 그 값이 일치할 때까지 클록(CK1, CK2)을 출력하는 비교기(12), 클록(CK1, CK2)에 따라 온/오프 하는 스위치(SW1, SW2), 및 스위치(SW1, SW2)가 온인 때에 정전류원(21, 22)을 이용하여 충방전하는 콘덴서(C1)를 구비하고, 비교기(12) 및 카운터(13)를 포함하는 디지털부(10)와, 콘덴서(C1) 및 스위치(SW1, SW2)를 포함하는 아날로그부(20)를 완전히 분리하고, 양자 사이를 클록(CK1, CK2)만으로 결합함으로써, 디지털부(10)와 아날로그부(20)를 별개로 설계할 수 있도록 한다.

Description

디지털-아날로그 변환기 {DIGITAL-ANALOG CONVERTER}

이산적인 디지털 데이터를 연속적인 아날로그 신호로 변환하는 D/A 변환기에는 래더(ladder) 저항망형, 세그먼트형, 적분형 등의 여러 가지의 타입이 존재한다. 래더 저항망형은 사다리형으로 설치된 저항망과 복수개의 아날로그 스위치의 조합으로 구성되며, 아날로그 스위치를 디지털 입력 값으로 제어함으로써 저항망의 종단으로부터 아날로그 출력을 얻도록 한 것이다.

세그먼트형은 n비트의 디지털 데이터에 대해 2ⁿ-1 개의 정전류 회로로 구성되며, 디지털 입력 값에 대응한 스위치를 온(on)으로 하여 전류를 가산함으로써 아날로그 출력을 얻도록 한 것이다. 적분형은 디지털 입력 값에 의해 지정된 클록 수를 카운터로 계측하면서, 그 기간 중 미러 적분 회로에 의해 일정 전류를 적분해 가며, 그 적분 값 아날로그 출력으로서 얻도록 한 것이다.

일반적으로, 아날로그 신호 처리에서는 신호의 반사나 지연, 전송 선로의 정합 등 아날로그 기술의 사고(思考)를 회로설계에 응용하지 않으면 안 되고, 디지털데이터 처리와 마찬가지로는 회로설계를 행할 수 없다. 그러므로, 아날로그 신호 처리를 위해서는 아날로그 기술에 적합한 회로를 설계하고, 디지털 데이터 처리를 위해서는 디지털 기술에 적합한 회로를 설계할 필요가 있다.

그러나, 종래의 D/A 변환기는 전술한 어느 타입도 디지털 데이터를 입력하고 나서 아날로그 신호를 출력할 때까지의 전체 구성에 있어, 디지털부와 아날로그부가 혼연 일체로서 구성되어 있었다. 때문에, 아날로그 신호 처리나 디지털 데이터 처리에 적합한 회로를 설계하는 것이 매우 곤란하다는 문제가 있었다.

본 발명은 이와 같은 문제를 해결하기 위해 이루어진 것이며, 디지털부와 아날로그부를 완전히 분리하고, 각각에 적합한 회로를 설계하기 쉽게 하는 것을 목적으로 한다.

본 발명은 이산적인 디지털 데이터를 연속적인 아날로그 신호로 변환하는 디지털-아날로그 변환기(D/A 변환기)에 관한 것이다.

도 1은 제1 실시예에 따른 D/A 변환기의 전체 구성을 나타낸 도면이다.

도 2는 제1 및 제2 실시예에서 사용하는 비교기의 동작을 설명하기 위한 도면이다.

도 3은 제2 실시예에 따른 D/A 변환기의 구성예를 나타낸 도면이다.

도 4는 제2 실시예에서 사용하는 오버 샘플 회로의 구성예를 나타낸 도면이다.

도 5는 제2 실시예에서 사용하는 기본 디지털 파형을 나타낸 도면이다.

도 6은 제2 실시예의 기본 디지털 파형으로부터 생성되는 함수를 나타낸 도면이다.

도 7은 제2 실시예에서 사용하는 선택 회로의 상세 구성예를 나타낸 도면이다.

본 발명의 디지털-아날로그 변환기는 입력되는 디지털 데이터에 기초하여, 해당 디지털 데이터의 값에 따른 펄스를 가지는 클록을 발생하는 클록 발생 수단과, 상기 클록 발생 수단에 의해 발생된 클록에 기초하여, 해당 클록의 펄스에 따른 전압을 발생하여 아날로그 신호로서 출력하는 아날로그 전압 발생 수단을 포함하는 것을 특징으로 한다.

본 발명의 다른 양태에서는 입력되는 디지털 데이터를 오버 샘플링 하는 오버 샘플 수단, 상기 오버 샘플 수단에 의해 생성된 오버 샘플 데이터에 기초하여, 해당 오버 샘플 데이터의 값에 따른 펄스를 가지는 클록을 발생하는 클록 발생 수단, 및 상기 클록 발생 수단에 의해 발생된 클록에 기초하여, 해당 클록의 펄스에따른 전압을 발생하여 아날로그 신호로서 출력하는 아날로그 전압 발생 수단을 포함하는 것을 특징으로 한다.

여기서, 상기 오버 샘플 수단은, 예를 들면 입력되는 n개의 이산 데이터의 값에 따른 진폭을 가지는 기본 파형의 데이터에 대해 이동평균 연산 또는 컨벌루션 연산을 행함으로써 상기 이산 데이터에 대한 보간 값을 구하는 수단을 포함한다.

본 발명의 다른 양태에서는 외부로부터 공급되는 클록에 따라 카운트 동작을 행하는 카운터, 상기 카운터에 의한 카운트 값과 입력되는 디지털 데이터의 값을 비교하고, 그 값이 일치할 때까지 상기 클록을 출력하는 비교기, 정전류원을 이용하여 충방전하는 콘덴서, 및 상기 비교기로부터 출력되는 상기 클록에 따라 상기 정전류원과 상기 콘덴서의 접속을 온/오프(on/off) 하는 스위치를 포함하는 것을 특징으로 한다.

본 발명의 다른 양태에서는 상기 입력되는 디지털 데이터를 오버 샘플링 하는 오버 샘플 회로를 구비하고, 상기 비교기는 상기 카운터에 의한 카운트 값과 상기 오버 샘플 회로에 의해 생성되는 오버 샘플 데이터의 값을 비교하고, 그 값이 일치할 때까지 상기 클록을 출력하는 것을 특징으로 한다.

여기서, 상기 오버 샘플 회로는 예를 들면, 입력되는 n개의 이산 데이터의 값에 따른 진폭을 가지는 기본 파형의 데이터에 대해 이동평균 연산 또는 컨벌루션 연산을 행하는 회로를 포함한다.

본 발명의 다른 양태에서는 외부로부터 공급되는 선택용 클록에 기초하여, 상기 입력되는 디지털 데이터와 상기 오버 샘플 회로에 의해 생성되는 오버 샘플데이터 중 어느 것을 선택하여 상기 비교기에 출력하는 선택 회로와, 적어도 최초의 디지털 데이터가 상기 오버 샘플 회로에 입력되고 나서 출력될 때까지의 기간은 상기 입력되는 디지털 데이터를 선택하고, 상기 기간의 경과 후는 상기 오버 샘플 데이터를 선택하도록 상기 선택 회로를 제어하기 위한, 상기 선택용 클록을 발생하는 클록 발생 회로를 포함하는 것을 특징으로 한다.

본 발명의 다른 양태에서는 상기 정전류원과는 별도로 설치된 제2 정전류원과, 상기 클록 발생 회로로부터 출력되는 상기 선택용 클록에 따라, 상기 제2 정전류원과 상기 콘덴서와의 접속을 온/오프 하는 제2 스위치를 포함하는 것을 특징으로 한다.

(제1 실시예)

먼저, 본 발명의 제1 실시예에 대하여 설명한다. 도 1은 제1 실시예에 따른 D/A 변환기의 구성예를 나타낸 도면이다. 도 1에 나타낸 바와 같이, 본 실시예의 D/A 변환기는 디지털부(10)와 아날로그부(20)가 완전히 분리되어 형성되어 있다.

디지털부(10)는 D형 플립플롭(11), 비교기(12) 및 업/다운 카운터(13)를 구비하여 구성되어 있다. D형 플립플롭(11)은 입력되는 디지털 데이터를 기준 주파수의 클록(CK0)에 따라 1클록 기간 유지한다.

비교기(12)는 D형 플립플롭(11)으로부터 단자(A)에 공급되는 디지털 입력 값과 업/다운 카운터(13)로부터 단자(B)에 공급되는 카운트 값을 비교하고, 그 비교 결과에 따라 0 또는 1의 값을 단자(a, b)로부터 출력한다. 도 2는 이 비교기(12)의 동작을 설명하기 위한 도면이다.

도 2에 나타낸 바와 같이, 디지털 입력 값이 카운트 값보다 클 때는 단자(a, b)로부터 0, 1의 값을 출력한다. 즉, 소정 주파수의 클록(CK1)을 1펄스만 출력한다. 한편, 디지털 입력 값이 카운트 값보다 작을 때는 단자(a, b)로부터 1, 0의 값을 출력한다. 즉, 소정 주파수의 클록(CK2)을 1 펄스만 출력한다. 또, 디지털 입력 값과 카운트 값이 같을 때는 어느 클록(CK1, CK2)도 출력하지 않는다.

업/다운 카운터(13)는 리셋 신호(RST)가 입력되었을 때에 카운트 값을 0으로 리셋하고, 업 단자(U) 또는 다운 단자(D)에 입력되는 클록(CK1, CK2)에 따라 카운트 업(count up) 또는 카운트 다운(count down)한다. 즉, 업 단자(U)에 클록(CK1)이 입력될 때마다 카운트 업하고, 다운 단자(D)에 클록(CK2)이 입력될 때마다 카운트 다운한다. 그리고, 그 카운트 값을 비교기(12)의 단자(B)에 출력한다.

비교기(12)와 업/다운 카운터(13)를 전술한 바와 같이 구성함으로써, 어느 시점에서의 디지털 입력 값이 카운트 값보다 클 때는 업/다운 카운터(13)에서 카운트 업이 수행되고, 그 사이 클록(CK1)이 반복하여 계속 출력된다. 그리고, 디지털 입력 값과 카운트 값이 동등해진 시점에서 클록(CK1)의 출력이 정지된다.

또, 어느 시점에서의 디지털 입력 값이 카운트 값보다 작을 때는 업/다운 카운터(13)에 있어서 카운트 다운이 수행되고, 그 사이 클록(CK2)이 반복하여 계속 출력된다. 그리고, 디지털 입력 값과 카운트 값이 동등해진 시점에서 클록(CK2)의 출력이 정지된다.

아날로그부(20)는 콘덴서(C1), 3개의 스위치(SW1 ~ SW3), 정전류(Iref)를 공급하는 2개의 정전류원(21, 22), 저항(R1, R2) 및 출력 증폭기(23)를 구비하여 구성되어 있다. 콘덴서(C1)는 디지털 입력 값에 따른 전압을 축적하는 것이다.

이 콘덴서(C1)와 기준 전압(Vref)의 공급원 사이에는 제3 스위치(SW3)가 콘덴서(C1)와 병렬로 접속되어 있다. 제3 스위치(SW3)는 업/다운 카운터(13)에 공급되는 것과 같은 리셋 신호(RST)가 주어졌을 때에 온으로 되어, 콘덴서(C1)의 축적 전압을 기준 전압(Vref)으로 리셋 한다.

또, 콘덴서(C1)와 전원 전압(Vdd)의 공급원 사이에는 제1 정전류원(21) 및 제1 스위치(SW1)가 직렬로 접속되어 있다. 제1 스위치(SW1)는 비교기(12)로부터출력되는 클록(CK1)에 따라 온/오프하고, 클록(CK1)의 펄스가 하이로 되어 있을 때에 온 된다.

이 클록(CK1)에 따라 제1 스위치(SW1)가 온 되어 있는 기간 동안에, 제1 정전류원(21)에 의해 콘덴서(C1)의 충전이 행해져 콘덴서(C1)의 단자 전압은 서서히 상승하여 간다. 전술한 바와 같이, 클록(CK1)은 업/다운 카운터(13)의 카운트 값이 디지털 입력 값과 동등해진 시점에서 출력되지 않게 된다. 따라서, 콘덴서(C1)의 단자 전압은 디지털 입력 값에 따른 값까지 상승 하여 멈춘다.

한편, 콘덴서(C1)와 그라운드 사이에는 제2 정전류원(22) 및 제2 스위치(SW2)가 직렬로 접속되어 있다. 제2 스위치(SW2)는 비교기(12)로부터 출력되는 클록(CK2)에 따라 온/오프하고, 클록(CK2)의 펄스가 하이로 되어 있을 때 온 된다.

이 클록(CK2)에 따라 제2 스위치(SW2)가 온이 되어 있는 기간 동안에 제2 정전류원(22)에 의해 콘덴서(C1)의 축적 전하는 그라운드로 폐기되어 콘덴서(C1)의 단자 전압은 서서히 하강하여 간다. 전술한 바와 같이, 클록(CK2)도 업/다운 카운터(13)의 카운트 값이 디지털 입력 값에 동등해진 시점에서 출력되지 않게 된다. 따라서, 콘덴서(C1)의 단자 전압은 디지털 입력 값에 따른 값까지 하강하여 멈춘다.

이렇게 하여 축적된 콘덴서(C1)의 단자 전압은 출력 증폭기(23)에 의해 아날로그 출력으로 얻어진다.

그리고, 비교기(12)로부터 제1 및 제2 스위치(SW1, SW2)에 출력하는 클록(CK1, CK2)은 콘덴서(C1)의 단자 전압의 증감 비율(증감의 경사)을 일정하게 하기위해, 듀티비가 1:1로 고정되도록 하는 것이 바람직하다.

이상 자세하게 설명한 것처럼, 본 실시예의 D/A 변환기에서는 디지털부(10)와 아날로그부(20)를 완전히 분리하고, 그 사이를 리셋 신호(RST)와 2개의 클록(CK1, CK2)만으로 결합하도록 하고 있다. 이 경우, 고정 듀티의 클록(CK1, CK2)에 따라 업/다운 카운터(13)를 동작시키는 동시에, 동일한 클록(CK1, CK2)에 따라 콘덴서(C1)를 충방전함으로써, 업/다운 카운터(13)의 카운트 값(디지털 양)과 콘덴서(C1)의 단자 전압(아날로그 양)을 1:1로 대응시켜 동작시킬 수 있어 디지털 입력 값에 따른 아날로그 신호를 얻을 수 있다.

이와 같이 본 실시예에 따르면, 디지털부(10)와 아날로그부(20)를 완전히 분리하여 구성할 수 있으므로, 디지털부(10)와 아날로그부(20)를 별개로 설계할 수 있다. 이로써, 디지털부(10)는 디지털 기술에 적합한 회로를 설계하고, 아날로그부(20)는 아날로그 기술에 적합한 회로를 설계하는 것 용이해져, D/A 변환기의 회로 설계를 용이하게 행할 수 있게 된다.

그리고, 상기 제1 실시예에서는 클록(CK1, CK2)은 디지털 입력 값에 따른 펄스수를 가지는 것이며, 이 펄스수에 따라 스위치(SW1, SW2)를 반복하여 개폐함으로써 콘덴서(C1)의 단자 전압을 계단형으로 증감시키는 예에 대하여 설명했지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들면, 디지털 입력 값에 따른 펄스폭을 가지는 클록을 생성하고, 그 펄스폭에 따른 기간 동안에 스위치(SW1, SW2)를 온으로 함으로써, 콘덴서(C1)의 단자 전압을 직선선형으로 증감시키는 것도 가능하다.

(제2 실시예)

다음에, 본 발명의 제2 실시에 대하여 설명한다. 도 3은 제2 실시예에 따른 D/A 변환기의 구성예를 나타낸 도면이다. 그리고 도 3에서, 도 1에 나타낸 부호와 동일한 부호를 부여한 것은 서로 동일한 기능을 가지는 것이므로, 여기서는 중복되는 설명을 생략한다.

도 3에 나타낸 바와 같이, 제2 실시예에 따른 D/A 변환기도 디지털부(30)와 아날로그부(40)가 완전히 분리되어 형성되어 있다. 디지털부(30)는 제1 실시예에서 설명한 D형 플립플롭(11), 비교기(12) 및 업/다운 카운터(13) 외에 오버 샘플 회로(31), D형 플립플롭(32), 선택 회로(33), AND 회로(34), 카운터(35)를 포함하는 클록 발생 회로(36)를 추가로 구비하고 있다.

오버 샘플 회로(31)는 입력되는 디지털 데이터를 n배로 오버 샘플 한다. D형 플립플롭(32)은 오버 샘플 회로(31)에 의해 오버 샘플링된 디지털 데이터를, 기준 주파수의 클록 CK0에 따라 1클록 기간 유지한다. 선택 회로(33)는 D형 플립플롭(32)에 유지된 오버 샘플 데이터와, D형 플립플롭(11)에 유지된 입력 디지털 데이터 중 어느 하나를 선택하여 비교기(12)에 출력한다.

AND 회로(34)는 비교기(12)의 단자 a, b로부터 출력되는 비교 결과의 데이터와 n배 주파수의 클록(n * CK0)의 논리곱을 취해, 그 결과를 클록(CK1, CK2)으로서 출력한다. 따라서, 본 실시예의 클록(CK1, CK2)은 제1 실시예과 비교하여 주파수가 n배로 되어 있다.

카운터(35)는 리셋 신호(RST)에 따라 리셋되고, 기준 주파수의 클록 CK0에따라 카운트 동작을 행한다. 이 카운터(35)의 지연은 입력 디지털 데이터가 오버 샘플 회로(31)를 통과하는데 필요로 하는 지연과 동일하거나 그보다 길게 설정되어 있다. 클록 발생 회로(36)는 카운터(35)의 지연 시간만큼 하이로 되는 펄스폭을 가진 클록(CK3)을 생성하고, 이것을 선택 회로(33)에 출력한다.

선택 회로(33)는 이 클록(CK3)이 하이인 기간 동안은 D형 플립플롭(11)으로부터의 입력 디지털 데이터를 선택하고, 클록(CK3)이 로우인 기간 동안은 D형 플립플롭(32)으로부터의 오버 샘플 데이터를 선택한다.

즉, 전원 투입 직후 등으로 D/A 변환기에 디지털 데이터가 막 입력된 초기 상태, 즉 디지털 데이터의 초기 값이 오버 샘플 회로(31)에 입력되고 나서 지연을 받아 출력될 때까지는 입력 디지털 데이터에 따른 올바른 오버 샘플 데이터를 얻을 수 있는 보증은 없다. 때문에 이 기간은 입력 디지털 데이터 그 자체를 사용하고, 이 기간을 지난 후에는 오버 샘플 데이터를 사용하여 아날로그 신호에의 변환을 행하도록 하고 있다.

입력 디지털 데이터를 n배로 오버 샘플링 하여 D/A 변환함으로써, 양자화 노이즈를 1/n로 압축할 수 있고, S/N을 개선 할 수 있다. 여기서, 오버 샘플링 처리의 일례를 이하에 설명한다. 본 실시예에서는 본 출원인이 이미 제출한 일본 특허출원 평11-173245호 등에 기재한 오버 샘플링 기술을 이용한다.

도 4는 본 실시예에서 사용하는 오버 샘플 회로(31)의 일 구성예를 나타낸 도면이다. 도 4에 나타낸 바와 같이, 오버 샘플 회로(31)는 4개의 컨벌루션(이동평균) 연산부(51 ~ 54)를 구비하여 구성되어 있다. 제1 컨벌루션 연산부(51)는 3층 구조로 이루어져 있다. 각 층의 필터 연산부(51_-1~ 51_-3)는 각각 복수 개의 D형 플립플롭, 복수 개의 계수기(係數器), 복수 개의 가산기, 및 1/16배 곱셈기를 구비하여 구성되어 있다.

제1 층의 필터 연산부(51_-1)에서는 종속 접속된 6개의 D형 플립플롭에 의해 입력 디지털 데이터를 1클록(CK0)씩 순차 지연시킨다. 그리고, 각 D형 플립플롭의 출력 탭으로부터 얻은 신호에 대해서, 이하에 설명하는 기본 디지털 파형의 계수를 6개의 계수기에 의해 각각 곱셈하고, 그러한 곱셈 결과를 모두 5개의 가산기로 가산한다. 또한, 그 가산 출력을 1/16배 곱셈기로 1/16배하여 진폭을 원래로 되돌린다.

도 5는 본 실시예에서 사용하는 기본 디지털 파형의 설명도이다. 도 5에 나타낸 기본 디지털 파형은 오버 샘플링에 의한 데이터 보간을 행할 때 사용하는 표본화 함수의 기본이 되는 것이다. 이 기본 디지털 파형은 기준 주파수의 1클록(CK0)마다 데이터 값을 -1, 1, 8, 8, 1, -1로 변화시켜 작성한 것이다.

제2 층의 필터 연산부(51_-2)에서는 제1 층 내에 설치된 3번째의 D형 플립플롭의 출력 탭으로부터 얻은 신호를, 종속 접속된 5개의 D형 플립플롭에 의해 1클록(CK0)씩 순차 지연시킨다. 그리고, 각 D형 플립플롭의 입출력 탭으로부터 얻은 신호에 대해 전술한 기본 디지털 파형의 계수를 6개의 계수기에 의해 각각 곱셈하고, 그 곱셈 결과를 모두 5개의 가산기로 가산한다. 또한, 그 가산 출력을 1/16배 곱셈기로 1/16배하여 진폭을 원래로 되돌린다.

제3 층의 필터 연산부(51_-3)에서는 제1 층 내에 설치된 5번째의 D형 플립플롭의 출력 탭으로부터 얻은 신호를, 종속 접속된 5개의 D형 플립플롭에 의해 1클록(CK0)씩 순차 지연시킨다. 그리고, 각 D형 플립플롭의 입출력 탭으로부터 얻은 신호에 대해 전술한 기본 디지털 파형의 계수를 6개의 계수기에 의해 각각 곱셈하고, 그 곱셈 결과를 모두 5개의 가산기로 가산한다. 또한, 그 가산 출력을 1/16배 곱셈기로 1/16배하여 진폭을 원래로 되돌린다.

제1 컨벌루션 연산부(51)에서는 전술한 3층의 필터 연산부(51_-1~ 51_-3)에 의한 연산 결과를 모두 가산하여 제2 컨벌루션 연산부(52)에 출력한다.

제2 컨벌루션 연산부(52)는 8개의 D형 플립플롭, 7개의 가산기, 및 1/8배 곱셈기를 구비하여 구성되어 있다. 이 제2 컨벌루션 연산부(52)는 n배 주파수의 클록(n * CK0)에 따라 동작한다. 먼저, 제1 컨벌루션 연산부(51)로부터 출력된 디지털 데이터를 종속 접속된 8개의 D형 플립플롭에 의해 1클록(n * CK0)씩 순차 지연시킨다.

그리고, 각 D형 플립플롭의 출력 탭으로부터 얻은 신호를 모두 7의 가산기로 가산한다. 또한, 그 가산 출력을 1/8배 곱셈기로 1/8배하여 진폭을 원래로 되돌리고, 그 결과를 제3 컨벌루션 연산부(53)에 출력한다.

제3 컨벌루션 연산부(53)도 8개의 D형 플립플롭, 7의 가산기, 및 1/8배 곱셈기를 구비하여 구성되어 있다. 이 제3 컨벌루션 연산부(53)에서는 제2 컨벌루션 연산부(52)로부터 출력된 디지털 데이터를 종속 접속된 8개의 D형 플립플롭에 의해1클록(n * CK0)씩 순차 지연시킨다.

그리고, 각 D형 플립플롭의 출력 탭으로부터 얻은 신호를 모두 7개의 가산기로 가산한다. 또한, 그 가산 출력을 1/8배 곱셈기로 1/8배하여 진폭을 원래로 되돌리고, 그 결과를 제4 컨벌루션 연산부(54)에 출력한다.

제4 컨벌루션 연산부(54)는 D형 플립플롭, 가산기 및 1/2배 곱셈기를 1개씩 구비하여 구성되어 있다. 이 제4 컨벌루션 연산부(54)에서는 제3 컨벌루션 연산부(53)로부터 출력된 디지털 데이터를 1개의 D형 플립플롭에 의해 1클록(n * CK0)만 지연시킨다.

그리고, 지연 전후의 신호를 가산기로 가산하고 후, 그 가산 출력을 1/2배 곱셈기로 1/2배하여 진폭을 원래로 되돌리고, 그 결과를 오버 샘플 데이터로서 출력한다.

상기와 같이 구성한 오버 샘플 회로(31)에 대해 단일 펄스의 데이터를 입력하면, 도 6에 나타낸 바와 같은 파형 함수의 신호를 얻을 수 있다. 이 도 6에 나타낸 함수는 전역에서 1회 미분 가능하며, 가로축에 따른 표본 위치 t가 소정의 영역 내에 있을 때 0 이외의 유한한 값을 가지며, 그 이외의 영역에서는 값이 모두 0이 되는 함수(유한대라고 한다)이다. 또, 도 6에 나타낸 함수는 중앙의 하나의 표본점에서만 극대값을 취하고, 4개의 표본점에서의 값이 0이 되는 특징을 가지는 표본화 함수이며, 매끄러운 아날로그 파형의 신호를 얻기 위해 필요한 샘플 점은 모두 통과한다.

따라서, 이와 같은 특징을 가지는 오버 샘플 회로(31)에 의해 오버 샘플링을행함으로써, 기준 주파수의 클록(CK0)에 의해 샘플링된 이산적인 입력 디지털 데이터의 사이의 값을, 1회 미분 가능한 함수를 사용하여 n배주파수의 클록(n * CK0)에 의해 매우 매끄럽게 보간하는 것이 가능하다.

또, 도 6에 나타낸 표본화 함수는 유한의 표본점에서 0으로 수렴하기 때문에, 종래의 오버 샘플형 D/A 변환기에서 일반적으로 이용되었던 sinc 함수(±∞의 표본점에서 0으로 수렴하는 함수)와 달리, 유한 범위 내의 이산 데이터만을 고려하면 된다. 즉, 본래 고려해야 할 이산 데이터를 무시하고 보간하는 것은 아니라, 이론적으로 고려할 필요가 없기 때문에 절단 오차가 발생하지 않는다. 따라서, 보다 정확한 오버 샘플 데이터를 얻을 수 있어 D/A 변환의 정밀도를 더욱 향상시킬 수가 있다.

다음에, 선택 회로(33)의 구성에 대하여 설명한다. 도 7은 선택 회로(33)의 상세한 구성예를 나타낸 도면이다. 그리고, 여기서는 입력 디지털 데이터(D)는 16비트이며, 이것을 오버 샘플링 하면 4 비트 증가하여 오버 샘플 데이터(DF)는 20비트가 되는 것으로 한다.

이와 같이, 입력 디지털 데이터(D)와 오버 샘플 데이터(DF)는 비트수가 다르다. 그래서 도 7에 나타낸 바와 같이, 입력 디지털 데이터(D0 ~ D15)를 상위 16비트로 하고, 하위 4비트에 "0000"을 더하여 오버 샘플 데이터(DF0 ~ DF19)와 같은 20비트로 비트수를 맞추도록 하고 있다.

입력 디지털 데이터(D0 ~ D15)를 포함하는 20비트의 데이터는 20개의 AND 게이트(33_-1)에 의해 클록(CK3)과의 논리곱이 취해지고, 20개의 OR 게이트(33_-4)의 한쪽 입력단에 출력된다. 또, 20비트의 오버 샘플 데이터(DF0 ~ DF19)는 인버터(33_-2)를 통과한 클록(CK3)과의 논리곱이 20개의 AND 게이트(33-3)에 의해 취해져, 20개의 OR게이트(33-4)의 다른 쪽 입력단에 출력된다.

이로써, 클록(CK3)이 하이인 기간은 입력 디지털 데이터(D0 ~ D15)를 포함하는 20비트의 데이터가 활성화(active) 되고, 클록(CK3)이 로우인 기간은 20비트의 오버 샘플 데이터(DF0 ~ DF19)가 활성화 된다. 20개의 OR 게이트(33_-4)는 활성화 되어 있는 데이터를 도 3의 비교기(12)에 출력한다. 비교기(12)는 클록(CK3)이 하이인 기간은 단자 A에 입력되는 입력 디지털 데이터의 상위 16비트만을 업/다운 카운터(13)의 카운트 값과 비교한다.

다음에, 아날로그부(40)의 구성에 대하여 설명한다. 아날로그부(40)은 제1 실시예에서 설명한 콘덴서(C1), 스위치(SW1 ~ SW3), 정전류원(21, 22), 저항(R1, R2) 및 출력 증폭기(23) 외에, 상기 정전류원(21, 22)에 비해 15배의 정전류(Iref * 15)를 공급하는 제3 및 제4 정전류원(41, 42)(본 발명의 제2 정전류원에 상당)과, 제4 및 제5 스위치(SW4, SW5)(본 발명의 제2 스위치에 상당)를 더 구비하고 있다.

제4 및 제5 스위치(SW4, SW5)는 클록 발생 회로(36)로부터 출력되는 클록(CK3)에 따라 온/오프하고, 클록(CK3)이 하이인 기간 동안은 온이 된다.

제4 및 제5 스위치(SW4, SW5)가 오프인 기간 동안은 제1 및 제2 정전류원(21, 22)에 의해 제1 실시예와 같은 양의 정전류(Iref)가 공급된다. 한편, 클록(CK3)에 따라 제4 및 제5 스위치(SW4, SW5)가 온이 되어 있는 기간 동안은 제1 및 제2 정전류원(21, 22)과 제3 및 제4 정전류원(41, 42)을 합해 16배의 정전류가 공급된다. 이로써, 콘덴서(C1)의 충전 또는 방전이 16배의 속도로 행해지고, 콘덴서(C1)의 단자 전압은 16배의 속도로 증감한다.

도 7에서 설명한 것처럼, 클록(CK3)에 따라 제4 및 제5 스위치(SW4, SW5)가 온이 되는 기간 동안은 입력 디지털 데이터(D0 ~ D15)가 선택된다. 다만, 그 하위 4비트에 0이 더해져 전체 20비트의 데이터가 되어 있고, 본래의 디지털 입력 값보다도 큰 값이 되어 있다. 그래서, 클록(CK3)이 온으로 되어 입력 디지털 데이터를 선택하는 초기 상태에서는 16배의 정전류로 콘덴서(C1)를 급속히 충방전시킴으로써, 20비트의 입력 디지털 데이터에 따른 전압 값에 신속히 도달시킬 수가 있어 콘덴서(C1)가 정상 상태로 되기까지의 시간을 짧게 할 수 있다.

이상 자세하게 설명한 바와 같이 제2 실시예에 따르면, 입력 디지털 데이터를 n배로 오버 샘플링하여 D/A 변환함으로써, 양자화 노이즈를 1/n로 압축할 수 있고, S/N을 개선 할 수 있다. 또, 오버 샘플링의 수법으로서 예를 들면 일본 특허출원 평11-173245호에 기재한 오버 샘플링 기술을 이용함으로써, 입력 디지털 데이터를 매우 매끄럽게 보간하여 더욱 정확한 오버 샘플 데이터를 얻을 수 있어 D/A 변환의 정밀도를 향상시킬 수가 있다.

그리고, 제2 실시예에서는 일본 특허출원 평11-173245호에 기재한 오버 샘플링 기술을 사용하는 예에 대하여 설명하였지만, 이외의 오버 샘플링 기술을 사용할수도 있다.

또, 제2 실시예에서는 제3 및 제4 정전류원(41, 42)으로서 15배의 정전류(Iref * 15)를 공급하는 것을 사용하였지만, 15배로 한정되는 것은 아니다.

그 외, 상기 제1 및 제2 실시예는 모두 본 발명을 실시함에 있어 구체화의 일례를 나타낸 것에 지나지 않고, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석해서는 안된다. 즉, 본 발명은 그 사상 또는 그 주요한 특징으로부터 일탈하지 않고, 여러 가지 형태로 실시할 수 있다.

본 발명은 전술한 바와 같이, 입력되는 디지털 데이터의 값에 따른 펄스를 가지는 클록을 발생하는 클록 발생 수단과, 해당 클록의 펄스에 따른 전압을 발생하는 아날로그 전압 발생 수단을 구비하므로, 클록 발생 수단을 포함하는 디지털부와 아날로그 전압 발생 수단을 포함하는 아날로그부를 완전히 분리하고, 상기 디지털부와 아날로그부의 사이를 클록만으로 결합할 수 있다. 이로써, 디지털부와 아날로그부를 별개로 설계할 수 있게 되므로, 디지털부는 디지털 기술에 적합한 회로를 설계하고, 아날로그부는 아날로그 기술에 적합한 회로를 설계하는 것이 용이해져, D/A 변환기의 회로 설계를 용이하게 행할 수 있게 된다.

본 발명은 디지털부와 아날로그부를 완전히 분리하고, 각각에 적합한 회로를 설계하기 쉽게 하는데 유용하다.

Claims

입력되는 디지털 데이터에 기초하여, 해당 디지털 데이터의 값에 따른 펄스를 가지는 클록을 발생하는 클록 발생 수단, 및

상기 클록 발생 수단에 의해 발생된 클록에 기초하여, 해당 클록의 펄스에 따른 전압을 발생하여 아날로그 신호로서 출력하는 아날로그 전압 발생 수단

을 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
입력되는 디지털 데이터를 오버 샘플링하는 오버 샘플 수단,

상기 오버 샘플 수단에 의해 생성된 오버 샘플 데이터에 기초하여, 해당 오버 샘플 데이터의 값에 따른 펄스를 가지는 클록을 발생하는 클록 발생 수단, 및

상기 클록 발생 수단에 의해 발생된 클록에 기초하여, 해당 클록의 펄스에 따른 전압을 발생하여 아날로그 신호로서 출력하는 아날로그 전압 발생 수단

을 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
제2항에 있어서,

상기 오버 샘플 수단은 입력되는 n개의 이산 데이터의 값에 따른 진폭을 가지는 기본 파형의 데이터에 대해 이동평균 연산 또는 컨벌루션 연산을 행함으로써, 상기 이산 데이터에 대한 보간 값을 구하는 수단을 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
외부로부터 공급되는 클록에 따라 카운트 동작을 행하는 카운터,

상기 카운터에 의한 카운트 값과 입력되는 디지털 데이터의 값을 비교하고, 그 값이 일치할 때까지 상기 클록을 출력하는 비교기,

정전류원을 이용하여 충방전하는 콘덴서, 및

상기 비교기로부터 출력되는 상기 클록에 따라, 상기 정전류원과 상기 콘덴서와의 접속을 온/오프 하는 스위치

를 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
제4항에 있어서,

상기 입력되는 디지털 데이터를 오버 샘플링하는 오버 샘플 회로를 구비하고,

상기 비교기는 상기 카운터에 의한 카운트 값과 상기 오버 샘플 회로에 의해 생성되는 오버 샘플 데이터의 값을 비교하고, 그 값이 일치할 때까지 상기 클록을 출력하는 것을 특징으로 하는 디지털-아날로그 변환기.
제5항에 있어서,

상기 오버 샘플 회로는 입력되는 n개의 이산 데이터의 값에 따른 진폭을 갖는 기본 파형의 데이터에 대해 이동평균 연산 또는 컨벌루션 연산을 행하는 회로를 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
제5항에 있어서,

외부로부터 공급되는 선택용 클록에 기초하여, 상기 입력되는 디지털 데이터와 상기 오버 샘플 회로에 의해 생성되는 오버 샘플 데이터 중 어느 것을 선택하여 상기 비교기에 출력하는 선택 회로, 및

적어도 최초의 디지털 데이터가 상기 오버 샘플 회로에 입력되어 출력될 때까지의 기간은 상기 입력되는 디지털 데이터를 선택하고, 상기 기간의 경과 후는 상기 오버 샘플 데이터를 선택하도록, 상기 선택 회로를 제어하기 위한 상기 선택용 클록을 발생하는 클록 발생 회로

를 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
제7항에 있어서,

상기 정전류원과는 별개로 설치된 제2 정전류원, 및

상기 클록 발생 회로로부터 출력되는 상기 선택용 클록에 응하여, 상기 제2 정전류원과 상기 콘덴서와의 접속을 온/오프 하는 제2 스위치

를 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.