JPWO2003096542A1 - デジタル−アナログ変換器 - Google Patents

Abstract

クロックＣＫ１，ＣＫ２に応じてカウント動作を行うカウンタ１３と、そのカウント値とデジタル入力値とを比較し、その値が一致するまでクロックＣＫ１，ＣＫ２を出力するコンパレータ１２と、クロックＣＫ１，ＣＫ２に応じてオン／オフするスイッチＳＷ１，ＳＷ２と、スイッチＳＷ１，ＳＷ２がオンのときに定電流源２１，２２を利用して充放電するコンデンサＣ１とを備え、コンパレータ１２およびカウンタ１３を含むデジタル部１０と、コンデンサＣ１およびスイッチＳＷ１，ＳＷ２を含むアナログ部２０とを完全に分離し、両者間をクロックＣＫ１，ＣＫ２だけで結合することにより、デジタル部１０とアナログ部２０とを別々に設計することができるようにする。

Description

技術分野
本発明は、離散的なデジタルデータを連続的なアナログ信号に変換するデジタル−アナログ変換器（Ｄ／Ａ変換器）に関するものである。
背景技術
離散的なデジタルデータを連続的なアナログ信号に変換するＤ／Ａ変換器には、ラダー抵抗網型、セグメント型、積分型等の種々のタイプが存在する。ラダー抵抗網型は、はしご状に設けられた抵抗網と複数のアナログスイッチとの組み合わせにより構成され、アナログスイッチをデジタル入力値によって制御することにより、抵抗網の終端からアナログ出力を取り出すようにしたものである。
セグメント型は、ｎビットのデジタルデータに対して２^ｎ−１個の定電流回路により構成され、デジタル入力値に対応したスイッチをオンにして電流を加算することによりアナログ出力を得るようにしたものである。積分型は、デジタル入力値により指定されたクロック数をカウンタで計測しながら、その期間中ミラー積分回路により一定電流を積分していき、その積分値をアナログ出力として得るようにしたものである。
一般に、アナログ信号処理では、信号の反射や遅れ、伝送線路の整合などアナログ技術の考えを回路設計に応用しなければならず、デジタルデータ処理と同様には回路設計を行うことができない。そのため、アナログ信号処理のためにはアナログ技術に適した回路を設計し、デジタルデータ処理のためにはデジタル技術に適した回路を設計する必要がある。
しかしながら、従来のＤ／Ａ変換器は上述したどのタイプも、デジタルデータを入力してからアナログ信号を出力するまでの全体において、デジタル部とアナログ部とが渾然一体として構成されていた。そのため、アナログ信号処理やデジタルデータ処理に適した回路を設計することが非常に困難であるという問題があった。
本発明はこのような問題を解決するために成されたものであり、デジタル部とアナログ部とを完全に分離し、それぞれに適した回路を設計しやすくすることを目的とする。
発明の開示
本発明のデジタル−アナログ変換器は、入力されるデジタルデータに基づいて、当該デジタルデータの値に応じたパルスを有するクロックを発生するクロック発生手段と、上記クロック発生手段により発生されたクロックに基づいて、当該クロックのパルスに応じた電圧を発生しアナログ信号として出力するアナログ電圧発生手段とを備えたことを特徴とする。
本発明の他の態様では、入力されるデジタルデータをオーバーサンプリングするオーバーサンプル手段と、上記オーバーサンプル手段により生成されたオーバーサンプルデータに基づいて、当該オーバーサンプルデータの値に応じたパルスを有するクロックを発生するクロック発生手段と、上記クロック発生手段により発生されたクロックに基づいて、当該クロックのパルスに応じた電圧を発生しアナログ信号として出力するアナログ電圧発生手段とを備えたことを特徴とする。
ここで、上記オーバーサンプル手段は、例えば、入力されるｎ個の離散データの値に応じた振幅を有する基本波形のデータに対して移動平均演算または畳み込み演算を行うことによって上記離散データに対する補間値を求める手段を含む。
本発明の他の態様では、外部より供給されるクロックに応じてカウント動作を行うカウンタと、上記カウンタによるカウント値と入力されるデジタルデータの値とを比較し、その値が一致するまで上記クロックを出力する比較器と、定電流源を利用して充放電するコンデンサと、上記比較器から出力される上記クロックに応じて、上記定電流源と上記コンデンサとの接続をオン／オフするスイッチとを備えたことを特徴とする。
本発明の他の態様では、上記入力されるデジタルデータをオーバーサンプリングするオーバーサンプル回路を備え、上記比較器は、上記カウンタによるカウント値と上記オーバーサンプル回路により生成されるオーバーサンプルデータの値とを比較し、その値が一致するまで上記クロックを出力することを特徴とする。
ここで、上記オーバーサンプル回路は、例えば、入力されるｎ個の離散データの値に応じた振幅を有する基本波形のデータに対して移動平均演算または畳み込み演算を行う回路を含む。
本発明の他の態様では、外部より供給される選択用クロックに基づいて、上記入力されるデジタルデータと上記オーバーサンプル回路により生成されるオーバーサンプルデータとの何れかを選択して上記比較器に出力する選択回路と、少なくとも最初のデジタルデータが上記オーバーサンプル回路に入力されてから出力されるまでの期間は上記入力されるデジタルデータを選択し、上記期間の経過後は上記オーバーサンプルデータを選択するように上記選択回路を制御するための上記選択用クロックを発生するクロック発生回路とを備えたことを特徴とする。
本発明の他の態様では、上記定電流源とは別に設けられた第２の定電流源と、上記クロック発生回路から出力される上記選択用クロックに応じて、上記第２の定電流源と上記コンデンサとの接続をオン／オフする第２のスイッチとを備えたことを特徴とする。
発明を実施するための最良の形態
（第１の実施形態）
まず、本発明の第１の実施形態について説明する。図１は、第１の実施形態によるＤ／Ａ変換器の構成例を示す図である。図１に示すように、本実施形態のＤ／Ａ変換器は、デジタル部１０とアナログ部２０とが完全に分離して設けられている。
デジタル部１０は、Ｄ型フリップフロップ１１、コンパレータ１２およびアップ／ダウンカウンタ１３を備えて構成されている。Ｄ型フリップフロップ１１は、入力されるデジタルデータを、基準周波数のクロックＣＫ０に従って１クロック期間保持する。
コンパレータ１２は、Ｄ型フリップフロップ１１から端子Ａに供給されるデジタル入力値と、アップ／ダウンカウンタ１３から端子Ｂに供給されるカウント値とを比較し、その比較結果に応じて０または１の値を端子ａ，ｂから出力する。図２は、このコンパレータ１２の動作を説明するための図である。
図２に示すように、デジタル入力値がカウント値より大きいときは、端子ａ，ｂから０，１の値を出力する。すなわち、所定周波数のクロックＣＫ１を１パルスだけ出力する。一方、デジタル入力値がカウント値より小さいときは、端子ａ，ｂから１，０の値を出力する。すなわち、所定周波数のクロックＣＫ２を１パルスだけ出力する。また、デジタル入力値とカウント値とが等しいときは、何れのクロックＣＫ１，ＣＫ２も出力しない。
アップ／ダウンカウンタ１３は、リセット信号ＲＳＴが入力されたときにカウント値を０にリセットし、アップ端子Ｕあるいはダウン端子Ｄに入力されるクロックＣＫ１，ＣＫ２に応じてカウントアップあるいはカウントダウンする。すなわち、アップ端子ＵにクロックＣＫ１が入力される毎にカウントアップし、ダウン端子ＤにクロックＣＫ２が入力される毎にカウントダウンする。そして、そのカウント値をコンパレータ１２の端子Ｂに出力する。
コンパレータ１２とアップ／ダウンカウンタ１３とを上述のように構成することにより、ある時点におけるデジタル入力値がカウント値より大きいときは、アップ／ダウンカウンタ１３においてカウントアップが行われ、その間クロックＣＫ１が繰り返し出力され続ける。そして、デジタル入力値とカウント値とが等しくなった時点でクロックＣＫ１の出力が停止される。
また、ある時点におけるデジタル入力値がカウント値より小さいときは、アップ／ダウンカウンタ１３においてカウントダウンが行われ、その間クロックＣＫ２が繰り返し出力され続ける。そして、デジタル入力値とカウント値とが等しくなった時点でクロックＣＫ２の出力が停止される。
アナログ部２０は、コンデンサＣ１、３つのスイッチＳＷ１〜ＳＷ３、定電流Ｉｒｅｆを供給する２つの定電流源２１，２２、抵抗Ｒ１，Ｒ２および出力アンプ２３を備えて構成されている。コンデンサＣ１は、デジタル入力値に応じた電圧を蓄積するものである。
このコンデンサＣ１と基準電圧Ｖｒｅｆの供給源との間には、第３のスイッチＳＷ３がコンデンサＣ１と並列に接続されている。第３のスイッチＳＷ３は、アップ／ダウンカウンタ１３に供給されるものと同じリセット信号ＲＳＴが与えられたときにオンとなり、コンデンサＣ１の蓄積電圧を基準電圧Ｖｒｅｆにリセットする。
また、コンデンサＣ１と電源電圧Ｖｄｄの供給源との間には、第１の定電流源２１および第１のスイッチＳＷ１が直列に接続されている。第１のスイッチＳＷ１は、コンパレータ１２から出力されるクロックＣＫ１に従ってオン／オフし、クロックＣＫ１のパルスがハイとなっているときにオンとなる。
このクロックＣＫ１に従って第１のスイッチＳＷ１がオンとなっている期間中に、第１の定電流源２１によってコンデンサＣ１の充電が行われ、コンデンサＣ１の端子電圧は徐々に上昇していく。上述したように、クロックＣＫ１は、アップ／ダウンカウンタ１３のカウント値がデジタル入力値に等しくなった時点で出力されなくなる。したがって、コンデンサＣ１の端子電圧は、デジタル入力値に応じた値まで上昇して止まる。
一方、コンデンサＣ１とグランドとの間には、第２の定電流源２２および第２のスイッチＳＷ２が直列に接続されている。第２のスイッチＳＷ２は、コンパレータ１２から出力されるクロックＣＫ２に従ってオン／オフし、クロックＣＫ２のパルスがハイとなっているときにオンとなる。
このクロックＣＫ２に従って第２のスイッチＳＷ２がオンとなっている期間中に、第２の定電流源２２によってコンデンサＣ１の蓄積電荷はグランドに引き抜かれ、コンデンサＣ１の端子電圧は徐々に下降していく。上述したように、クロックＣＫ２も、アップ／ダウンカウンタ１３のカウント値がデジタル入力値に等しくなった時点で出力されなくなる。したがって、コンデンサＣ１の端子電圧は、デジタル入力値に応じた値まで下降して止まる。
このようにして蓄積されたコンデンサＣ１の端子電圧は、出力アンプ２３によりアナログ出力として取り出される。
なお、コンパレータ１２から第１および第２のスイッチＳＷ１，ＳＷ２に出力するクロックＣＫ１，ＣＫ２は、コンデンサＣ１の端子電圧の増減割合（増減の傾斜）を一定とするために、デューティ比が１：１の固定となるようにするのが好ましい。
以上詳しく説明したように、本実施形態のＤ／Ａ変換器では、デジタル部１０とアナログ部２０とを完全に分離し、その間をリセット信号ＲＳＴと２つのクロックＣＫ１，ＣＫ２だけで結合するようにしている。この場合、固定デューティのクロックＣＫ１，ＣＫ２に従ってアップ／ダウンカウンタ１３を動かすとともに、同じクロックＣＫ１，ＣＫ２に従ってコンデンサＣ１を充放電することにより、アップ／ダウンカウンタ１３のカウント値（デジタル量）と、コンデンサＣ１の端子電圧（アナログ量）とを１：１に対応させて動作させることができ、デジタル入力値に応じたアナログ信号を得ることができる。
このように、本実施形態によれば、デジタル部１０とアナログ部２０とを完全に分離して構成することができるので、デジタル部１０とアナログ部２０とを別々に設計することができる。これにより、デジタル部１０はデジタル技術に適した回路を設計し、アナログ部２０はアナログ技術に適した回路を設計することが容易となり、Ｄ／Ａ変換器の回路設計を容易に行うことができるようになる。
なお、上記第１の実施形態では、クロックＣＫ１，ＣＫ２はデジタル入力値に応じたパルス数を有するものであり、このパルス数に応じてスイッチＳＷ１，ＳＷ２を繰り返し開閉することによって、コンデンサＣ１の端子電圧を階段状に増減させる例について説明したが、本発明はこれに限定されるものではない。例えば、デジタル入力値に応じたパルス幅を有するクロックを生成し、そのパルス幅に応じた期間中スイッチＳＷ１，ＳＷ２をオンとすることによって、コンデンサＣ１の端子電圧を直線状に増減させることも可能である。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図３は、第２の実施形態によるＤ／Ａ変換器の構成例を示す図である。なお、この図３において、図１に示した符号と同一の符号を付したものは互いに同一の機能を有するものであるので、ここでは重複する説明を省略する。
図３に示すように、第２の実施形態によるＤ／Ａ変換器も、デジタル部３０とアナログ部４０とが完全に分離して設けられている。デジタル部３０は、第１の実施形態で述べたＤ型フリップフロップ１１、コンパレータ１２およびアップ／ダウンカウンタ１３の他に、オーバーサンプル回路３１、Ｄ型フリップフロップ３２、選択回路３３、ＡＮＤ回路３４、カウンタ３５を含むクロック発生回路３６を更に備えている。
オーバーサンプル回路３１は、入力されるデジタルデータをｎ倍にオーバーサンプルする。Ｄ型フリップフロップ３２は、オーバーサンプル回路３１によりオーバーサンプリングされたデジタルデータを、基準周波数のクロックＣＫ０に従って１クロック期間保持する。選択回路３３は、Ｄ型フリップフロップ３２に保持されたオーバーサンプルデータと、Ｄ型フリップフロップ１１に保持された入力デジタルデータとの何れかを選択してコンパレータ１２に出力する。
ＡＮＤ回路３４は、コンパレータ１２の端子ａ，ｂから出力される比較結果のデータと、ｎ倍周波数のクロック（ｎ＊ＣＫ０）との論理積をとり、その結果をクロックＣＫ１，ＣＫ２として出力する。したがって、本実施形態のクロックＣＫ１，ＣＫ２は、第１の実施形態と比べて周波数がｎ倍となっている。
カウンタ３５は、リセット信号ＲＳＴに従ってリセットされ、基準周波数のクロックＣＫ０に従ってカウント動作を行う。このカウンタ３５のディレイは、入力デジタルデータがオーバーサンプル回路３１を通過するのに要するディレイと同じかそれよりも長く設定されている。クロック発生回路３６は、カウンタ３５のディレイ時間だけハイとなるパルス幅を持ったクロックＣＫ３を生成し、これを選択回路３３に出力する。
選択回路３３は、このクロックＣＫ３がハイの期間中はＤ型フリップフロップ１１からの入力デジタルデータを選択し、クロックＣＫ３がロウの期間中はＤ型フリップフロップ３２からのオーバーサンプルデータを選択する。
すなわち、電源投入直後などでＤ／Ａ変換器にデジタルデータが入力されたばかりの初期状態、つまりデジタルデータの初期値がオーバーサンプル回路３１に入力されてから遅延を受けて出力されるまでの間は、入力デジタルデータに応じた正しいオーバーサンプルデータが得られる保証はない。そのため、この期間は入力デジタルデータそのものを用い、この期間を過ぎた後はオーバーサンプルデータを用いてアナログ信号への変換を行うようにしている。
入力デジタルデータをｎ倍にオーバーサンプリングしてＤ／Ａ変換することにより、量子化ノイズを１／ｎに圧縮することができ、Ｓ／Ｎを改善することができる。ここで、オーバーサンプリング処理の一例を以下に説明する。本実施形態では、本出願人が既に提出した特願平１１−１７３２４５号等に記載したオーバーサンプリング技術を利用する。
図４は、本実施形態で用いるオーバーサンプル回路３１の一構成例を示す図である。図４に示すように、オーバーサンプル回路３１は、４つのコンボリューション（移動平均あるいは畳み込み）演算部５１〜５４を備えて構成されている。第１のコンボリューション演算部５１は、３層構造から成っている。各層のフィルタ演算部５１_−１〜５１_−３はそれぞれ、複数のＤ型フリップフロップと、複数の係数器と、複数の加算器と、１／１６倍乗算器とを備えて構成されている。
第１層のフィルタ演算部５１_−１では、縦続接続された６個のＤ型フリップフロップによって入力デジタルデータを１クロックＣＫ０ずつ順次遅延させる。そして、各Ｄ型フリップフロップの出力タップから取り出した信号に対して、以下に述べる基本デジタル波形の係数を６個の係数器によってそれぞれ乗算し、それらの乗算結果をすべて５個の加算器で加算する。さらに、その加算出力を１／１６倍乗算器により１／１６倍して振幅を元に戻す。
図５は、本実施形態で用いる基本デジタル波形の説明図である。図５に示す基本デジタル波形は、オーバーサンプリングによるデータ補間を行う際に使用する標本化関数の基本となるものである。この基本デジタル波形は、基準周波数の１クロックＣＫ０毎にデータ値を−１，１，８，８，１，−１と変化させて作成したものである。
第２層のフィルタ演算部５１_−２では、第１層中に設けられた３番目のＤ型フリップフロップの出力タップから取り出した信号を、縦続接続された５個のＤ型フリップフロップによって１クロックＣＫ０ずつ順次遅延させる。そして、各Ｄ型フリップフロップの入出力タップから取り出した信号に対して、上述の基本デジタル波形の係数を６個の係数器によってそれぞれ乗算し、それらの乗算結果をすべて５個の加算器で加算する。さらに、その加算出力を１／１６倍乗算器により１／１６倍して振幅を元に戻す。
第３層のフィルタ演算部５１_−３では、第１層中に設けられた５番目のＤ型フリップフロップの出力タップから取り出した信号を、縦続接続された５個のＤ型フリップフロップによって１クロックＣＫ０ずつ順次遅延させる。そして、各Ｄ型フリップフロップの入出力タップから取り出した信号に対して、上述の基本デジタル波形の係数を６個の係数器によってそれぞれ乗算し、それらの乗算結果をすべて５個の加算器で加算する。さらに、その加算出力を１／１６倍乗算器により１／１６倍して振幅を元に戻す。
第１のコンボリューション演算部５１では、上述した３層のフィルタ演算部５１_−１〜５１_−３による演算結果を全て加算して第２のコンボリューション演算部５２に出力する。
第２のコンボリューション演算部５２は、８個のＤ型フリップフロップと、７個の加算器と、１／８倍乗算器とを備えて構成されている。この第２のコンボリューション演算部５２は、ｎ倍周波数のクロック（ｎ＊ＣＫ０）に従って動作する。まず、第１のコンボリューション演算部５１から出力されたデジタルデータを、縦続接続された８個のＤ型フリップフロップによって１クロック（ｎ＊ＣＫ０）ずつ順次遅延させる。
そして、各Ｄ型フリップフロップの出力タップから取り出した信号をすべて７個の加算器で加算する。さらに、その加算出力を１／８倍乗算器により１／８倍して振幅を元に戻し、その結果を第３のコンボリューション演算部５３に出力する。
第３のコンボリューション演算部５３も、８個のＤ型フリップフロップと、７個の加算器と、１／８倍乗算器とを備えて構成されている。この第３のコンボリューション演算部５３では、第２のコンボリューション演算部５２から出力されたデジタルデータを、縦続接続された８個のＤ型フリップフロップによって１クロック（ｎ＊ＣＫ０）ずつ順次遅延させる。
そして、各Ｄ型フリップフロップの出力タップから取り出した信号をすべて７個の加算器で加算する。さらに、その加算出力を１／８倍乗算器により１／８倍して振幅を元に戻し、その結果を第４のコンボリューション演算部５４に出力する。
第４のコンボリューション演算部５４は、Ｄ型フリップフロップ、加算器および１／２倍乗算器を１つずつ備えて構成されている。この第４のコンボリューション演算部５４では、第３のコンボリューション演算部５３から出力されたデジタルデータを１個のＤ型フリップフロップによって１クロック（ｎ＊ＣＫ０）だけ遅延させる。
そして、遅延前後の信号を加算器で加算した後、その加算出力を１／２倍乗算器により１／２倍して振幅を元に戻し、その結果をオーバーサンプルデータとして出力する。
上記のように構成したオーバーサンプル回路３１に対して単一パルスのデータを入力すると、図６に示すような波形関数の信号が得られる。この図６に示す関数は、全域において１回微分可能であって、横軸に沿った標本位置ｔが所定の領域内にあるときに０以外の有限な値を有し、それ以外の領域では値が全て０となる関数（有限台と称する）である。また、図６に示す関数は、中央の１つの標本点でのみ極大値をとり、４つの標本点において値が０になるという特徴を有する標本化関数であり、滑らかなアナログ波形の信号を得るために必要なサンプル点は全て通る。
したがって、このような特徴を有するオーバーサンプル回路３１によってオーバーサンプリングを行うことにより、基準周波数のクロックＣＫ０によりサンプリングされた離散的な入力デジタルデータの間の値を、１回微分可能な関数を用いて、ｎ倍周波数のクロック（ｎ＊ＣＫ０）により極めて滑らかに補間することが可能である。
また、図６に示す標本化関数は、有限の標本点で０に収束するため、従来のオーバーサンプル型Ｄ／Ａ変換器において一般的に用いられていたｓｉｎｃ関数（±∞の標本点で０に収束する関数）と異なり、有限の範囲内の離散データだけを考慮に入れればよい。すなわち、本来考慮すべき離散データを無視して補間するのではなく、理論的に考慮する必要がないため、打ち切り誤差が発生しない。そのため、より正確なオーバーサンプルデータを得ることができ、Ｄ／Ａ変換の精度をより向上させることができる。
次に、選択回路３３の構成について説明する。図７は、選択回路３３の詳細な構成例を示す図である。なお、ここでは入力デジタルデータＤは１６ビットであり、これをオーバーサンプリングすると４ビット増えてオーバーサンプルデータＤＦは２０ビットになるものとする。
このように、入力デジタルデータＤとオーバーサンプルデータＤＦとはビット数が異なっている。そこで、図７に示すように、入力デジタルデータＤ０〜Ｄ１５を上位１６ビットとし、下位４ビットに“００００”を加えることにより、オーバーサンプルデータＤＦ０〜ＤＦ１９と同じ２０ビットにビット数を合わせるようにしている。
入力デジタルデータＤ０〜Ｄ１５を含む２０ビットのデータは、２０個のＡＮＤゲート３３_−１によりクロックＣＫ３との論理積がとられ、２０個のＯＲゲート３３_−４の一方の入力端に出力される。また、２０ビットのオーバーサンプルデータＤＦ０〜ＤＦ１９は、インバータ３３_−２を通過したクロックＣＫ３との論理積が２０個のＡＮＤゲート３３_−３によりとられ、２０個のＯＲゲート３３_−４の他方の入力端に出力される。
これにより、クロックＣＫ３がハイの期間は入力デジタルデータＤ０〜Ｄ１５を含む２０ビットのデータがアクティブとなり、クロックＣＫ３がロウの期間は２０ビットのオーバーサンプルデータＤＦ０〜ＤＦ１９がアクティブとなる。２０個のＯＲゲート３３_−４は、アクティブとなっているデータを図３のコンパレータ１２に出力する。コンパレータ１２は、クロックＣＫ３がハイの期間は、端子Ａに入力される入力デジタルデータの上位１６ビットのみをアップ／ダウンカウンタ１３のカウント値と比較する。
次に、アナログ部４０の構成について説明する。アナログ部４０は、第１の実施形態で述べたコンデンサＣ１、スイッチＳＷ１〜ＳＷ３、定電流源２１，２２、抵抗Ｒ１，Ｒ２および出力アンプ２３の他に、上記定電流源２１，２２に比べて１５倍の定電流（Ｉｒｅｆ＊１５）を供給する第３および第４の定電流源４１，４２（本発明の第２の定電流源に相当）と、第４および第５のスイッチＳＷ４，ＳＷ５（本発明の第２のスイッチに相当）とを更に備えている。
第４および第５のスイッチＳＷ４，ＳＷ５は、クロック発生回路３６から出力されるクロックＣＫ３に従ってオン／オフし、クロックＣＫ３がハイの期間中にオンとなる。
第４および第５のスイッチＳＷ４，ＳＷ５がオフの期間中は、第１および第２の定電流源２１，２２により第１の実施形態と同じ量の定電流Ｉｒｅｆが供給される。一方、クロックＣＫ３に従って第４および第５のスイッチＳＷ４，ＳＷ５がオンとなっている期間中は、第１および第２の定電流源２１，２２と、第３および第４の定電流源４１，４２とを合わせて１６倍の定電流が供給される。これにより、コンデンサＣ１の充電あるいは放電が１６倍の速さで行われ、コンデンサＣ１の端子電圧は１６倍の速さで増減する。
図７で説明したように、クロックＣＫ３に従って第４および第５のスイッチＳＷ４，ＳＷ５がオンとなる期間中は、入力デジタルデータＤ０〜Ｄ１５が選択される。ただし、その下位４ビットに０が加えられて全体で２０ビットのデータとされており、本来のデジタル入力値よりも大きな値となっている。そこで、クロックＣＫ３がオンとなって入力デジタルデータを選択する初期状態においては、１６倍の定電流によりコンデンサＣ１を急速に充放電させることにより、２０ビットの入力デジタルデータに応じた電圧値に速く到達させることができ、コンデンサＣ１が定常状態となるまでの時間を短くすることができる。
以上詳しく説明したように、第２の実施形態によれば、入力デジタルデータをｎ倍にオーバーサンプリングしてＤ／Ａ変換することにより、量子化ノイズを１／ｎに圧縮することができ、Ｓ／Ｎを改善することができる。また、オーバーサンプリングの手法として、例えば特願平１１−１７３２４５号に記載したオーバーサンプリング技術を利用することにより、入力デジタルデータを極めて滑らかに補間してより正確なオーバーサンプルデータを得ることができ、Ｄ／Ａ変換の精度を向上させることができる。
なお、第２の実施形態では、特願平１１−１７３２４５号に記載したオーバーサンプリング技術を用いる例について説明したが、これ以外のオーバーサンプリング技術を用いるようにしても良い。
また、第２の実施形態では、第３および第４の定電流源４１，４２として１５倍の定電流（Ｉｒｅｆ＊１５）を供給するものを用いたが、１５倍に限定されるものではない。
その他、上記第１および第２の実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明は上述したように、入力されるデジタルデータの値に応じたパルスを有するクロックを発生するクロック発生手段と、当該クロックのパルスに応じた電圧を発生するアナログ電圧発生手段とを備えたので、クロック発生手段を含むデジタル部と、アナログ電圧発生手段を含むアナログ部とを完全に分離し、当該デジタル部とアナログ部との間をクロックだけで結合することができる。これにより、デジタル部とアナログ部とを別々に設計することができるようになるので、デジタル部はデジタル技術に適した回路を設計し、アナログ部はアナログ技術に適した回路を設計することが容易となり、Ｄ／Ａ変換器の回路設計を容易に行うことができるようになる。
産業上の利用可能性
本発明は、デジタル部とアナログ部とを完全に分離し、それぞれに適した回路を設計しやすくするのに有用である。
【図面の簡単な説明】
図１は、第１の実施形態によるＤ／Ａ変換器の全体構成を示す図である。
図２は、第１および第２の実施形態で用いるコンパレータの動作を説明するための図である。
図３は、第２の実施形態によるＤ／Ａ変換器の構成例を示す図である。
図４は、第２の実施形態で用いるオーバーサンプル回路の構成例を示す図である。
図５は、第２の実施形態で用いる基本デジタル波形を示す図である。
図６は、第２の実施形態の基本デジタル波形から生成される関数を示す図である。
図７は、第２の実施形態で用いる選択回路の詳細構成例を示す図である。

Claims (8)

1. 入力されるデジタルデータに基づいて、当該デジタルデータの値に応じたパルスを有するクロックを発生するクロック発生手段と、
   上記クロック発生手段により発生されたクロックに基づいて、当該クロックのパルスに応じた電圧を発生しアナログ信号として出力するアナログ電圧発生手段とを備えたことを特徴とするデジタル−アナログ変換器。
2. 入力されるデジタルデータをオーバーサンプリングするオーバーサンプル手段と、
   上記オーバーサンプル手段により生成されたオーバーサンプルデータに基づいて、当該オーバーサンプルデータの値に応じたパルスを有するクロックを発生するクロック発生手段と、
   上記クロック発生手段により発生されたクロックに基づいて、当該クロックのパルスに応じた電圧を発生しアナログ信号として出力するアナログ電圧発生手段とを備えたことを特徴とするデジタル−アナログ変換器。
3. 上記オーバーサンプル手段は、入力されるｎ個の離散データの値に応じた振幅を有する基本波形のデータに対して移動平均演算または畳み込み演算を行うことによって上記離散データに対する補間値を求める手段を含むことを特徴とする請求の範囲第２項に記載のデジタル−アナログ変換器。
4. 外部より供給されるクロックに応じてカウント動作を行うカウンタと、
   上記カウンタによるカウント値と入力されるデジタルデータの値とを比較し、その値が一致するまで上記クロックを出力する比較器と、
   定電流源を利用して充放電するコンデンサと、
   上記比較器から出力される上記クロックに応じて、上記定電流源と上記コンデンサとの接続をオン／オフするスイッチとを備えたことを特徴とするデジタル−アナログ変換器。
5. 上記入力されるデジタルデータをオーバーサンプリングするオーバーサンプル回路を備え、
   上記比較器は、上記カウンタによるカウント値と上記オーバーサンプル回路により生成されるオーバーサンプルデータの値とを比較し、その値が一致するまで上記クロックを出力することを特徴とする請求の範囲第４項に記載のデジタル−アナログ変換器。
6. 上記オーバーサンプル回路は、入力されるｎ個の離散データの値に応じた振幅を有する基本波形のデータに対して移動平均演算または畳み込み演算を行う回路を含むことを特徴とする請求の範囲第５項に記載のデジタル−アナログ変換器。
7. 外部より供給される選択用クロックに基づいて、上記入力されるデジタルデータと上記オーバーサンプル回路により生成されるオーバーサンプルデータとの何れかを選択して上記比較器に出力する選択回路と、
   少なくとも最初のデジタルデータが上記オーバーサンプル回路に入力されてから出力されるまでの期間は上記入力されるデジタルデータを選択し、上記期間の経過後は上記オーバーサンプルデータを選択するように上記選択回路を制御するための上記選択用クロックを発生するクロック発生回路とを備えたことを特徴とする請求の範囲第５項に記載のデジタル−アナログ変換器。
8. 上記定電流源とは別に設けられた第２の定電流源と、
   上記クロック発生回路から出力される上記選択用クロックに応じて、上記第２の定電流源と上記コンデンサとの接続をオン／オフする第２のスイッチとを備えたことを特徴とする請求の範囲第７項に記載のデジタル−アナログ変換器。

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