TWI603589B

TWI603589B - 差動式脈衝振幅波寬度調變數位類比轉換裝置及其信號輸出的編碼方法

Info

Publication number: TWI603589B
Application number: TW105137659A
Authority: TW
Inventors: 彭勝銪
Original assignee: 碩呈科技股份有限公司
Priority date: 2016-11-17
Filing date: 2016-11-17
Publication date: 2017-10-21
Also published as: TW201820793A

Description

差動式脈衝振幅波寬度調變數位類比轉換裝置及其信號輸出的編碼方法

本發明涉及一種差動式脈衝振幅波寬度調變(amplitude pulse width modulation，aPWM)數位類比轉換(digital to analog，DAC)裝置及其輸出信號的編碼方法，尤其涉及一種產生高訊噪比(signal to noise ratio，SNR)的aPWM-DAC裝置，以及對於該aPWM-DAC之輸出編碼形成基於電壓域及時域定義的差動信號。

D類(Class-D)音訊放大器是一種切換放大器，或是脈衝寬度調變(pulse width modulation，PWM)放大器。相較於傳統的線性放大器所提供之50%的有效輸出功率，D類放大器通常提供高於90%的有效輸出功率。為了要獲得高訊噪比的D類放大器，通常包含一反饋迴路。第一圖顯示了傳統D類放大器的示意圖。如圖一所示，D類放大器是由一脈衝寬度調變(PWM)產生器102及一雜訊塑形三角積分調變器101來實現，其中該PWM產生器102輸出互補信號至一電源驅動器103，並經過一濾波器104以驅動一負載。上述實施例的缺點在於，三角積分調變有穩定性的問題，且該調變器的輸出信號調變指數小於1。

習知的技術採用數位差動PWM來實現如圖二的設計；然而，其技術要以非常短的脈衝寬度，才能達到其實務上需求的技術門檻。因此，實務上往往必須克服下列兩個問題。其一，是如何在低功率消耗及低成本產生如此小的脈衝，而第二個問題在於差動PWM輸出的下一級是電源驅動器，由於電源驅動器的失效時間(dead-time)以及其電晶體MOS的寄生電容的作用，當信號通過電源驅動器時，將會使得此短脈衝更縮短。舉例來說，假設定義T_P為能夠通過電源驅動器而不會減小的最小脈衝寬度，而T_R是重現輸入信號S的最小時間解析度，如何實現轉換放大器且同時滿足T_P與T_R之條件限制是個極須解決的問題。

圖二所示為台灣專利I501564所揭露的一種用於差動式內插脈衝寬度調變(interpolation pulse width modulation，iPWM)數位類比轉換裝置；如圖二所示，包含：一內插脈衝寬度調變(iPWM)模組210、一電源驅動器220，以及一濾波器230，該iPWM模組210連接至一輸入數位音訊，該濾波器230連接至一終端負載240，例如，喇叭。該iPWM模組210根據來自輸入數位音訊資料串流產生差動脈衝，該電源驅動器220連接至該內插脈衝寬度調變模組210，以提供能量，而該濾波器230連接於該電源驅動器220與該終端負載240之間，用以移除不要的諧波信號而在該電源驅動器220輸出能量至該終端負載240之前重新建構類比信號。該iPWM模組210進一步包含一脈衝寬度調變(PWM)產生器211、一內插解析度單元212、一自校正單元213，以及一差動脈衝產生器214，其中該PWM產生器211，連接至該輸入數位音訊資料串流，並將該輸入數位音訊資料串流轉換為時域寬度脈衝的一級數傳至該內插解析度單元212、該自校正單元213、以及該差動脈衝產生器214；該內插解析度單元212連接至該PWM產生器211，增加脈衝寬度的時域解析度，並輸出至該自校正單元213，以及該差動脈衝產生器214；自校正單元213連接至該PWM產生器211與該內插解析度單元212，維持該內插解析度單元212之脈衝寬度的精度；以及差動脈衝產生器214，連接至該PWM產生器211以及該內插解析度單元212，轉換PWM脈衝的級數為電壓域及時域定義的差動形式；電源驅動器220連接至該內插脈衝寬度調變模組210的該差動脈衝產生器214。然而，在實際應用上，要產出一對如此時間軸與電壓振幅精確對稱的脈衝信號，電路製程與外部接線負載必須完全相等；上述的要求條件在現有實際的製造技術上是相對困難的。

本發明之主要目的在於提供一種能夠產生高訊噪比(SNR)的差動式脈衝振幅波寬度調變數位類比轉換裝置(aPWM-DAC)，使其所產生之PWM信號的訊噪比高於100dB，且不受電路製程與接線影響。

本發明之另一目的在於提供一種差動式脈衝振幅波寬度調變數位類比轉換裝置信號輸出的編碼方法，以形成基於電壓域及時域定義的差動信號。

為了達到上述目的，本發明提供差動式脈衝振幅波寬度調變(aPWM)數位類比轉換裝置，包含一差動式脈衝振幅波寬度調變(aPWM)模組，接收一數位音訊輸入端輸入的輸入信號產生差動脈衝：一電源驅動模組，連接於該差動式脈衝振幅波寬度調變(aPWM)模組：一濾波器，連接於該電源驅動模組與一終端負載之間，將來自該電源驅動模組所提供能量移除不要的諧波信號而重新建構成一類比信號輸出至該終端負載；其中該aPWM模組進一步包含：一脈衝寬度調變產生器，接收該輸入信號轉換為一個時域寬度脈衝的級數；一振幅調變單元(amplitude modulation unit)，接收該輸入信號以增加脈衝寬度的時域解析度，並產生選擇訊號SX、SY；以及一差動脈衝產生器(differential pulse generator)，係連接於該脈衝寬度調變產生器，以接收來自該脈衝寬度調變產生器的該時域寬度脈衝的級數及一正負符號，並將其轉為電壓域及時域定義的差動形式，輸出脈衝DN、DP；其中，該電源驅動模組更包括：一脈衝振幅選擇器，連接至一電源，另外接收來自該振幅調變單元的該選擇訊號SX、SY，以決定該電源的輸出脈衝波之振幅強度；以及兩個功率級(power stages)，分別連接至該脈衝振幅選擇器並接收該輸出脈衝波，另外接收來自該差動脈衝產生器輸出的該脈衝DN、及該脈衝DP，以輸出一脈衝電壓VDN、及一脈衝電壓VDP。

在另一實施例中，本發明提供一種用於aPWM模組的信號編碼方法，以對於被量化為N位元呈現之輸入信號S使用振幅調變增加解析度位元數K，該被量化為N位元呈現之輸入信號S包含一位元的符號，J位元的最大有效位元(Most Significant Bit，MSB)部分，以及K位元的最小有效位元(Least Significant Bit，LSB)部分，其中N=J+K，，T_P為能夠通過電源驅動器而不會減小的最小脈衝寬度，而T_R是輸入信號S的最小時間解析度。尤其是，aPWM輸出一VDP脈衝電壓以及一VDN脈衝電壓，而S的範圍是-(2^N-1)至(2^N-1)，而信號編碼方法Vo定義為Vo=VDP-VDN，從而對於任何S值，Vo=S*T_R*Vcc。

前述的內容以及本發明的其他的目的、特徵、形式及優點，將透過詳細地閱讀以下的描述，同時配合圖式而能有進一步的理解。

101‧‧‧雜訊塑形三角積分調變器

102‧‧‧脈衝寬度調變(PWM)產生器

103‧‧‧電源驅動器

104‧‧‧濾波器

210‧‧‧內插脈衝寬度調變(iPWM)模組

211‧‧‧脈衝寬度調變(PWM)產生器

212‧‧‧內插解析度單元

213‧‧‧自校正單元

214‧‧‧差動脈衝產生器

220‧‧‧電源驅動器

230‧‧‧濾波器

240‧‧‧終端負載

310‧‧‧差動式脈衝振幅波寬度調變(aPWM)模組

311‧‧‧脈衝寬度調變(PWM)產生器

312‧‧‧振幅調變單元

313‧‧‧差動脈衝產生器

320‧‧‧電源驅動模組

321‧‧‧脈衝振幅選擇器

322‧‧‧功率級

330‧‧‧濾波器

340‧‧‧終端負載

所附圖式其中提供關於本發明實施例的進一步理解並且結合與構成本說明書的一部份，說明本發明的實施例並且描述一同提供對於本發明實施例之原則的解釋。

圖一所示為傳統D類放大器的示意圖。

圖二所示為習知的一種差動式內插脈衝寬度調變數位類比轉換裝置的示意圖。

圖三所示為本發明之一種差動式脈衝振幅波寬度調變數位類比轉換裝置的示意圖。

圖四所示為本發明之一種差動式脈衝振幅波寬度調變數位類比轉換裝置內之aPWM模組的示意圖。

圖五所示為本發明之一種差動式脈衝振幅波寬度調變數位類比轉換裝置內之電源驅動模組的示意圖。

圖六所示為本發明之差動式脈衝振幅波寬度調變數位類比轉換裝置的訊號輸入與輸出示意圖。

圖七所示為本發明之差動式脈衝振幅波寬度調變數位類比轉換裝置輸出的脈衝週期編碼方案的波形表。

圖八所示為本發明之差動式脈衝振幅波寬度調變數位類比轉換裝置之基於圖七的編碼規則示意圖。

圖九所示為本發明之差動式脈衝振幅波寬度調變數位類比轉換裝置之等效T_R產生方式的示意圖。

圖十所示為用於本發明之差動式脈衝振幅波寬度調變數位類比轉換裝置之訊號輸出的編碼方法的流程圖。

圖十一A所示為揭露本發明之aPWM之編碼方式的波形圖

圖十一B為台灣專利I501564所揭露的差動式內插脈衝寬度調變(iPWM)之編碼方式的波形圖。

以下，參考伴隨的圖示，詳細說明依據本揭露的實施例，俾使本領域者易於瞭解。所述之發明創意可以採用多種變化的實施方式，當不能只限定於這些實施例。本揭露省略已熟知部分(well-known part)的描述，並且相同的參考號於本揭露中代表相同的元件。

依據本揭露的實施例，圖三所示為本發明之一種差動式脈衝振幅波寬度調變數位類比轉換裝置(aPWM-DAC)的示意圖。如圖三所示，該差動式脈衝振幅波寬度調變數位類比轉換裝置包含：一差動式脈衝振幅波寬度調變(aPWM)模組310、一電源驅動模組320，以及一濾波器330，該aPWM模組310連接至一數位音訊輸入端，用以接收一輸入信號S，該輸入信號S為一數位音訊。該濾波器330連接至一終端負載340，例如，喇叭。該電源驅動模組320連接於該aPWM模組310與該濾波器330之間。該aPWM模組310根據來自數位音訊輸入端的輸入信號S產生差動脈衝，該電源驅動模組320提供能量至該終端負載340，過程中由該濾波器330移除不要的諧波信號而重新建構輸出至終端負載340的類比信號。

圖四所示為本發明之一種差動式脈衝振幅波寬度調變數位類比轉換裝置內之aPWM模組的示意圖。該aPWM模組310更進一步包含一脈衝寬度調變(PWM)產生器311、一振幅調變(amplitude modulation)單元312、及一差動脈衝產生器(differential pulse generator)313，其中該PWM產生器311接收該輸入信號S，並將該輸入信號S轉換為一個時域寬度脈衝的級數Py；該振幅調變單元312接收該輸入信號S，以增加脈衝寬度的時域解析度，並產生選擇訊號SX、SY；以及該差動脈衝產生器313係連接於該PWM產生器311，以接收來自該PWM產生器311的PWM脈衝的級數Py及一輸入信號S之正負符號並將其轉為電壓域及時域定義的差動形式，輸出脈衝DN、DP。

值得說明的事，該脈衝寬度調變產生器311能以現有習知的數位相位鎖迴路電路(Digital Phase Locked-loop，DLL)的方式基於T_P提升脈衝寬度解析度至T_R。

圖五所示為本發明之一種差動式脈衝振幅波寬度調變數位類比轉換裝置內之電源驅動模組的示意圖。電源驅動模組320更包括：一脈衝振幅選擇器(pulse amplitude selector)321，以及兩個功率級(power stages)322；該脈衝振幅選擇器321係依照振幅調變單元312產出之選擇信號SX、SY決定輸出脈衝波之振幅強度；換言之，該脈衝振幅選擇器321連接至一電源Vcc，並接收來自該振幅調變單元312的選擇訊號SX、SY，以決定該電源流至該功率級的電流量；該兩個功率級322分別連接至該脈衝振幅選擇器321，並接收來自該差動脈衝產生器313的輸出脈衝DN、DP，以輸出脈衝電壓VDN、VDP。在本實施例中，脈衝振幅選擇器321係由複數個定電流開關並聯而成，每個開關係由該選擇訊號SX、SY中的一位元所控制，每個開關分別控制I/n的電流量通過，其中I為來自Vcc的電流量，n為其位元位置。因此，當選擇訊號SX、SY係採用二進位編碼時，在該開關為開啟時，來自電源Vcc地電流即以I/2、I/4、I/8、…I/n的電流量分別流入對應的功率級322。

該脈衝振幅選擇器321設計在所有電流源開關打開時，輸出脈衝振幅=Vcc；另一方面，當僅有Sn(I/n)開關打開時，輸出脈衝振幅=Vp，此時即相對最小時間解析度T_R之aPWN-DAC輸出電壓。振幅調變單元312執行當S<2^K時，產出選擇信號(SX,SY)至脈衝振幅選擇器321，使得S=1~(2^K-1)線性映對脈衝振幅從Vp至Vcc輸出。

如先前所述，最小時間解析度必須達到122ps，以保證訊噪比大於100dB，並且由於失效時間(dead-time)以及MOS的寄生電容，短脈衝寬度被認為在通過連接至電源驅動模組320時會被減小。同樣地，T_P被定義為能夠通過電源驅動模組320而不會被減小的最小脈衝寬度，而T_R是定義為輸入信號的最小時間解析度。以下將描述本發明示例實施例如何解決上問題。

圖六所示為本發明之差動式脈衝振幅波寬度調變數位類比轉換裝置的訊號輸入與輸出示意圖，其中S為數位信訊之輸入信號，而VDP、VDN為具寬度與振幅之脈衝電壓輸出。此外，V_O定義為VDP-VDN，也就是兩脈衝電壓的相減。本發明之差動式脈衝振幅波寬度調變數位類比轉換裝置是在具有T_P之週期的時序下操作，因為數位信訊之輸入信號S被量化為N位元的數值，且包含一位元的符號，J位元的MSB部分，以及K位元的LSB部分，其中N=J+K，，且T_R是輸入信號S的最小時間解析度，位元數K的值可以藉由計算而決定。

圖七所示為本發明之差動式脈衝振幅波寬度調變數位類比轉換裝置輸出的脈衝週期編碼方案的波形表。如圖七所示，S=0，有兩種可能的編碼。換句話說，VDP及VDN都是具有寬度T_R與同振幅的脈衝；或者VDP及VDN都是具有不具寬度的脈衝，也就是無脈衝的編碼，Vo=VDP-VDN=0。相似地，對於S的其他數值，Vo=VDP-VDN=S*Vcc*T_R。

圖八所示為本發明之差動式脈衝振幅波寬度調變數位類比轉換裝置之基於圖七的編碼規則示意圖。如前所述，當S<2^K時，該振幅調變單元312執行編碼輸出選擇訊號SX,SY。在一本實施例中，選擇訊號SX,SY係為二進位的編碼，配合圖五中的脈衝振幅選擇器321係由複數個定電流開關並聯而成，每個開關係由該選擇訊號SX、SY中的一位元所控制，每個開關分別控制I/n的電流量通過，其中I為來自Vcc的電流量，n為其位元位置。例如，假設k=7，當輸入S=0x65<0x80=2⁷，則選擇訊號編碼輸出SX=0x7F且SY=0x65；當輸入S=0x65>0x80=2⁷，則選擇訊號編碼輸出SX=0x7F且SY=0x7F。其中，SX=0x7F或SY=0x7F表示SX或SY所控制的開關全部開啟。

圖九所示為本發明之差動式脈衝振幅波寬度調變數位類比轉換裝置之等效T_R產生方式的示意圖。如圖九所示，在一PWM取樣點(Time Slot)，對最小時間解析度T_R的平均電壓為：則必可找到脈衝振幅為Vp之能夠通過電源驅動模組320而不會被減小的最小脈衝寬度T_P。

使得C=D，則Vp=(T_R/T_P)*Vcc。

換言之，因此本發明可透過設計脈衝振幅選擇器321，I/n電流源開關被選取時(其餘開關OFF)之輸出Vo脈衝電壓為Vp，即相對設計出最小時間解析度T_R之aPWN-DAC輸出電壓。

如第十圖所示，步驟1001是選擇PWM取樣率M以決定所需之N位元的數目。舉例來說，對於音訊頻帶寬度BW=20Khz，SNR>100dB，並連接至2瓦的電源驅動模組。當選擇PWM取樣率M為500Khz時，則M=500/20=25。依據前述，N可以決定為：SNR=6.02N+20log(M)-11.18dB，得到的結果N>13.92，而決定N為14。

步驟1002係選擇能夠通過電源驅動模組而不會減小的最小脈衝寬度T_P，依據以上例子，因為通常最小脈衝寬度較佳實施範例為大於30ns，因此T_P被選擇為31.25ns。

步驟1003係為決定一最小時間解析度T_R為：

步驟1004是對於被量化為N位元呈現之輸入信號S決定振幅解析度位元數K，該被量化為N位元呈現之輸入信號S包含一位元的符號，J位元的MSB部分，以及K位元的LSB部分，其中N=J+K，，T_R是輸入信號S的最小時間解析度。依據上述的例子，位元，因此，J=14-8=6。

步驟1005係輸出指定脈衝寬度的振幅脈衝電壓VDP、VDN。舉例來說，脈衝可以具有藉由使用圖八之編碼方法。

圖十一A、圖十一B所示為本揭露之aPWM之編碼方式的訊號波形圖與台灣專利I501564所揭露的差動式內插脈衝寬度調變(iPWM)之編碼方式的訊號波形圖之差異。其中，iPWM編碼方式中的AP及AN訊號波形易受電路製程與接線影響，因此對電路製程與接線技術要求較高；相對之下，本揭露則不受電路製程與接線影響，可產生高訊噪比，穩定度高。

綜上所述，本揭露之實施範例之一種差動式脈衝振幅波寬度調變數位類比轉換裝置及其輸出信號的編碼方法，可產生高訊噪比，以及對於該aPWM-DAC之輸出編碼形成基於電壓域及時域定義的差動信號。

以上所述者僅為依據本揭露的實施範例，當不能依此限定本揭露實施之範圍。即大凡發明申請專利範圍所作之均等變化與修飾，皆應仍屬本揭露專利涵蓋之範圍。

310‧‧‧差動式脈衝振幅波寬度調變模組

320‧‧‧電源驅動模組

330‧‧‧濾波器

340‧‧‧終端負載

Claims

一種差動式脈衝振幅波寬度數位類比轉換裝置(aPWM-DAC)，包含：一差動式脈衝振幅波寬度調變(aPWM)模組，該aPWM模組接收一數位音訊輸入端輸入的輸入信號產生差動脈衝；一電源驅動模組，連接於該差動式脈衝振幅波寬度調變(aPWM)模組，以及一濾波器，連接於該電源驅動模組與一終端負載之間，將來自該電源驅動模組所提供能量移除不要的諧波信號而重新建構成一類比信號輸出至該終端負載；其中，該差動式脈衝振幅波寬度調變模組更包含：一脈衝寬度調變產生器，接收該輸入信號轉換為一個時域寬度脈衝的級數；一振幅調變單元，接收該輸入信號以增加脈衝寬度的時域解析度，並產生選擇訊號SX、SY；以及一差動脈衝產生器，該差動脈衝產生器係連接於該脈衝寬度調變產生器，以接收來自該脈衝寬度調變產生器的該時域寬度脈衝的級數及一正負符號，並將其轉為電壓域及時域定義的差動形式，輸出脈衝DN、DP；其中，該電源驅動模組更包括：一脈衝振幅選擇器，連接至一電源，另接收來自該振幅調變單元的該選擇訊號SX、SY，以決定該電源的輸出脈衝波之振幅強度；以及兩個功率級，分別連接至該脈衝振幅選擇器並接收該輸出脈衝波，另接收來自該差動脈衝產生器輸出的該脈衝DN、及該脈衝DP，以輸出一脈衝電壓VDN、及一脈衝電壓VDP。
如專利申請範圍第1項所述之差動式脈衝振幅波寬度數位類比轉換裝置，其中，該差動式脈衝振幅波寬度調變模組使用一編碼方法來決定一被量化為N位元呈現之輸入信號S的一位元數值K，該被量化為N位元呈現之輸入信號S包含一位元的符號，J位元的一最大有效位元部分，以及K位元的一最小有效位元部分，其中N=J+K，，T_P是能夠通過該電源驅動器而不會減小的一最小脈衝寬度，而T_R是該被量化為N位元呈現之輸入信號S的一最小時間解析度，當該差動式脈衝振幅波寬度調變模組輸出一脈衝電壓VDP及一脈衝電壓VDN，而該被量化為N位元呈現之輸入信號S的範圍是-(2^N-1)至(2^N-1)，該編碼方法所得到的輸出Vo被定義為Vo=VDP-VDN，從而對於任何該被量化為N位元呈現之輸入信號S值，Vo=S*T_R*Vcc，其中Vcc為該電源之電壓。
如專利申請範圍第2項所述之差動式脈衝振幅波寬度數位類比轉換裝置，其中在該編碼方法中該輸入信號S與所輸出的該選擇訊號SX、SY的編碼均為二進位，並且：當S<2^K，且S>0時，則SY=S，SX=1111…1，其中，SX的位元數為K；當S<2^K，且S<=0時，則SX=S，SY=1111…1，其中，SY的位元數為K；當S>=2^K時，則SX=1111…1，SY=1111…1，其中，SX與SY的位元數均為K。
如專利申請範圍第2項所述之差動式脈衝振幅波寬度數位類比轉換裝置，其中，最小時間解析度T_R時之輸出電壓為(T_R/T_P)*Vcc，其中Vcc為該電源之電壓。
一種差動式脈衝振幅波寬度調變數位類比轉換裝置之訊號輸出的編碼方法，包括：選擇一脈衝寬度調變(PWM)取樣率M以決定所需之N位元的數目；選擇能夠通過一電源驅動模組而不會減小的一最小脈衝寬度T_P；決定一最小時間解析度T_R；對於被量化為N位元呈現之輸入信號S決定振幅解析度位元數K，該被量化為N位元呈現之輸入信號S包含一位元的符號，J位元的最大有效位元(MSB)部分，以及K位元的最小有效位元(LSB)部分，其中N=J+K，，T_R是輸入信號S的最小時間解析度；以及輸出指定脈衝寬度的一脈衝電壓VDN、及一脈衝電壓VDP；其中，而該被量化為N位元呈現之輸入信號S的範圍是-(2^N-1)至(2^N-1)，該編碼方法所得到的輸出Vo被定義為Vo=VDP-VDN，其中，該輸入信號S與所輸出的選擇訊號SX、SY的編碼均為二進位，並且：當S<2^K，且S>0時，則SY=S，SX=1111…1，其中，SX的位元數為K；當S<2^K，且S<=0時，則SX=S，SY=1111…1，其中，SY的位元數為K；當S>=2^K時，則SX=1111…1，SY=1111…1，其中，SX與SY的位元數均為K。
如專利申請範圍第5項所述之差動式脈衝振幅波寬度調變數位類比轉換裝置之訊號輸出的編碼方法，其中，最小時間解析度T_R時之輸出電壓為(T_R/T_P)*Vcc，其中Vcc為一電源之電壓。