JPS6030453B2 - デイジタル−アナログ変換器 - Google Patents
デイジタル−アナログ変換器Info
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- JPS6030453B2 JPS6030453B2 JP54136412A JP13641279A JPS6030453B2 JP S6030453 B2 JPS6030453 B2 JP S6030453B2 JP 54136412 A JP54136412 A JP 54136412A JP 13641279 A JP13641279 A JP 13641279A JP S6030453 B2 JPS6030453 B2 JP S6030453B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はビデオディスク、ビデオテープなどにおけるＰ
ＣＭ録音・再生装置に用いられるディジタルーアナログ
変換器（以下ＤＡＣと呼ぶ。
ＣＭ録音・再生装置に用いられるディジタルーアナログ
変換器（以下ＤＡＣと呼ぶ。
）に関し、特に集積回路（ＩＣ）化に適した補正回路付
ＤＡＣの回路構成に関する。従来、ＤＡＣの非線形特性
を、線形性の良いランプ関数を線形基準として補正する
方法が知られている。
ＤＡＣの回路構成に関する。従来、ＤＡＣの非線形特性
を、線形性の良いランプ関数を線形基準として補正する
方法が知られている。
その方法では、線形誤差の大きい上位ビットについてＤ
Ａ変換手段の誤差量の検出が実行され、上位ビットをア
ドレスとして、各アドレスに対する誤差量をＲＡＭ（Ｒ
ａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏび・・・・・・等速
議出し記憶装置）に記憶することにより完了し、ＤＡＣ
として使用する場合には上言己誤差量を読み出し、これ
を入力データにディジタル的あるいはアナログ的に加算
することにより上記誤差量を補正したアナログ出力を得
るものである。その原理を第１図に示し、第２図に説明
のタイミング図を示した。誤差量検出モード信号ＣＭに
より、ランプ関数発生器８からランプ関数が発生される
。
Ａ変換手段の誤差量の検出が実行され、上位ビットをア
ドレスとして、各アドレスに対する誤差量をＲＡＭ（Ｒ
ａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏび・・・・・・等速
議出し記憶装置）に記憶することにより完了し、ＤＡＣ
として使用する場合には上言己誤差量を読み出し、これ
を入力データにディジタル的あるいはアナログ的に加算
することにより上記誤差量を補正したアナログ出力を得
るものである。その原理を第１図に示し、第２図に説明
のタイミング図を示した。誤差量検出モード信号ＣＭに
より、ランプ関数発生器８からランプ関数が発生される
。
このとき選択回路７はディジタル入力の上位ビット群Ｕ
Ｂ、カウンタ６の出力のうちカウンタ６の出力を選択し
、またディジタル入力の下位ビット群ＬＢおよびＲＡＭ
５の出力は０・・・・・・０に説定しておく。このため
、初めはＤＡＣＩの入力は“０・・・・・・０”であり
、出力はオフセット分のｅｏＶである。ランプ関数が時
刻ｔこＷこおいてｅｏＶを越えるとコンパレータ２が動
作し、ＳＲフリップフロップ３をセットし、クロック発
生器９からのクロックによりカウンタ４のカウンタを開
始すると同時に、上位４ビットを補正しようとする場合
にはＲＡＭ５の“０００び番地にカウンタ４の内容（こ
の場合“０・・・・・・０”）を書き込む。同時にカウ
ンタ６を１だけカウントアップする。さらに、ランプ関
数が時刻ｔ＝ｔ．において入力データ“０００１０・・
・…０”に対する出力電圧ｅ，Ｖを越えると、再びコン
パレータ２が動作し、ＲＡＰ５の“０００ｒ番地に、カ
ウンタ４の内容を書き込む。このカウンタ４の内容がＤ
ＡＣ入力“０００１・…・・”に対する誤差量（ただし
この値をそのまま補正に用いるので補正量と呼ぶことも
できる）となる。以下同様にして、“００１０……”か
ら“１１１１……”に対するカゥンタ４の内容をＲＡＭ
５のそれぞれの番地に書き込み、誤差量の記憶が完了す
る。以上のようにこの方式は、誤差量を検出して記憶す
る期間を設けてＤＡＣの上位ビット群ＵＢ、例えば００
００・・・・・・から１１１１・・・…に対応する補正
量をランプ関数により求めるため１回の補正に数１０の
ｓｅｃ〜数１００ｍｓｅｃの時間を要する。
Ｂ、カウンタ６の出力のうちカウンタ６の出力を選択し
、またディジタル入力の下位ビット群ＬＢおよびＲＡＭ
５の出力は０・・・・・・０に説定しておく。このため
、初めはＤＡＣＩの入力は“０・・・・・・０”であり
、出力はオフセット分のｅｏＶである。ランプ関数が時
刻ｔこＷこおいてｅｏＶを越えるとコンパレータ２が動
作し、ＳＲフリップフロップ３をセットし、クロック発
生器９からのクロックによりカウンタ４のカウンタを開
始すると同時に、上位４ビットを補正しようとする場合
にはＲＡＭ５の“０００び番地にカウンタ４の内容（こ
の場合“０・・・・・・０”）を書き込む。同時にカウ
ンタ６を１だけカウントアップする。さらに、ランプ関
数が時刻ｔ＝ｔ．において入力データ“０００１０・・
・…０”に対する出力電圧ｅ，Ｖを越えると、再びコン
パレータ２が動作し、ＲＡＰ５の“０００ｒ番地に、カ
ウンタ４の内容を書き込む。このカウンタ４の内容がＤ
ＡＣ入力“０００１・…・・”に対する誤差量（ただし
この値をそのまま補正に用いるので補正量と呼ぶことも
できる）となる。以下同様にして、“００１０……”か
ら“１１１１……”に対するカゥンタ４の内容をＲＡＭ
５のそれぞれの番地に書き込み、誤差量の記憶が完了す
る。以上のようにこの方式は、誤差量を検出して記憶す
る期間を設けてＤＡＣの上位ビット群ＵＢ、例えば００
００・・・・・・から１１１１・・・…に対応する補正
量をランプ関数により求めるため１回の補正に数１０の
ｓｅｃ〜数１００ｍｓｅｃの時間を要する。
したがって、この期間はＤＡＣとして動作させることが
できなくなり、例えば温度変化が大きく頻繁に誤差量の
検出を行なう必要がある場合には、ＤＡＣの連続使用が
できないという問題がある。本発明は上記のような問題
点を解決するためなされたものであり、見掛け上誤差量
の検出、記憶のための期間をなくしたものである。
できなくなり、例えば温度変化が大きく頻繁に誤差量の
検出を行なう必要がある場合には、ＤＡＣの連続使用が
できないという問題がある。本発明は上記のような問題
点を解決するためなされたものであり、見掛け上誤差量
の検出、記憶のための期間をなくしたものである。
以下、本発明を実施例により詳細に説明する。第３図は
本発明の第１の実施例で同図中７１〜７４は切換スイッ
チであり、クロック発生回路９によるクロックＣＬＫの
レベルによって切換えられる。
本発明の第１の実施例で同図中７１〜７４は切換スイッ
チであり、クロック発生回路９によるクロックＣＬＫの
レベルによって切換えられる。
そのタイムチャートを第４図に示すが、第４図ａのクロ
ツクＣＬＫの“１”レベルでＤＡＣとして作動し、“０
”レベルで誤差量の検出が複数回にわけて時分割に行な
われる。まずクロツクＣＬＫの“１”レベルではスイッ
チ７ １はデイジタル入力の上位ビット群ＬＢに、スイ
ッチ７２はディジタル入力の下位ビット群ＬＢに、また
スイッチ７３はＲＡＭ５の出力すなわち補正量に接続さ
れる。ＤＡＣＩによりＤＡ変換された出力（第４図ｂ）
はスイッチ７４により出力側のサンプルホールド回路１
１に接続される。このとき、サンプルホールド用クロツ
クＳ／ＨＣＬＫ−１によりＤＡＣＩが整定（ディジタル
データ・が入力してからアナログ出力が所定の値に達す
る。）した後でサンプルされる（第４図ｃ）。次にＣＬ
Ｋの半周期すなわち“０”レベルではサンプルホ−ルド
回路１ １はホールドモードとなっており、ＤＡＣＩの
出力をホールドする。サンプルホールドされた信号を第
４図ｃに示し、Ｓ／ＨＣＬＫ−１を第４図ｄに示す。一
方スイッチ７１はカウンタ６の出力に、スイッチ７２，
７３はそれぞれ“０”レベルに接続され、このときのＤ
ＡＣＩの出力はスイッチ７４によりサンプルホールド回
路１２に接続され、このサンプルホールド回路１ ２は
ＤＡＣＩの整定後サンプルモードとなる。このサンプル
ホ−ルド回路１２は次のＣＬＫの半周期すなわち“１”
レベルの間、誤差量検出期間におけるＤＡＣＩの出力を
ホールドする。サンプルホールドされた信号を第４図ｅ
に示し、Ｓ／ＨＣＬＫ−２を第４図ｆに示す。回路１２
の出力ＳＨＺはランプ関数ＬＰと比較器２により比較さ
れ（第４図ｇ）、ＬＰがＳＨＺを越えたとき、比較器の
“１”出力（第４図ｈ）によりカウンタ４の内容をラッ
チ５１にラッチする。そして次の誤差量検出期間になっ
たところでラッチ５１の内容を第４図ｉの書きこみ信号
Ｒ／ＷによりＲＡＭ５に書き込むと同時にカウンタ６を
１だけカウントアップする。比較器２の出力が“１”で
、かつＣＬＫが“１”になるため、ゲート３１が開かれ
、記憶装置の読み出し／書きこみを指定する信号Ｒ／Ｗ
が書き込みを指定する極性（例えばＲ／Ｗ＝“１”）に
なるタイミングで書きこみがおこなわれる。このラッチ
５１は、ＤＡＣとして作動している期間すなわちＣＬＫ
の“１”レベルの期間でＲＡＭ５の内容を書き換えるわ
けにはいかないため、次の誤差量検出期間が開始すると
きまでカウンタ４の内容を保持するためのものである。
しかし、カウンタ４がＣＬＫの立ち上りでカウントアッ
プされるようにしておけばラッチ５１は省略できる。ゆ
えに、初めだけランプ関数発生回路８の出力がＳＨＺを
越えたところでＲ−Ｓフリツプフロツプ３をセットし、
カウンタ４のカウントを開始させるが、上位ビット群Ｕ
Ｂ（例えば４ビットとする）について“０００びから“
１１１１”までこのような動作が繰りかえされ、カウン
タ６が“１１１１”になったところで補正は完了する。
ここでカウンタ６および４はクリアされ、ランプ関数発
生回路８もクリアされ、再度ランプ関数を発生させれば
、常時誤差量の検出が行なわれることになる。次に本発
明の第２の実施例を第５図に示し、そのタイムチャート
を第６図に示す。
ツクＣＬＫの“１”レベルでＤＡＣとして作動し、“０
”レベルで誤差量の検出が複数回にわけて時分割に行な
われる。まずクロツクＣＬＫの“１”レベルではスイッ
チ７ １はデイジタル入力の上位ビット群ＬＢに、スイ
ッチ７２はディジタル入力の下位ビット群ＬＢに、また
スイッチ７３はＲＡＭ５の出力すなわち補正量に接続さ
れる。ＤＡＣＩによりＤＡ変換された出力（第４図ｂ）
はスイッチ７４により出力側のサンプルホールド回路１
１に接続される。このとき、サンプルホールド用クロツ
クＳ／ＨＣＬＫ−１によりＤＡＣＩが整定（ディジタル
データ・が入力してからアナログ出力が所定の値に達す
る。）した後でサンプルされる（第４図ｃ）。次にＣＬ
Ｋの半周期すなわち“０”レベルではサンプルホ−ルド
回路１ １はホールドモードとなっており、ＤＡＣＩの
出力をホールドする。サンプルホールドされた信号を第
４図ｃに示し、Ｓ／ＨＣＬＫ−１を第４図ｄに示す。一
方スイッチ７１はカウンタ６の出力に、スイッチ７２，
７３はそれぞれ“０”レベルに接続され、このときのＤ
ＡＣＩの出力はスイッチ７４によりサンプルホールド回
路１２に接続され、このサンプルホールド回路１ ２は
ＤＡＣＩの整定後サンプルモードとなる。このサンプル
ホ−ルド回路１２は次のＣＬＫの半周期すなわち“１”
レベルの間、誤差量検出期間におけるＤＡＣＩの出力を
ホールドする。サンプルホールドされた信号を第４図ｅ
に示し、Ｓ／ＨＣＬＫ−２を第４図ｆに示す。回路１２
の出力ＳＨＺはランプ関数ＬＰと比較器２により比較さ
れ（第４図ｇ）、ＬＰがＳＨＺを越えたとき、比較器の
“１”出力（第４図ｈ）によりカウンタ４の内容をラッ
チ５１にラッチする。そして次の誤差量検出期間になっ
たところでラッチ５１の内容を第４図ｉの書きこみ信号
Ｒ／ＷによりＲＡＭ５に書き込むと同時にカウンタ６を
１だけカウントアップする。比較器２の出力が“１”で
、かつＣＬＫが“１”になるため、ゲート３１が開かれ
、記憶装置の読み出し／書きこみを指定する信号Ｒ／Ｗ
が書き込みを指定する極性（例えばＲ／Ｗ＝“１”）に
なるタイミングで書きこみがおこなわれる。このラッチ
５１は、ＤＡＣとして作動している期間すなわちＣＬＫ
の“１”レベルの期間でＲＡＭ５の内容を書き換えるわ
けにはいかないため、次の誤差量検出期間が開始すると
きまでカウンタ４の内容を保持するためのものである。
しかし、カウンタ４がＣＬＫの立ち上りでカウントアッ
プされるようにしておけばラッチ５１は省略できる。ゆ
えに、初めだけランプ関数発生回路８の出力がＳＨＺを
越えたところでＲ−Ｓフリツプフロツプ３をセットし、
カウンタ４のカウントを開始させるが、上位ビット群Ｕ
Ｂ（例えば４ビットとする）について“０００びから“
１１１１”までこのような動作が繰りかえされ、カウン
タ６が“１１１１”になったところで補正は完了する。
ここでカウンタ６および４はクリアされ、ランプ関数発
生回路８もクリアされ、再度ランプ関数を発生させれば
、常時誤差量の検出が行なわれることになる。次に本発
明の第２の実施例を第５図に示し、そのタイムチャート
を第６図に示す。
これは、誤差量検出回路にサンプルホールド回路を用い
ない例である。同図中７１，７２，７３，７４は第３図
で示したスイッチである。ＤＡＣとして動作している期
間すなわち、第６図ａのクロツクＣＬＫがレベル“１”
の間の振舞いは第１の実施例と同じである。誤差量検出
期間すなわちクロックＣＬＫがレベル“０”のとき、ス
イッチ７１はカウンタ６の出力を選択し、それに対する
ＤＡＣＩの出力はスイッチ７４により比較器２に入力さ
れ、第６図ｂのごとくランプ関数８の出力ＬＰと比較さ
れるが、第１の実施例と異なり、誤差量検出期間におけ
るサンプルホールド回路が無いためにＤＡＣとして動作
している期間および補正期間のいずれにおいてもＤＡＣ
Ｉの出力が整定するまでの期間は比較器２の出力は不確
定となる。そこで、誤差量検出期間でかつＤＡＣＩの出
力が整定した後における比較器２の出力（第６図ｃ）を
みるようにしなければならない。そこで、ゲート３２を
用いて、整定した時だけ第６図ｄのゲート入力信号ＧＩ
によりゲートを開いて比較器２の出力を通過させるよう
にすれば、ランプ関数がＤＡＣＩの出力を越えたときの
み第６図ｅのようなゲート出力信号ＧＯを得ることがで
きる。この信号を用いて、カウンタ６のカウントアップ
およびカウンタ４の内容のＲＡＭ５への書き込みを行な
えば、第１の実施例と同様に補正を行なうことができる
。ここでゲート３２をＤＡＣＩの整定期間中開くゲート
入力信号ＧＩはゲ−ト入力信号発生器９川こより発生さ
せるが、同図においてはワンショツト９１を用いた例を
示してある。以上のように第１および第２の実施例にお
いては１クロック中にＤＡＣとして動作させる期間と誤
差量を検出する期間を設けているため、ＤＡＣの実効的
な整定時間は従来の２倍となる。
ない例である。同図中７１，７２，７３，７４は第３図
で示したスイッチである。ＤＡＣとして動作している期
間すなわち、第６図ａのクロツクＣＬＫがレベル“１”
の間の振舞いは第１の実施例と同じである。誤差量検出
期間すなわちクロックＣＬＫがレベル“０”のとき、ス
イッチ７１はカウンタ６の出力を選択し、それに対する
ＤＡＣＩの出力はスイッチ７４により比較器２に入力さ
れ、第６図ｂのごとくランプ関数８の出力ＬＰと比較さ
れるが、第１の実施例と異なり、誤差量検出期間におけ
るサンプルホールド回路が無いためにＤＡＣとして動作
している期間および補正期間のいずれにおいてもＤＡＣ
Ｉの出力が整定するまでの期間は比較器２の出力は不確
定となる。そこで、誤差量検出期間でかつＤＡＣＩの出
力が整定した後における比較器２の出力（第６図ｃ）を
みるようにしなければならない。そこで、ゲート３２を
用いて、整定した時だけ第６図ｄのゲート入力信号ＧＩ
によりゲートを開いて比較器２の出力を通過させるよう
にすれば、ランプ関数がＤＡＣＩの出力を越えたときの
み第６図ｅのようなゲート出力信号ＧＯを得ることがで
きる。この信号を用いて、カウンタ６のカウントアップ
およびカウンタ４の内容のＲＡＭ５への書き込みを行な
えば、第１の実施例と同様に補正を行なうことができる
。ここでゲート３２をＤＡＣＩの整定期間中開くゲート
入力信号ＧＩはゲ−ト入力信号発生器９川こより発生さ
せるが、同図においてはワンショツト９１を用いた例を
示してある。以上のように第１および第２の実施例にお
いては１クロック中にＤＡＣとして動作させる期間と誤
差量を検出する期間を設けているため、ＤＡＣの実効的
な整定時間は従来の２倍となる。
また、クロックの周期は、ＤＡＣ１の整定時間と１クロ
ック中でのランプ関数の変化とからその範囲が決まるが
、例えば、ＤＡ変換器の整定時間を５仏ｓｅｃとすると
、クロツクの周期は１０仏ｓｅｃとなる。このクロック
１周期中におけるランプ関数の変化を１／４ＳＢとし、
１６ビットのＤＡＣとして用いる場合、ランプ関数の１
回の補正に要する時間は〆６×２×１０×１０‐６ニ１
．＄ｅｃとなり、この程度の時間にわたって直線性の良
いランプ関数を得ることは十分に可能である。また、上
記実施例においては、１ディジタル入力に対して、ＤＡ
Ｃとして用いる期間と補正を行なう期間とを交互に設け
る例を示したが、ｎ個のディジタル入力を切り換えて用
いるような場合には、第７図に示すごとく、ｎ個のディ
ジタル入力Ｄ，，Ｄ２，……Ｄｎがｎ個のクロツクパル
スの各“１”状態において順次ＤＡ変換され、ｎ個のデ
ィジタル入力を切り換える１周期ｎｎの間ホールドこれ
、ｎ＋１番目のクロック“１”状態におけるパルスＣＰ
，により補正がおこなわれる。
ック中でのランプ関数の変化とからその範囲が決まるが
、例えば、ＤＡ変換器の整定時間を５仏ｓｅｃとすると
、クロツクの周期は１０仏ｓｅｃとなる。このクロック
１周期中におけるランプ関数の変化を１／４ＳＢとし、
１６ビットのＤＡＣとして用いる場合、ランプ関数の１
回の補正に要する時間は〆６×２×１０×１０‐６ニ１
．＄ｅｃとなり、この程度の時間にわたって直線性の良
いランプ関数を得ることは十分に可能である。また、上
記実施例においては、１ディジタル入力に対して、ＤＡ
Ｃとして用いる期間と補正を行なう期間とを交互に設け
る例を示したが、ｎ個のディジタル入力を切り換えて用
いるような場合には、第７図に示すごとく、ｎ個のディ
ジタル入力Ｄ，，Ｄ２，……Ｄｎがｎ個のクロツクパル
スの各“１”状態において順次ＤＡ変換され、ｎ個のデ
ィジタル入力を切り換える１周期ｎｎの間ホールドこれ
、ｎ＋１番目のクロック“１”状態におけるパルスＣＰ
，により補正がおこなわれる。
この場合、上記の条件におけるランプ関数の１回の補正
に要する時間はおよそ１．３×（ｎ＋１）ＳｅＣとなる
。
に要する時間はおよそ１．３×（ｎ＋１）ＳｅＣとなる
。
したがって、およそ１．３×（ｎ＋１）ｓｅｃ以上の期
間にわたってすぐれた直線性を有するランプ関数を実現
させるか、ランプ関数の直線性が保障される期間に合わ
せてＤＡＣの整定時間を短縮させることが必要になる。
間にわたってすぐれた直線性を有するランプ関数を実現
させるか、ランプ関数の直線性が保障される期間に合わ
せてＤＡＣの整定時間を短縮させることが必要になる。
なお、（ｎ＋１）個のクロックパルス毎に１回の補正を
おこなわせるためには、第３図、第５図における選択回
路７１にはｎ個のディジタル入力の上位ビット群（ＵＢ
，，ＵＢ２，・・・・・・ＵＫ）とカウンタ６の内容と
が入力され、選択回路７２にはディジタル入力の下位ビ
ット群（ＬＢ，ＬＢ２，・・・・・・ＬＢｎ）と定数値
（例えば“０”）とが入力されるようにし、第３図、第
５図における分配回路７４の出力側には各ディジタル入
力に対応させてサンプルホールド回路１１をｎ個用意し
ておき、ＤＡＣＩの入力データを指定する選択回路の功
襖スイッチと、ＤＡＣＩの出力をｎ個のサンプルホール
ド回路１１と比較器２の一方の入力側に順次入力させる
分配回路の切襖スイッチとをタイミング発生回路１００
の出力信号ＳＣＬＫにより順次切換えればよい。この場
合のＳＣＬＫは第７図のＳＣＬＫ（ａ）で示され、タイ
ミング発生回路１０川こ含まれるクロツクパルス発生回
路の出力ＣＬＫをそのまま用いればよい。
おこなわせるためには、第３図、第５図における選択回
路７１にはｎ個のディジタル入力の上位ビット群（ＵＢ
，，ＵＢ２，・・・・・・ＵＫ）とカウンタ６の内容と
が入力され、選択回路７２にはディジタル入力の下位ビ
ット群（ＬＢ，ＬＢ２，・・・・・・ＬＢｎ）と定数値
（例えば“０”）とが入力されるようにし、第３図、第
５図における分配回路７４の出力側には各ディジタル入
力に対応させてサンプルホールド回路１１をｎ個用意し
ておき、ＤＡＣＩの入力データを指定する選択回路の功
襖スイッチと、ＤＡＣＩの出力をｎ個のサンプルホール
ド回路１１と比較器２の一方の入力側に順次入力させる
分配回路の切襖スイッチとをタイミング発生回路１００
の出力信号ＳＣＬＫにより順次切換えればよい。この場
合のＳＣＬＫは第７図のＳＣＬＫ（ａ）で示され、タイ
ミング発生回路１０川こ含まれるクロツクパルス発生回
路の出力ＣＬＫをそのまま用いればよい。
誤差量検出回路に第３図のごとくサンプルホールド回路
１２を用いない第５図の場合には、第５図に示されたア
ンドゲート３２の一方の入力信号ＧＩのかわりに第７図
のＣＰ．を用いればよい。
１２を用いない第５図の場合には、第５図に示されたア
ンドゲート３２の一方の入力信号ＧＩのかわりに第７図
のＣＰ．を用いればよい。
また、ｎ番目のクロック“０”レベルにおいて誤差量の
検出をおこない、ｎ個のクロックパルス毎に１回の誤差
量の検出をおこなわせることも可能で、この場合には、
ｎ番目のクロツクパルスの“０”レベル期間に発生し、
かつクロックパルスの“０”レベル期間以下のパルス中
を有する第７図のＣＰ２により、前記カウンタ６の内容
と所定の定数をＤＡＣＩの入力データとして選択し、Ｄ
ＡＣＩの出力が比較器２の一方の入力に相当する信号に
なるように切換スイッチを動作させればよく、このため
に前記切換信号ＳＣＬＫとしては、第７図のＳＣＬＫ（
ｂ）を用いればよい。これは、（ＣＬＫ＋ＣＰ２）とし
て得られる。また、第５図の場合、ＧＩの代わりにＣＰ
２を用いればよい。さらに、ｎ個のディジタル入力を順
次切り換えるｎ個のクロックパルスの“０”状態毎に補
正をおこなわせることも可能で、この場合には、各クロ
ックパルスの“０”レベル毎に発生し、かつクロックパ
ルスの“０”レベル期間以下のパルス中を有する第７図
のＣＰ３により、前記カウンタ６の内容と所定の定数を
ＤＡＣ１の入力データに指定し、ＤＡＣＩの出力が比較
器２の一方の入力になるように切換スイッチを動作させ
ればよく、このために前記切換信号ＳＣＬＫとしては、
第７図のＳＣＬＫ（ｃ）を用いればよい。
検出をおこない、ｎ個のクロックパルス毎に１回の誤差
量の検出をおこなわせることも可能で、この場合には、
ｎ番目のクロツクパルスの“０”レベル期間に発生し、
かつクロックパルスの“０”レベル期間以下のパルス中
を有する第７図のＣＰ２により、前記カウンタ６の内容
と所定の定数をＤＡＣＩの入力データとして選択し、Ｄ
ＡＣＩの出力が比較器２の一方の入力に相当する信号に
なるように切換スイッチを動作させればよく、このため
に前記切換信号ＳＣＬＫとしては、第７図のＳＣＬＫ（
ｂ）を用いればよい。これは、（ＣＬＫ＋ＣＰ２）とし
て得られる。また、第５図の場合、ＧＩの代わりにＣＰ
２を用いればよい。さらに、ｎ個のディジタル入力を順
次切り換えるｎ個のクロックパルスの“０”状態毎に補
正をおこなわせることも可能で、この場合には、各クロ
ックパルスの“０”レベル毎に発生し、かつクロックパ
ルスの“０”レベル期間以下のパルス中を有する第７図
のＣＰ３により、前記カウンタ６の内容と所定の定数を
ＤＡＣ１の入力データに指定し、ＤＡＣＩの出力が比較
器２の一方の入力になるように切換スイッチを動作させ
ればよく、このために前記切換信号ＳＣＬＫとしては、
第７図のＳＣＬＫ（ｃ）を用いればよい。
これは（ＣＬＫ＋ＣＰ３）として得られる。ＳＣＬＫ（
ｃ）のかわりにＣＬＫのみを用いることも可能で、この
場合には、ＤＡＣＩのｎ個の入力データと、これに対応
したＤＡＣＩの出力を格納するｎ個のサンプルホールド
回路とを、ＣＬＫの“１”状態毎に順次切換え・選択し
、ＣＬＫの“０”状態毎に前記カウンタ６の内容と所定
の定数をＤＡＣＩの入力データになるよう選択し、これ
に対応したＤＡＣＩの出力が比較器２の一方の入力に相
当する信号になるように切換スイッチを動作させればよ
い。
ｃ）のかわりにＣＬＫのみを用いることも可能で、この
場合には、ＤＡＣＩのｎ個の入力データと、これに対応
したＤＡＣＩの出力を格納するｎ個のサンプルホールド
回路とを、ＣＬＫの“１”状態毎に順次切換え・選択し
、ＣＬＫの“０”状態毎に前記カウンタ６の内容と所定
の定数をＤＡＣＩの入力データになるよう選択し、これ
に対応したＤＡＣＩの出力が比較器２の一方の入力に相
当する信号になるように切換スイッチを動作させればよ
い。
また、第５図の場合、ゲート入力信号発生器９０の出力
がＣＰ３に相当するのでこれをそのまま用いればよい。
がＣＰ３に相当するのでこれをそのまま用いればよい。
上記のＣＰ，〜ＣＰ３はいずれもタイミング発生回路１
０川こより作られる。上記の２つの実施例は、ＤＡＣと
して用いるクロックと、誤差量検出のクロックとは完全
に同期している場合を示したが、ＤＡＣに要求される変
換時間がＤＡＣの整定時間に比較して十分おそい場合に
は非同期でも良い。
０川こより作られる。上記の２つの実施例は、ＤＡＣと
して用いるクロックと、誤差量検出のクロックとは完全
に同期している場合を示したが、ＤＡＣに要求される変
換時間がＤＡＣの整定時間に比較して十分おそい場合に
は非同期でも良い。
その実施例を第８図に、またタイムチャートを第９図に
示す。すなわち、通常は補正モードにありクロック発生
回路９により発生するクロックＣＬＫ（第８図ｃ）によ
り、ＣＬＫの“０”レベルにおいて逐次誤差量険出が行
なわれている。外部の系よりＤＡＣとして用いるための
クロツクＣＬＫ−○（第８図ａ）が入力すると、タイミ
ング発生回路１００‘こよりＤＡＣとして用いる期間を
設定する信号として、ＣＬＫ−０に同期した、ＤＡＣの
整定時間程度のパルスＰＳ（第９図ｂ）を発生し、パル
スＰＳによりスイッチ７１，７２，７３はデイジクル入
力およびＲＡＭ出力の側に接続され、スイッチ７４は出
力○／Ｐ側に接続される。このＰＳの“１”になってい
る期間ＬにＤＡＣとして作動するが、その他の期間ＴＲ
は、サンプルホールド回路１１によりＤＡＣ出力が保持
されている。このＤＡＣとして用いる期間証ｏを内部の
クロツクＣＬＫの１周期Ｔより小さくして（ＬミＴ）、
ＣＬＫの“１”状態における１部分でＤＡＣとして動作
させ、その周期におけるＣＬＫの“０”状態においても
補正をおこなうようにすれば補正に誤差を与えずにＤＡ
Ｃとして連続使用ができる。この実施例においても第３
図のように、誤差量検出回路系にサンプルホールド回路
１２をおいても良く、動作は第１の実施例と同様である
。なお、本発明による手法は誤差量検出モ−ド‘こおい
てディジタル入力信号をＤＡ変換して得られたアナログ
信号を高精度のＡＤ変換器により再びディジタル信号に
もどし、これとはじめのディジタル入力信号との差分を
求め、求められた差分をＤＡＣの誤差として記憶装置に
格納しておき、ＤＡ変換モードーこおいて、ディジタル
入力信号または該ディジタル入力信号をＤＡ変換したア
ナログ信号に、それぞれ上註記億装置に格納されたディ
ジタル誤差量または該ディジタル誤差量をＤＡ変換した
アナログ信号を加算することによりＤＡ変換にともなう
誤差の補正をおこなう方法にも適用できることはいうま
でもない。以上述べたように、本発明によればＤＡＣと
して用いる期間と誤差量の検出をおこなう期間とを交互
に設けることにより、見かけ上補正期間を無視すること
ができ、その実用的価値はきわめて大きい。
示す。すなわち、通常は補正モードにありクロック発生
回路９により発生するクロックＣＬＫ（第８図ｃ）によ
り、ＣＬＫの“０”レベルにおいて逐次誤差量険出が行
なわれている。外部の系よりＤＡＣとして用いるための
クロツクＣＬＫ−○（第８図ａ）が入力すると、タイミ
ング発生回路１００‘こよりＤＡＣとして用いる期間を
設定する信号として、ＣＬＫ−０に同期した、ＤＡＣの
整定時間程度のパルスＰＳ（第９図ｂ）を発生し、パル
スＰＳによりスイッチ７１，７２，７３はデイジクル入
力およびＲＡＭ出力の側に接続され、スイッチ７４は出
力○／Ｐ側に接続される。このＰＳの“１”になってい
る期間ＬにＤＡＣとして作動するが、その他の期間ＴＲ
は、サンプルホールド回路１１によりＤＡＣ出力が保持
されている。このＤＡＣとして用いる期間証ｏを内部の
クロツクＣＬＫの１周期Ｔより小さくして（ＬミＴ）、
ＣＬＫの“１”状態における１部分でＤＡＣとして動作
させ、その周期におけるＣＬＫの“０”状態においても
補正をおこなうようにすれば補正に誤差を与えずにＤＡ
Ｃとして連続使用ができる。この実施例においても第３
図のように、誤差量検出回路系にサンプルホールド回路
１２をおいても良く、動作は第１の実施例と同様である
。なお、本発明による手法は誤差量検出モ−ド‘こおい
てディジタル入力信号をＤＡ変換して得られたアナログ
信号を高精度のＡＤ変換器により再びディジタル信号に
もどし、これとはじめのディジタル入力信号との差分を
求め、求められた差分をＤＡＣの誤差として記憶装置に
格納しておき、ＤＡ変換モードーこおいて、ディジタル
入力信号または該ディジタル入力信号をＤＡ変換したア
ナログ信号に、それぞれ上註記億装置に格納されたディ
ジタル誤差量または該ディジタル誤差量をＤＡ変換した
アナログ信号を加算することによりＤＡ変換にともなう
誤差の補正をおこなう方法にも適用できることはいうま
でもない。以上述べたように、本発明によればＤＡＣと
して用いる期間と誤差量の検出をおこなう期間とを交互
に設けることにより、見かけ上補正期間を無視すること
ができ、その実用的価値はきわめて大きい。
第１図は従来の補正回路付ＤＡＣの回路構成図、第２図
はランプ関数出力と記憶装置への書き込みタイミングと
の関係を示す図、第３図は本発明の第１の実施例を示す
図、第４図は第３図の王要部分における信号波形を示す
図、第５図は本発明の第２の実施例を示す図、第６図は
第５図の主要部分における信号波形を示す図、第７図は
ｎ個の入力データ信号と補正期間との時間関係を示す図
、第８図は本発明の第３の実施例を示す図、第９図は第
８図の主要部分における信号波形を示す図である。 １：ＤＡＣ、２：比較器、５：ＲＡＭ、４，６：カウン
タ、８：ランプ関数発生器、９：クロック発生回路、１
１，１２：サンプルホールド回路。 群’図努４図 努ｚ図 孫３図 群ｓ図 弦５図 Ｘ７図 弟８図 牙？図
はランプ関数出力と記憶装置への書き込みタイミングと
の関係を示す図、第３図は本発明の第１の実施例を示す
図、第４図は第３図の王要部分における信号波形を示す
図、第５図は本発明の第２の実施例を示す図、第６図は
第５図の主要部分における信号波形を示す図、第７図は
ｎ個の入力データ信号と補正期間との時間関係を示す図
、第８図は本発明の第３の実施例を示す図、第９図は第
８図の主要部分における信号波形を示す図である。 １：ＤＡＣ、２：比較器、５：ＲＡＭ、４，６：カウン
タ、８：ランプ関数発生器、９：クロック発生回路、１
１，１２：サンプルホールド回路。 群’図努４図 努ｚ図 孫３図 群ｓ図 弦５図 Ｘ７図 弟８図 牙？図
Claims (1)
- 【特許請求の範囲】 １ ａ 所定傾斜のランプ関数を発生するランプ関数発
生手段、ＤＡ変換手の所定上位ビツトに誤差検出用デイ
ジタル入力を与えるための第１のカウンタ、前記ランプ
関数の値が前記誤差検出用デイジタル入力に対応する前
記ＤＡ変換手段の出力に達する毎に出力を発し、該出力
により前記第１のカウンタを歩進する比較手段、並びに
前記比較手段の出力が発せられる毎の時間計測を所定ク
ロツクの計数により行ない、もつて前記誤差検出用デイ
ジタル入力に対応した前記ＤＡ変換手段の出力誤差量を
得る第２のカウンタ、を含む出力誤差量検出回路、及び ｂ 前記第２のカウンタより得る出力誤差量を前記誤差
検出力用デイジタル入力に対応したアドレスに記憶する
記憶手段を備え、前記ＤＡ変換手段によるＤＡ変換動作
に際しては前記記憶手段から読み出す誤差量により前記
ＤＡ変換手段の出力誤差の補正を行なう機能を有するデ
イジタル−アナログ変換器において、イ 誤差検出動作
とＤＡ変換動作とを所定周期で交互に切替えるための切
替信号を発する切替信号発生手段ロ 前記切替信号に応
じて上記誤差検出用デイジタル入力もしくはＤＡ変換用
のデイジタル入力の所定上位ビツトのいずれか一方を選
択して前記ＤＡ変換手段の入力とする選択手段、 ハ 前記誤差検出用デイジタル入力に対応する前記ＤＡ
変換手段の出力をサンプルホールドする第１のサンプル
ホールド手段、ニ 前記ＤＡ変換用デイジタル入力に対
応し、かつ前記記憶手段から読み出す誤差量により補正
された前記ＤＡ変換手段の出力をサンプルホールドする
第２のサンプルホールド手段、及び ホ 前記切替信号に応じて前記ＤＡ変換手段の出力を前
記第１，第２のサンプルホールド手段のいずれか一方に
接続する分配手段を備え、前記出力誤差検出回路による
誤差検出は前記第１のサンプルホールド手段にホールド
された出力を用い、かつアナログ出力して前記第２のサ
ンプルホールド手段にホールドされた出力を用いるデイ
ジタル−アナログ変換器。 ２ ａ 所定傾斜のランプ関数を発生するランプ関数発
生手段、ＤＡ変換手段の所定上位ビツト誤差検出用デイ
ジタル入力を用えるための第１のカウンタ、前記ランプ
関数の値が前記誤差検出用デイジタル入力に対応する前
記ＤＡ変換手段の出力に達する毎に出力を発し、該出力
により前記第１のカウンタを歩進する比較手段、並びに
前記比較手段の出力が発せられる毎の時間計測を所定ク
ロツクの計数により行ない、もつて前記誤差検出用デイ
ジタル入力に対応した前記ＤＡ変換手段の出力誤差量を
得る第２のカウンタ、を含む出力誤差検出回路、及び ｂ 前記第２のカウンタより得る出力誤差量を前記誤差
検出用デイジタル入力に対応したアドレスに記憶する記
憶手段を備え、前記ＤＡ変換手段によるＤＡ変換動作に
際しては前記記憶手段から読み出す誤差量により前記Ｄ
Ａ変換手段の出力誤差の補正を行なう機能を有するデイ
ジタル−アナログ変換器において、イ 誤差検出動作と
ＤＡ変換動作とを所定周期で交互に切替えるための切替
信号を発する切替信号発生手段ロ 前記切替信号に応じ
て上記誤差検出用デイジタル入力もしくはＤＡ変換用の
デイジタル入力の所定上位ビツトのいずれか一方を選択
して前記ＤＡ変換手段の入力とする選択手段、 ハ 前記ＤＡ変換用デイジタル入力に対応し、かつ前記
記憶手段から読み出す誤差量により補正された前記ＤＡ
変換手段の出力をサンプルホールドするサンプルホール
ド手段、ニ 前記切替信号に応じて前記ＤＡ変換手段の
出力を前記比較手段もしくは前記サンプルホールド手段
のいずれか一方に接続する分配手段、及びホ 前記比較
手段の出力を前記ＤＡ変換器の出力が整定した後の期間
のみ有効にするゲート手段を備え、前記出力誤差検出手
段による誤差検出は前記ゲート手段を介して得る前記比
較手段の出力により行ない、かつアナログ出力として前
記サンプルホールド手段にホールドされた出力を用いる
デイジタル−アナログ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54136412A JPS6030453B2 (ja) | 1979-10-24 | 1979-10-24 | デイジタル−アナログ変換器 |
| US06/195,137 US4381495A (en) | 1979-10-24 | 1980-10-08 | Digital-to-analog converter with error compensation |
| DE3039901A DE3039901C2 (de) | 1979-10-24 | 1980-10-22 | Digital-Analog-Wandler |
| NL8005852A NL8005852A (nl) | 1979-10-24 | 1980-10-23 | Digitaal-analoog omzetter. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54136412A JPS6030453B2 (ja) | 1979-10-24 | 1979-10-24 | デイジタル−アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5661827A JPS5661827A (en) | 1981-05-27 |
| JPS6030453B2 true JPS6030453B2 (ja) | 1985-07-16 |
Family
ID=15174550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54136412A Expired JPS6030453B2 (ja) | 1979-10-24 | 1979-10-24 | デイジタル−アナログ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4381495A (ja) |
| JP (1) | JPS6030453B2 (ja) |
| DE (1) | DE3039901C2 (ja) |
| NL (1) | NL8005852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62167267U (ja) * | 1986-04-11 | 1987-10-23 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610810A (en) * | 1981-09-06 | 1997-03-11 | Canon Kabushiki Kaisha | Apparatus for correcting errors in a digital-to-analog converter |
| US4475244A (en) * | 1983-02-10 | 1984-10-02 | John A. Neal | Time-period modulation transmission system |
| US4736387A (en) * | 1986-03-28 | 1988-04-05 | Gte Laboratories Incorporated | Quantizing apparatus |
| US4829236A (en) * | 1987-10-30 | 1989-05-09 | Teradyne, Inc. | Digital-to-analog calibration system |
| US5153592A (en) * | 1991-04-30 | 1992-10-06 | Texas Instruments Incorporated | 16 bit error-correcting digital-to-analog converter |
| US5248970A (en) * | 1991-11-08 | 1993-09-28 | Crystal Semiconductor Corp. | Offset calibration of a dac using a calibrated adc |
| DE4408181A1 (de) * | 1994-03-11 | 1995-09-14 | Ant Nachrichtentech | Verfahren zur Linearisierung von Unstetigkeiten in der Übertragungskennlinie eines D/A-Wandlers sowie Anordnung und Anwendung |
| US5583501A (en) * | 1994-08-24 | 1996-12-10 | Crystal Semiconductor Corporation | Digital-to-analog converter with digital linearity correction |
| US5594612A (en) * | 1994-08-24 | 1997-01-14 | Crystal Semiconductor Corporation | Analog-to-digital converter with digital linearity correction |
| US5594439A (en) * | 1994-08-24 | 1997-01-14 | Crystal Semiconductor Corporation | Diagnosing problems in an electrical system by monitoring changes in nonlinear characteristics |
| US5644308A (en) * | 1995-01-17 | 1997-07-01 | Crystal Semiconductor Corporation | Algorithmic analog-to-digital converter having redundancy and digital calibration |
| US5717321A (en) * | 1995-01-17 | 1998-02-10 | Cirrus Logic, Inc. | Drive current calibration for an analog resistive touch screen |
| KR0170720B1 (ko) * | 1995-12-29 | 1999-03-30 | 김광호 | 디지탈/아날로그 변환기 인터페이스 장치 |
| US7023370B2 (en) * | 2002-02-28 | 2006-04-04 | Charles Douglas Murphy | Shared parallel digital-to-analog conversion |
| US6593864B1 (en) * | 2002-04-15 | 2003-07-15 | Optical Solutions, Inc. | Digital-to-analog converter with temperature compensation |
| WO2003096542A1 (fr) * | 2002-05-09 | 2003-11-20 | Neuro Solution Corp. | Convertisseur numerique-analogique |
| TWI240800B (en) * | 2003-11-28 | 2005-10-01 | Prolific Technology Inc | Training circuit and method of digital analog convert and analog digital convert |
| JP2005249690A (ja) * | 2004-03-05 | 2005-09-15 | Agilent Technol Inc | 信号保持方法、アナログ・ディジタル変換方法、信号保持装置、アナログ・ディジタル変換装置、および、信号観測装置 |
| US7084790B2 (en) * | 2004-12-07 | 2006-08-01 | Stmicroelectronics S.R.L. | Device to effectuate a digital estimate of a periodic electric signal, related method and control system for an electric motor which comprises said device |
| US8467473B2 (en) * | 2006-03-31 | 2013-06-18 | Broadcom Corporation | Power control techniques for wireless transmitters |
| EP1881609A1 (en) * | 2006-07-21 | 2008-01-23 | STMicroelectronics (Research & Development) Limited | Analogue to digital convertor having a non-linear ramp voltage |
| US7463176B2 (en) * | 2006-12-13 | 2008-12-09 | Broadcom Corporation | DAC module and applications thereof |
| US7734258B2 (en) * | 2006-12-13 | 2010-06-08 | Broadcom Corporation | RF transmitter front-end and applications thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4070665A (en) * | 1976-05-27 | 1978-01-24 | The Singer Company | High accuracy digital to analog resolver converter |
| JPS5953727B2 (ja) * | 1977-04-06 | 1984-12-26 | 株式会社日立製作所 | 補正回路付ｄａ変換器 |
| JPS55100744A (en) * | 1979-01-29 | 1980-07-31 | Hitachi Ltd | Da converter with correction circuit |
-
1979
- 1979-10-24 JP JP54136412A patent/JPS6030453B2/ja not_active Expired
-
1980
- 1980-10-08 US US06/195,137 patent/US4381495A/en not_active Expired - Lifetime
- 1980-10-22 DE DE3039901A patent/DE3039901C2/de not_active Expired
- 1980-10-23 NL NL8005852A patent/NL8005852A/nl not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62167267U (ja) * | 1986-04-11 | 1987-10-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4381495A (en) | 1983-04-26 |
| DE3039901C2 (de) | 1986-10-09 |
| JPS5661827A (en) | 1981-05-27 |
| NL8005852A (nl) | 1981-04-28 |
| DE3039901A1 (de) | 1981-05-07 |
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