JPS59167112A - デイジタル・アナログ変換器 - Google Patents
デイジタル・アナログ変換器Info
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- JPS59167112A JPS59167112A JP4067783A JP4067783A JPS59167112A JP S59167112 A JPS59167112 A JP S59167112A JP 4067783 A JP4067783 A JP 4067783A JP 4067783 A JP4067783 A JP 4067783A JP S59167112 A JPS59167112 A JP S59167112A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル・アナログ変換器、特に１チツプＩ
Ｃ化に適した高精度のディジタル・アナログ変換器に関
する。
Ｃ化に適した高精度のディジタル・アナログ変換器に関
する。
従来のディジタル・アナログ変換器（以下、ＤＡＣと呼
び。）として、たとえばＲ−２Ｒ抵抗ラダ一回路などの
荷重回路によって重みづけされた電流を、ディジタル入
力信号に従って選択して、加算することによシ、ディジ
タル入力信号に応じたアナログ出力信号を得る構成が一
般的に用いられている。
び。）として、たとえばＲ−２Ｒ抵抗ラダ一回路などの
荷重回路によって重みづけされた電流を、ディジタル入
力信号に従って選択して、加算することによシ、ディジ
タル入力信号に応じたアナログ出力信号を得る構成が一
般的に用いられている。
しかし、このような構成のＤＡＣを１チツプＩＣ化する
場合、ラダー回路における抵抗素子のばらつきなどにも
とづく荷重回路の非直線性誤差により、ＤＡＣの精度（
直線性ともいうが、以下精度とよぶことにする）として
は９〜１０ビット程度が限度であシ、さらに精度をあげ
るためＫはトリミングなどの技法を用いて抵抗素子のば
らつきをおさえるような工夫が必要である。しがしな゛
がら、このような方法においてはトリミングの工程が新
たに必要になって、ＤＡの製造工程が複雑になる欠点が
あるのみでなく、この結果として達成可能なりＡＣの精
度も１４〜１６ビツトが限度であった。
場合、ラダー回路における抵抗素子のばらつきなどにも
とづく荷重回路の非直線性誤差により、ＤＡＣの精度（
直線性ともいうが、以下精度とよぶことにする）として
は９〜１０ビット程度が限度であシ、さらに精度をあげ
るためＫはトリミングなどの技法を用いて抵抗素子のば
らつきをおさえるような工夫が必要である。しがしな゛
がら、このような方法においてはトリミングの工程が新
たに必要になって、ＤＡの製造工程が複雑になる欠点が
あるのみでなく、この結果として達成可能なりＡＣの精
度も１４〜１６ビツトが限度であった。
一方、トリミングを必安としない１４〜１６ビツト以上
の高精度のＤＡＣとして、従来、荷重電流を基準電流と
常時、間欠的に比較し、その誤差量に対応する電圧をコ
ンデンサとスイッチを用いたサンプルホールド回路に蓄
積し、その電圧により荷重電流誤差を補正するものが提
案されている（特公昭５７−１１１６９号公報または特
願昭５６−４２３１２ ｒディジタル・アナログ変換器
」を参照）。しかしながら、これらのＤ Ａ ＣＦｉ、
精度を保持するために常時サンプルホールドを必要とし
、この結果サンプルホールド時に発生するスイッチの切
換えノイズが出力信号に混入する欠点があった。
の高精度のＤＡＣとして、従来、荷重電流を基準電流と
常時、間欠的に比較し、その誤差量に対応する電圧をコ
ンデンサとスイッチを用いたサンプルホールド回路に蓄
積し、その電圧により荷重電流誤差を補正するものが提
案されている（特公昭５７−１１１６９号公報または特
願昭５６−４２３１２ ｒディジタル・アナログ変換器
」を参照）。しかしながら、これらのＤ Ａ ＣＦｉ、
精度を保持するために常時サンプルホールドを必要とし
、この結果サンプルホールド時に発生するスイッチの切
換えノイズが出力信号に混入する欠点があった。
〔発明の目的〕
本発明は、上記の欠点に鑑みてなされたものであり、ト
リミングなどの技法を用いることなく、しかもスイッチ
の切換えノイズの混入を除去して、１チツプＩＣ化に適
したよシ高精度のＤＡＣを提供することを目的とするも
のである。
リミングなどの技法を用いることなく、しかもスイッチ
の切換えノイズの混入を除去して、１チツプＩＣ化に適
したよシ高精度のＤＡＣを提供することを目的とするも
のである。
かかる目的を達成するために、本発明は、通常の精度を
有するＤＡＣと１個以上の電流源とを組み合せ、上記Ｄ
ＡＣのアナログ出力電流の所定値を基準電流として用い
て、上記電流源の出力電流の誤差量をディジタル量とし
て検比し、そのディジタル量を補助ＤＡＣでアナログ量
に変換し、そのアナログ量により上記電流源の出力電流
が上記基準電流に対して所定の関係になるように制御し
たうえで、ディジタル入力信号の上位ビットに応じて選
択された電流源の出力電流と上位ビットを除いたディジ
タル入力信号に応じたＤＡＣのアナログ出力電流との和
をとシ、ディジタル入力信号に対応するアナログ信号と
して出力することを特徴とするものである。
有するＤＡＣと１個以上の電流源とを組み合せ、上記Ｄ
ＡＣのアナログ出力電流の所定値を基準電流として用い
て、上記電流源の出力電流の誤差量をディジタル量とし
て検比し、そのディジタル量を補助ＤＡＣでアナログ量
に変換し、そのアナログ量により上記電流源の出力電流
が上記基準電流に対して所定の関係になるように制御し
たうえで、ディジタル入力信号の上位ビットに応じて選
択された電流源の出力電流と上位ビットを除いたディジ
タル入力信号に応じたＤＡＣのアナログ出力電流との和
をとシ、ディジタル入力信号に対応するアナログ信号と
して出力することを特徴とするものである。
第１図は本発明の原理を示すだめの回路ブロック図であ
ｐｌこれをもとに本発明の詳細な説明する。第１図にお
いて、ｎビット程度の精度を持つＤＡＣＩの精度を実質
的にｍ （ｍ≧１）ビットだけ増加させるために、ｍに
応じた所定数Ｍの電流源１１．１２．・・・・・・、１
３．１４とそれぞれの電流源と直列に接続されたスイッ
チ３１，３２．・・・・・・３３．３４とからなる電流
回路をそれぞれＤＡＣＩに並列接続する。本発明による
ＤＡＣは、補正モードと変換モードの２つのモードを有
する。補正モードは、ＤＡＣＩの出力電流の所定値を基
準電流Ｉｏに対して電流源の出力電流ＩＩ ＋ Ｉ２
＋・・・・７・、、Ｉ３ 、Ｉ４が所定の大きさになる
ように制御回路２によシ制御するモードである。変換モ
ードは、ディジタル入力信号の上位ｍビットによりスイ
ッチ３１，３２．・・・・・・、３３．３４を開閉し、
下位ｎビットに応じたＤＡＣＩの出力電流と上記スイッ
チによシ選択された電流源の出力電流との和を取シ出す
モードである。その結果、（ｍ＋ｎ）ビットからなるデ
ィジタル入力信号に対するアナログ出力電流ＩＡが端子
１０１よシ得られることにな、９、ＤＡＣＩの精度は上
位に付加されたｍビットだけ向上することになる。
ｐｌこれをもとに本発明の詳細な説明する。第１図にお
いて、ｎビット程度の精度を持つＤＡＣＩの精度を実質
的にｍ （ｍ≧１）ビットだけ増加させるために、ｍに
応じた所定数Ｍの電流源１１．１２．・・・・・・、１
３．１４とそれぞれの電流源と直列に接続されたスイッ
チ３１，３２．・・・・・・３３．３４とからなる電流
回路をそれぞれＤＡＣＩに並列接続する。本発明による
ＤＡＣは、補正モードと変換モードの２つのモードを有
する。補正モードは、ＤＡＣＩの出力電流の所定値を基
準電流Ｉｏに対して電流源の出力電流ＩＩ ＋ Ｉ２
＋・・・・７・、、Ｉ３ 、Ｉ４が所定の大きさになる
ように制御回路２によシ制御するモードである。変換モ
ードは、ディジタル入力信号の上位ｍビットによりスイ
ッチ３１，３２．・・・・・・、３３．３４を開閉し、
下位ｎビットに応じたＤＡＣＩの出力電流と上記スイッ
チによシ選択された電流源の出力電流との和を取シ出す
モードである。その結果、（ｍ＋ｎ）ビットからなるデ
ィジタル入力信号に対するアナログ出力電流ＩＡが端子
１０１よシ得られることにな、９、ＤＡＣＩの精度は上
位に付加されたｍビットだけ向上することになる。
以下、実施例を参照して本発明の詳細な説明する。
第２図は本発明の概略構成を示し、これはＭ（＝２”−
１）個の電流源２１，２２．・・・・・・、２３゜２４
をＤＡＣｌに並列接続し、ＤＡＣＩの出力電流の総量を
基準電流Ｉｏ とし、この基準電流Ｉ０に電流源の出力
電流ＩＩ 、 Ｉ２ ＊・・・・・・、Ｉ３゜Ｉ４がそ
れぞれ等しくなるように制御回路２により制御して、Ｄ
ＡＣＩ単独の場合よりもｍ（≧１）ビットだけ精度の向
上しｆｃＤＡＣを実現するものである。
１）個の電流源２１，２２．・・・・・・、２３゜２４
をＤＡＣｌに並列接続し、ＤＡＣＩの出力電流の総量を
基準電流Ｉｏ とし、この基準電流Ｉ０に電流源の出力
電流ＩＩ 、 Ｉ２ ＊・・・・・・、Ｉ３゜Ｉ４がそ
れぞれ等しくなるように制御回路２により制御して、Ｄ
ＡＣＩ単独の場合よりもｍ（≧１）ビットだけ精度の向
上しｆｃＤＡＣを実現するものである。
第２図において、ＤＡＣｌはｎビットの精度を十分に持
っているｎ個の２進荷重の電流源１１゜１２、・・・・
・・、１３．１４とそれぞれの電流源と直列に接続され
たｎ個のスイッチ８１ ＃ ８２ ＋・・・・・・。
っているｎ個の２進荷重の電流源１１゜１２、・・・・
・・、１３．１４とそれぞれの電流源と直列に接続され
たｎ個のスイッチ８１ ＃ ８２ ＋・・・・・・。
８ ａ−１ｓ ８ ｍとからなり、ｎ個の電流源１１゜
１２、・・・・・・、１３．１４の出力電流’１ ＊
”２ ＃・・・・・・＋ｊａ−１＋ｊａはそれぞれ’１
１２’ｌ＊・・・・・・、２″−２１＋、２”−’Ｉｔ
に設定されている。
１２、・・・・・・、１３．１４の出力電流’１ ＊
”２ ＃・・・・・・＋ｊａ−１＋ｊａはそれぞれ’１
１２’ｌ＊・・・・・・、２″−２１＋、２”−’Ｉｔ
に設定されている。
ＤＡＣｌはさらに１個の電流源１５を有し、その出力電
流は１１に設定されている。このＤＡＣ１は、ディジタ
ル入力信号の下位ｎビットに応じてスイッチＳｌ ＋
８２ ＋・・・・・・＋ ！：１Ｍ−１ ｒ Ｓａを開
閉し、下位ビットに対応したアナログ出力電流を端子１
０１に出力する。なお、基準電流ＩＯとしてはＤＡＣＩ
の電流源１１，１２．・・・・・・、１３，１４．１５
の出力電流の総和を用い、この電流値はＤＡＣＩの出力
電流のフルスケール（１＋＋十ｉａ−＋十・・・・・・
＋ｊｚ＋ｊ＋）にＩＬＳＨの電流値ｉ１を加算した電流
値（ｓａ十鳳。−１＋・・・・・・＋ｉｚ＋２１ｔ＝２
” ｉｔ ）となる。
流は１１に設定されている。このＤＡＣ１は、ディジタ
ル入力信号の下位ｎビットに応じてスイッチＳｌ ＋
８２ ＋・・・・・・＋ ！：１Ｍ−１ ｒ Ｓａを開
閉し、下位ビットに対応したアナログ出力電流を端子１
０１に出力する。なお、基準電流ＩＯとしてはＤＡＣＩ
の電流源１１，１２．・・・・・・、１３，１４．１５
の出力電流の総和を用い、この電流値はＤＡＣＩの出力
電流のフルスケール（１＋＋十ｉａ−＋十・・・・・・
＋ｊｚ＋ｊ＋）にＩＬＳＨの電流値ｉ１を加算した電流
値（ｓａ十鳳。−１＋・・・・・・＋ｉｚ＋２１ｔ＝２
” ｉｔ ）となる。
一方、Ｍ個の電流源２１，２２．・・・・・・、２３゜
２４はそれぞれディジタル入力信号の上位ｍビットに応
じて開閉されるＭ個のスイッチ３１，３２゜・・・・・
・、３３．３４を介して出力端子１０１に接続されてい
る。′電流源２１，２２．・・・・・・、２３゜２４の
出力電流１１＋ Ｉ２ ＃・・・・・・＋Ｉ３＋Ｉ４が
それぞれ正確に基準電流Ｉａ （＝２” ｊｔ ）に等
しければ、（ｍ十ｎ）ビットのディジタル入力信号に応
じてスイッチＳ １ ｒ ８２ 、””・・＊ ５ａ−
１＊ Ｓ ａ及び３１．３２．・・・・・・、３３．３
４を開閉することによシ、出力端子１０１より（ｍ＋ｎ
）ビットのディジタル入力信号に対応したアナログ出力
電流■ムを精度よく取り出すことができる。
２４はそれぞれディジタル入力信号の上位ｍビットに応
じて開閉されるＭ個のスイッチ３１，３２゜・・・・・
・、３３．３４を介して出力端子１０１に接続されてい
る。′電流源２１，２２．・・・・・・、２３゜２４の
出力電流１１＋ Ｉ２ ＃・・・・・・＋Ｉ３＋Ｉ４が
それぞれ正確に基準電流Ｉａ （＝２” ｊｔ ）に等
しければ、（ｍ十ｎ）ビットのディジタル入力信号に応
じてスイッチＳ １ ｒ ８２ 、””・・＊ ５ａ−
１＊ Ｓ ａ及び３１．３２．・・・・・・、３３．３
４を開閉することによシ、出力端子１０１より（ｍ＋ｎ
）ビットのディジタル入力信号に対応したアナログ出力
電流■ムを精度よく取り出すことができる。
そこで、本発明は電流源２１，２２．・・・・・・。
２３．２４の出力電流Ｉｔ ＋ Ｉｚ ｌ・・・・・・
、１３゜Ｉ４がそれぞれ基準電流工０に等しくなるよう
に精度よく制御するようにしたものである。
、１３゜Ｉ４がそれぞれ基準電流工０に等しくなるよう
に精度よく制御するようにしたものである。
第３図は第２図をよシ詳細に示す回路構成例にもとづく
本発明の一実施例を示す。図において、第２図０ＤＡＣ
Ｉは省略しである。電流源２１はＮチャネルＦＥＴ２１
１ とＰチャネルＦＥＴ２１２のソース間に可変抵抗２
１３を接続した構成となってあシ、可変抵抗２１３の抵
抗値を変えることによυ出力′亀流Ｉｌを変えることが
できる。この可変抵抗としては、拡散抵抗を用い、この
拡散抵抗上に酸化膜を介して設けた電極に電圧を印加し
てその電圧値に応じて抵抗値が変化する寄生ＭＯ８効果
を利用することができる。電流源２２．・・・・・・。
本発明の一実施例を示す。図において、第２図０ＤＡＣ
Ｉは省略しである。電流源２１はＮチャネルＦＥＴ２１
１ とＰチャネルＦＥＴ２１２のソース間に可変抵抗２
１３を接続した構成となってあシ、可変抵抗２１３の抵
抗値を変えることによυ出力′亀流Ｉｌを変えることが
できる。この可変抵抗としては、拡散抵抗を用い、この
拡散抵抗上に酸化膜を介して設けた電極に電圧を印加し
てその電圧値に応じて抵抗値が変化する寄生ＭＯ８効果
を利用することができる。電流源２２．・・・・・・。
２３．２４は、電流源２１と同じ構成であり、その説明
は省略する。
は省略する。
電流源２１，２２．・・・・・・、２３．２４を駆動す
る回路２０は、ＮチャネルＦＥＴ２０１ とＰチャネ
ルＦＥＴ２０２ とから構成され、この回路を正電圧■
が印加される電源端子２０３に接続して、各電流源のＦ
ＥＴ２１１ および２１２のゲートにそれぞれバイアス
電流を供給する。
る回路２０は、ＮチャネルＦＥＴ２０１ とＰチャネ
ルＦＥＴ２０２ とから構成され、この回路を正電圧■
が印加される電源端子２０３に接続して、各電流源のＦ
ＥＴ２１１ および２１２のゲートにそれぞれバイアス
電流を供給する。
各電流源の一端は、ディジタル入力信号の上位ｍビット
に応じて制御され名変換用のスイッチ回路部３０を介し
て出力端子１０１に接続され、他端は校正用のスイッチ
回路部４０を介して電流電圧変換器３に接続されている
。
に応じて制御され名変換用のスイッチ回路部３０を介し
て出力端子１０１に接続され、他端は校正用のスイッチ
回路部４０を介して電流電圧変換器３に接続されている
。
スイッチ回路部４０は、電流源２１，２２．・・・・・
・、２３．２４の数に応じたＭ個のスイッチ回路４１．
４２．・・・・・・、４３．４４からなシ、これらスイ
ッチ回路４１，４２．・・・・・・、４３．４４はタイ
ミング信号発生回路６で生成される所定のタイミング信
号φ１．φ２．・・・・・・、φ３．φ４によシ制御さ
れ、校正モード時に電流源２１，２２．・・・・・・、
２３．２４の出力電流Ｉｔ ａ Ｉｔ ｔ・・・・・・
。
・、２３．２４の数に応じたＭ個のスイッチ回路４１．
４２．・・・・・・、４３．４４からなシ、これらスイ
ッチ回路４１，４２．・・・・・・、４３．４４はタイ
ミング信号発生回路６で生成される所定のタイミング信
号φ１．φ２．・・・・・・、φ３．φ４によシ制御さ
れ、校正モード時に電流源２１，２２．・・・・・・、
２３．２４の出力電流Ｉｔ ａ Ｉｔ ｔ・・・・・・
。
Ｉｓ 、Ｉ４を電流電圧変換器３に順次供給する。
第４図は第３図におけるタイミング信号発生回路で生成
されるタイミング信号φ０．φ！、φ２．・・・・・・
。
されるタイミング信号φ０．φ！、φ２．・・・・・・
。
φ３．φ４のタイムチャートを示し、以下、第４図を用
いて第３図の動作を説明する。
いて第３図の動作を説明する。
第３図において、スイッチ回路４１〜４４はタイミング
信号φ簾〜φ４が論理ｔｔ’ｌ＃のとき端子ａ側に接続
され、論理″′０”のとき端子す側に接続されるものと
する。
信号φ簾〜φ４が論理ｔｔ’ｌ＃のとき端子ａ側に接続
され、論理″′０”のとき端子す側に接続されるものと
する。
補正モード時において、まずタイミング信号φｌが論理
ａｔ １ｕになると、電流源２１の出力電流Ｉ！が電流
電圧変換器３に供給され、電圧に変換される。その出力
電圧は比較回路４で基準電圧５と比較されて、その大小
関係によシロ０”か１′″かのレベルによる比較出力を
発生し、カウンタ部５０に入力される。なお基準電圧５
はＤＡＣＩから得られる基準電流ＩＯに対応するもので
ある。カウンタ部５０はＭ個のアンズダウンカウンタ５
１，５２．・・・・・・、５３．５４からなシ、これら
カウンタはタイミング信号φ１〜φ４と同期して作動す
る。従って、比較回路４の出力はタイミング信号φｌに
よシ選択されたアップダウンカウンタ５１に入力され、
そのレベルに応じてカウンタ５１の内容をクロックφ０
によシアツブしたシダランする。即ち、電流源２１の出
力電流■１が基準電流Ｉｏよシ大きすぎた場合は、変換
器３の出力電圧も基準電圧５より大きくなシ、比較回路
４の出力は“０″ルベルとなり、クロックφ０はカウン
タ５１の内容をダウンする方向に作用する。一方、出力
電流１１が基準電流Ｉ０より小さすぎた場合は、変換器
３の出力電圧が基準電圧５よシ小さくなシ、比較回路４
の出力は′１”レベルとなシ、クロックφ０はカウンタ
５１の内容をアップする方向に作用する。かくして、カ
ウンタ５１には基準電流ＩｏＩＣ対する出力電流Ｉｆの
誤差量がディジタル量として記憶される。
ａｔ １ｕになると、電流源２１の出力電流Ｉ！が電流
電圧変換器３に供給され、電圧に変換される。その出力
電圧は比較回路４で基準電圧５と比較されて、その大小
関係によシロ０”か１′″かのレベルによる比較出力を
発生し、カウンタ部５０に入力される。なお基準電圧５
はＤＡＣＩから得られる基準電流ＩＯに対応するもので
ある。カウンタ部５０はＭ個のアンズダウンカウンタ５
１，５２．・・・・・・、５３．５４からなシ、これら
カウンタはタイミング信号φ１〜φ４と同期して作動す
る。従って、比較回路４の出力はタイミング信号φｌに
よシ選択されたアップダウンカウンタ５１に入力され、
そのレベルに応じてカウンタ５１の内容をクロックφ０
によシアツブしたシダランする。即ち、電流源２１の出
力電流■１が基準電流Ｉｏよシ大きすぎた場合は、変換
器３の出力電圧も基準電圧５より大きくなシ、比較回路
４の出力は“０″ルベルとなり、クロックφ０はカウン
タ５１の内容をダウンする方向に作用する。一方、出力
電流１１が基準電流Ｉ０より小さすぎた場合は、変換器
３の出力電圧が基準電圧５よシ小さくなシ、比較回路４
の出力は′１”レベルとなシ、クロックφ０はカウンタ
５１の内容をアップする方向に作用する。かくして、カ
ウンタ５１には基準電流ＩｏＩＣ対する出力電流Ｉｆの
誤差量がディジタル量として記憶される。
カウンタ５１の出力はＤＡ変換部６０内のＤＡ変換器６
１に接続され、カウンタ５１の出力値の変化に応じてＤ
Ａ変換され、そのアナログ出力は電流源２１内の可変抵
抗２１３を制御する。即ち、アップダウンカウンタ５１
の内容が増加すると電流源２１の出力電流工１は増加し
、その内容が減少すると出力電流工１は減少して、基準
電流Ｉ。
１に接続され、カウンタ５１の出力値の変化に応じてＤ
Ａ変換され、そのアナログ出力は電流源２１内の可変抵
抗２１３を制御する。即ち、アップダウンカウンタ５１
の内容が増加すると電流源２１の出力電流工１は増加し
、その内容が減少すると出力電流工１は減少して、基準
電流Ｉ。
に等しくなるよう制御される。
つぎに、タイミング信号φ２が論理″１＃になると、電
流源２２の出力電流工２が′電流電圧変換器３に供給さ
れ、上記と同様にして基準電流Ｉ０に対する電流■２の
誤差量がアップダウンカウンタ５２にディジタル量とし
て記憶され、その出力値１ｄＤＡ変換器６２でＤＡ変換
され、電流■２が基準電流Ｉｏに等しくなるよう電流源
２２内の可変抵抗が制御される。以下、タイミング信号
・・・・・・φ３．φ４に応じて制御されるスイッチ回
路・・・・・・４３．４４により電流源・・・・・・２
３．２４の出力電流・・・・・・Ｉｓ 、Ｉａが順次電
流電圧変換器３に供給され、上記と同様に比較回路４、
アップダウンカウンタ・・・・・・５３．５４によｐ基
準電流Ｉｏに対する誤差量がディジタ、ル量として順次
横比され、そＯＤＡ変換出力によυ出力電流・・・・・
・Ｉｓ 、Ｉ４が基準電流Ｉ（ｌに等しくなるよう電流
源・・・・・・２３゜２４内の可変抵抗が順次制御され
、補正モードの１サイクルが完了し、変換モードが開始
される。
流源２２の出力電流工２が′電流電圧変換器３に供給さ
れ、上記と同様にして基準電流Ｉ０に対する電流■２の
誤差量がアップダウンカウンタ５２にディジタル量とし
て記憶され、その出力値１ｄＤＡ変換器６２でＤＡ変換
され、電流■２が基準電流Ｉｏに等しくなるよう電流源
２２内の可変抵抗が制御される。以下、タイミング信号
・・・・・・φ３．φ４に応じて制御されるスイッチ回
路・・・・・・４３．４４により電流源・・・・・・２
３．２４の出力電流・・・・・・Ｉｓ 、Ｉａが順次電
流電圧変換器３に供給され、上記と同様に比較回路４、
アップダウンカウンタ・・・・・・５３．５４によｐ基
準電流Ｉｏに対する誤差量がディジタ、ル量として順次
横比され、そＯＤＡ変換出力によυ出力電流・・・・・
・Ｉｓ 、Ｉ４が基準電流Ｉ（ｌに等しくなるよう電流
源・・・・・・２３゜２４内の可変抵抗が順次制御され
、補正モードの１サイクルが完了し、変換モードが開始
される。
なお、本実施例のＤＡＣでは、補正モードを変換モード
と同時に行なうこともできるが、変換モードとは時分割
で行なう方が補正用スイッチ回路部４０の切換えノイズ
の混入を防止するうえでよシ好ましく、ＤＡＣの動作開
始時に１回の補正動作を行なうだけで十分に高精度を維
持できる。
と同時に行なうこともできるが、変換モードとは時分割
で行なう方が補正用スイッチ回路部４０の切換えノイズ
の混入を防止するうえでよシ好ましく、ＤＡＣの動作開
始時に１回の補正動作を行なうだけで十分に高精度を維
持できる。
第５図は本発明の他の実施例を示し、第３図における変
換用スイッチ回路部３０と補正用スイッチ回路部４０を
兼用したものである。第５図において、電流源２１，２
２．・・・・・・、２３．２４の一端はそれぞれスイッ
チ回路部３０′内のスイッチ回路３１’ 、 ３２’
、・・・・・・、 ３３’ 、 ３４’を介してスイッ
チ回路３５′に接続され、他端は所定の定電圧が印加さ
れる電源端子２００に接続されている。スイッチ回路部
３０′は、補正モード時にはタイミング信号発生回路（
図示せず）により生成されたタイミング信号φ１〜φ４
に応じて制御され、変換モード時にはディジタル入力信
号の上位ｍビットに応じて制御される。スイッチ回路３
５は、補正モード時には端子す側に接続され、スイッチ
回路部３０′によシ選択された定流源の出力電流を電流
電圧変換器３に供給し、変換モード時には端子ａ ９＋
１１に接続され、上位ｍピットに応じた出力電流が出力
端子１０１よシ下位ｎビットに応じたＤＡＣＩ（図示せ
ず）の出力電流とともに取シ出される。
換用スイッチ回路部３０と補正用スイッチ回路部４０を
兼用したものである。第５図において、電流源２１，２
２．・・・・・・、２３．２４の一端はそれぞれスイッ
チ回路部３０′内のスイッチ回路３１’ 、 ３２’
、・・・・・・、 ３３’ 、 ３４’を介してスイッ
チ回路３５′に接続され、他端は所定の定電圧が印加さ
れる電源端子２００に接続されている。スイッチ回路部
３０′は、補正モード時にはタイミング信号発生回路（
図示せず）により生成されたタイミング信号φ１〜φ４
に応じて制御され、変換モード時にはディジタル入力信
号の上位ｍビットに応じて制御される。スイッチ回路３
５は、補正モード時には端子す側に接続され、スイッチ
回路部３０′によシ選択された定流源の出力電流を電流
電圧変換器３に供給し、変換モード時には端子ａ ９＋
１１に接続され、上位ｍピットに応じた出力電流が出力
端子１０１よシ下位ｎビットに応じたＤＡＣＩ（図示せ
ず）の出力電流とともに取シ出される。
第６図は、本発明のさらに別の実施例を示す。
第６図においては、電流電圧変換器として抵抗回路３′
を用い、この抵抗回路３′を流れる電流による電圧降下
によシミ流源２１，２２．・・・・・・。
を用い、この抵抗回路３′を流れる電流による電圧降下
によシミ流源２１，２２．・・・・・・。
２３．２４の出力電流Ｉｆ ＋ Ｉ２ ＊・・・・・・
、ｌ５ｓＩ４を検 出する。抵抗回路３′で検出された
電圧は、比較回路４で基準電圧５ （ＤＡＣＩから得ら
れる基準電流Ｉｏに対応する電圧）と比較され、ラッチ
機能付きアップダウンカウンタ４５に入力される。
、ｌ５ｓＩ４を検 出する。抵抗回路３′で検出された
電圧は、比較回路４で基準電圧５ （ＤＡＣＩから得ら
れる基準電流Ｉｏに対応する電圧）と比較され、ラッチ
機能付きアップダウンカウンタ４５に入力される。
レジスタ部７０中のＭ個のレジスタ７１，７２゜・・・
・・・、７３．７４のうち、タイミング信号φ１゜φ２
．・・・・・・、φ３．φ４によυ選択されたレジスタ
の内容がバス４７を介してカウンタ４５へ転送される。
・・・、７３．７４のうち、タイミング信号φ１゜φ２
．・・・・・・、φ３．φ４によυ選択されたレジスタ
の内容がバス４７を介してカウンタ４５へ転送される。
転送された後、クロックφＯによシ比較器４の出カレペ
ルに応じてカウンタ４５の内容がアップしだシダランす
る。すなわち、φ１の開始時刻にレジスタ７１の内容が
バス４７を介してカウンタ４５に転送されてから、クロ
ックφＯによりカウンタ４１の内容をアップダウンし、
φ１の終了時刻にカウンタの内容がバス４６を介してレ
ジスタ７１へ転送される。φ２の時刻には、レジスタ７
２とカウンタ４５の間を、φ、の時刻には、レジスタ７
３とカウンタ４５の間を、さらにφ４の時刻には、レジ
スタ７３とカラ／り４５の間を、転送・アップダウン・
転送の動作が繰返される。
ルに応じてカウンタ４５の内容がアップしだシダランす
る。すなわち、φ１の開始時刻にレジスタ７１の内容が
バス４７を介してカウンタ４５に転送されてから、クロ
ックφＯによりカウンタ４１の内容をアップダウンし、
φ１の終了時刻にカウンタの内容がバス４６を介してレ
ジスタ７１へ転送される。φ２の時刻には、レジスタ７
２とカウンタ４５の間を、φ、の時刻には、レジスタ７
３とカウンタ４５の間を、さらにφ４の時刻には、レジ
スタ７３とカラ／り４５の間を、転送・アップダウン・
転送の動作が繰返される。
これにより、レジスタ部７０内の各レジスタの出力値は
、基準電圧５ないし基準電流値Ｉ０に対応して、すべて
等しくなるように制御される。レジスタ部７０内の各レ
ジスタの出力はＤＡ変換部６０内の各ラッチ機能付きＤ
Ａ変換器６１，６２゜・・・・・・、６３．６４に接続
され、レジスタの内容に応じてＤＡ変換される。変換結
果は、定電流回路の電圧制御の可変抵抗へ接続されてい
る。バス４７の代シにデータセレクタ回路を設けること
により、各レジスタの内容を順次選択していくと回路は
簡単になる。アップダウンカウンタの内容が増加すると
電流源の電流価は増加し、該内容が減少すると電流源の
′醒流値は減少し、基準電流Ｉ。
、基準電圧５ないし基準電流値Ｉ０に対応して、すべて
等しくなるように制御される。レジスタ部７０内の各レ
ジスタの出力はＤＡ変換部６０内の各ラッチ機能付きＤ
Ａ変換器６１，６２゜・・・・・・、６３．６４に接続
され、レジスタの内容に応じてＤＡ変換される。変換結
果は、定電流回路の電圧制御の可変抵抗へ接続されてい
る。バス４７の代シにデータセレクタ回路を設けること
により、各レジスタの内容を順次選択していくと回路は
簡単になる。アップダウンカウンタの内容が増加すると
電流源の電流価は増加し、該内容が減少すると電流源の
′醒流値は減少し、基準電流Ｉ。
に落着く。この動作は、第４し１のｈ ＊ ｂ＃ ｌ３
１１４に示す通シである。
１１４に示す通シである。
以上述べたように、本発明によれば、カウンタやレジス
タのデジタル素子および補助ＤＡＣの働らきによシ、Ｄ
ＡＣの非直線性誤差を記憶、補正できるため、低精度の
ＤＡＣを高精度化して使用できるとともに、従来の記憶
手段としてサンプルホールド回路を使用する方法のよう
に常時補正回路を動作させる心像はなく、最低１回補正
動作を行なえば良いため、補正動作に伴なう切換えノイ
ズの混入を防止することもでき、さらにサンプルホール
ド回路につきものの大容量コンデンサが不用であるため
ＩＣ化に適している等の特長を持つため、ＩＣ化によシ
、経済的に高精度のＤＡＣを提供できる効果を有する。
タのデジタル素子および補助ＤＡＣの働らきによシ、Ｄ
ＡＣの非直線性誤差を記憶、補正できるため、低精度の
ＤＡＣを高精度化して使用できるとともに、従来の記憶
手段としてサンプルホールド回路を使用する方法のよう
に常時補正回路を動作させる心像はなく、最低１回補正
動作を行なえば良いため、補正動作に伴なう切換えノイ
ズの混入を防止することもでき、さらにサンプルホール
ド回路につきものの大容量コンデンサが不用であるため
ＩＣ化に適している等の特長を持つため、ＩＣ化によシ
、経済的に高精度のＤＡＣを提供できる効果を有する。
第１図は、本発明の原理図、第２図は、本発明の概略構
成を示す図、第３図は、本発明の一実施例を示す回路構
成図、第４図はそのタイミングチャートを示す図、第５
図及び第６図はそれぞれ本発明の他の実施例を示す回路
構成図である。
成を示す図、第３図は、本発明の一実施例を示す回路構
成図、第４図はそのタイミングチャートを示す図、第５
図及び第６図はそれぞれ本発明の他の実施例を示す回路
構成図である。
Claims (1)
- １、ディジタル入力信号の所定の下位ビットをアナログ
電流に変換するためのディジタル・アナログ変換手段と
、上記所定の下位ビットを除くディジタル入力信号に従
って指定される複数個の電流源と、上記電流源の出力電
流と上記ディジタル・アナログ変換手段の出力電流との
和をとり、上記ディジタル入力信号に対応するアナログ
信号として出力する手段とからなるディジタル・アナロ
グ変換器において、上記複数個の電流源を順次選択する
手段と、該選択された電流源の出力電流を電圧に変換す
る手段と、該出力電圧を基準電圧と比較し、その誤差量
を計数する手段と、該計数結果をアナログ信号に変換す
る手段とを具備し、該アナログ信号により上記電流源の
出力値を制御することを特徴とするディジタル・アナロ
グ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067783A JPS59167112A (ja) | 1983-03-14 | 1983-03-14 | デイジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067783A JPS59167112A (ja) | 1983-03-14 | 1983-03-14 | デイジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59167112A true JPS59167112A (ja) | 1984-09-20 |
Family
ID=12587156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4067783A Pending JPS59167112A (ja) | 1983-03-14 | 1983-03-14 | デイジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167112A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01316025A (ja) * | 1988-03-22 | 1989-12-20 | Nec Corp | アナログ−ディジタル変換器 |
| JP2007037148A (ja) * | 2005-07-27 | 2007-02-08 | Agilent Technol Inc | 複数のｄａｃの加算を用いたデジタル／アナログ変換方法およびシステム |
| WO2009066371A1 (ja) * | 2007-11-20 | 2009-05-28 | Advantest Corporation | Ｄ／ａ変換器及び電子ビーム露光装置 |
| JP2013172421A (ja) * | 2012-02-22 | 2013-09-02 | Toshiba Corp | Ｄａコンバータ |
-
1983
- 1983-03-14 JP JP4067783A patent/JPS59167112A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01316025A (ja) * | 1988-03-22 | 1989-12-20 | Nec Corp | アナログ−ディジタル変換器 |
| JP2007037148A (ja) * | 2005-07-27 | 2007-02-08 | Agilent Technol Inc | 複数のｄａｃの加算を用いたデジタル／アナログ変換方法およびシステム |
| JP4543020B2 (ja) * | 2005-07-27 | 2010-09-15 | ヴェリジー（シンガポール） プライベート リミテッド | 複数のｄａｃの加算を用いたデジタル／アナログ変換方法およびシステム |
| WO2009066371A1 (ja) * | 2007-11-20 | 2009-05-28 | Advantest Corporation | Ｄ／ａ変換器及び電子ビーム露光装置 |
| JP4856250B2 (ja) * | 2007-11-20 | 2012-01-18 | 株式会社アドバンテスト | Ｄ／ａ変換器及び電子ビーム露光装置 |
| US8223045B2 (en) | 2007-11-20 | 2012-07-17 | Advantest Corp. | D/A converter and electron beam exposure apparatus |
| JP2013172421A (ja) * | 2012-02-22 | 2013-09-02 | Toshiba Corp | Ｄａコンバータ |
| US8994566B2 (en) | 2012-02-22 | 2015-03-31 | Kabushiki Kaisha Toshiba | DA converter |
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