TWI441457B - 自我校準之階梯電路及其方法 - Google Patents

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Description

自我校準之階梯電路及其方法
本發明係關於一種節電阻式階梯電路，尤其係關於一種可校準之節電阻式階梯電路的方法與裝置。
階梯電路(LADDER CIRCUIT)廣泛運用於數位至類比轉換器(DAC)。例如：R-2R ladder是一種常被運用的節電阻式階梯電路。如第一圖所繪示，一先前技術之N位元節電阻式階梯電路100包含：(N-1)個串聯電阻器121～123，具有一額定電阻值R；N個並聯電阻器111～114，具有一額定電阻值2R(亦即電阻值為R的兩倍)，分別轉換(shunt)出N個控制位元D[N-1]～D[0]；以及一終端電阻器130，具有一額定電阻2R，且最終連接至地。對每該控制位元而言，當其位元值為1時，相對應的電壓準位即設為一參考電壓VREF ；當其位元值為0時，相對應的電壓準位即設為0(亦即接地)。輸出電壓VOUT 為：VOUT =(D[N-1]×2N-1 +D[N-2]×2N-2 +…+D[0]×20 )×VREF /2N ；或VOUT =(D[N-1]×2N-1 +D[N-2]×2N-2 +…+D[0]×20 )×VLSB ,該輸出電壓VOUT 線性正比於由控制碼D[N-1:0]所表示之數值，其中VLSB =VREF /2N 。實際上，一製造過程無法保證所生產的電阻器具有一完全正確的電阻值，因此不盡正確的電阻值勢必會對該輸出電壓VOUT 造成一誤差。關於DAC的正確性，有一值得關注的特定規範為微分非線性度(differential non-linearity；DNL)。理論上，DAC的總輸出電壓係對應由該控制碼D[N-1:0]所表示的一增量變化，而會具有以VLSB 為基準的一增量變化(an incremental change of VLSB )。所謂的微分非線性度DNL即係指實際與理想的輸出電壓增量變化之間的差異。最糟的微分非線性度DNL通常發生在以下情形：當該控制碼從「除了最大有效位元(most-significant bit；MSB)以外之所有控制碼位元均為1」變成「除了最大有效位元以外的所有控制碼位元均為0」，對應該控制碼之改變所產生的一增量變化。
鑑於上述，本技術領域需要一種能夠校準上述DAC誤差的方法。
本發明之一實施例揭露了一種裝置，該裝置包含：一邏輯單元，用來接收一第一邏輯信號、一第二邏輯信號以及N個控制位元，並用來輸出N個替代控制位元(alternative control bits)以及一附加位元，上述N係一大於1之整數；一核心電路，用來接收該N個替代控制位元、該附加控制位元以及一調整值，並用來輸出一輸出信號，該核心電路包含(N-1)個串聯元件、N個並聯元件(其連接關係分別由上述N個替代控制位元所控制)、以及一終端元件(其連接關係係由上述附加控制位元所控制)；以及一校準電路，用來接收上述第一邏輯信號、第二邏輯信號以及該輸出信號，並用來輸出上述調整值。當該第一邏輯信號為0時，此裝置運作於一正常模式，且該輸出信號係依據該N個控制位元而產生(follows the N control bits)；而當該第一邏輯信號為1時，該裝置操作於一校準模式，此時該輸出信號係依據該第二邏輯信號以產生(follows the second logical signal)。當該裝置運作於上述校準模式時，上述調整值會以一閉迴路之方式來進行調整，使得該輸出信號無論該第二邏輯信號之值如何改變，實質上均相同。當然，也可以是開迴路的方式進行調整，當調整至低於一可接受範圍內(臨界值)內即暫停調整。
本發明之另一實施例揭露了一種方法，該方法係用來校準一階梯電路(ladder circuit)，該階梯電路包含N個並聯元件、(N-1)個串聯元件以及一終端元件，其中N係一大於1之整數。此方法包含下列步驟：
(a)　從該N個並聯元件中選擇一目標並聯元件，以進行校準；
(b)　從該N個並聯元件中，分辨出一次群組，該次群組所包含之並聯元件之重要性(significance)小於該目標並聯元件；
(c)　在致能(activate)該目標並聯元件以及禁能(de-activate)該終端元件與其餘並聯元件之狀態下，藉由取樣該階梯電路之輸出電壓，得到一第一取樣信號；
(d)　在致能該終端元件與該次群組中的每該並聯元件以及禁能其餘並聯元件之狀態下，藉由取樣該階梯電路之輸出電壓，得到一第二取樣信號；
(e)　將該第一取樣信號之值減去該第二取樣信號之值，以產生一誤差項；以及
(f)　依據該誤差項，調整該目標並聯元件之一阻抗。
於本發明之又一實施例中，前述步驟(b)至(f)會重複執行複數次。而於再一實施例中，前述步驟(a)至(f)會重複執行，但每次重複執行時，會於步驟(a)中選擇一不同的目標並聯元件。(In a yet further embodiment,steps(a) to(f) are repeated but in step(a) a different subject shunt element is selected.)
本發明係關於一種階梯電路，尤其係關於一種可校準之階梯電路的方法與裝置。雖然本說明書提供了實施本發明之較佳實施例(例如是：R-2R ladder階梯電路)，然該些實施例並非用以限制本發明之實施，本技術領域具有通常知識者可依據本說明書之揭露內容，對本發明施以該些實施例以外的均等變化實施。另外，涉及先前技術之內容將不予詳述，以專注於對本發明之技術特徵之說明。
本發明可應用於任何種類的階梯電路(例如：R-2R ladder circuit、或是其他形式的節電阻式階梯電路)。舉例而言，圖2繪示了一四位元節電阻式階梯電路200，用以說明本發明如何進行實作，然此僅為舉例，並非對本發明之限制。又如本說明書之先前技術中所述，對一四位元數位至類比轉換電路(digital-to-analog converter；DAC)而言，最糟的微分非線性度(differential non-linearity；DNL)會發生在當DAC控制碼之增量係從編碼7(D[3:0]=0111，亦即除了最大有效位元(most-significant bit；MSB)以外之所有控制碼位元均為1)變成編碼8(D[3:0]=1000，亦即除了最大有效位元以外的所有控制碼位元均為0)時。因此，本發明係尋求校準對應MSB之一並聯電阻器，藉此使輸出準位(output level)的增量變化於編碼7變成編碼8時，仍能儘可能地近似於理想值(亦即VLSB )。本發明用來校準對應MSB之電路(MSB cell)的方法說明如下。首先，將一控制碼設為編碼7(apply code 7)，同時將一終端電阻器(termination resistor)連接至邏輯高電壓(即VREF )，藉此產生一第一輸出電壓，該第一輸出電壓具有一額定準位8×VLSB ；取樣位於一負載之輸出電壓，將其儲存為一第一取樣電壓；接著，將該控制碼設為編碼8，同時將該終端電阻器接地(亦即邏輯低電壓)，藉此產生一第二輸出電壓，該第二輸出電壓具有一額定準位8×VLSB ；取樣位於該負載之輸出電壓，並將其儲存為一第二取樣電壓；將該第一取樣電壓減去該第二取樣電壓，以得到一誤差項，若該誤差項係為正值，表示該第一取樣電壓大於該第二取樣電壓，亦即表示對應MSB之電阻器(MSB resistor，後稱MSB電阻器)之電阻值過大，此時微幅減少該MSB電阻器之電阻值，而若該誤差項為負值，表示該第一取樣電壓小於該第二取樣電壓，亦即表示該MSB電阻器之電阻值過小，此時微幅增加該MSB電阻器之電阻值。上述過程會反覆實施，以逐漸減少該二取樣電壓間的差異。藉此，該MSB電阻器之電阻值可被校準，使得編碼8之輸出準位能夠趨近於編碼7之輸出準位再加上VLSB 。
圖2A為依據本發明所顯示之一實施例。DAC 200包含一核心電路220；一校準電路210；以及一邏輯電路230。該邏輯電路230接收控制位元(control bits)D[3:0]以及二邏輯信號CAL_EN與CAL_SQ，並輸出替代控制位元(alternative control bits)D’[3:0]以及一附加控制位元C。該核心電路220類似先前技術之節電阻式階梯電路，包含：複數個串聯電阻器(即電阻器RS2、RS1與RS0)，每該電阻器具有一額定電阻值R；複數個並聯電阻器(即電阻器RP3、RP2、RP1與RP0)，每該並聯電阻器具有一額定電阻值2R(即電阻值R的二倍)；以及一終端電阻器RT，具有一額定電阻值2R。該些並聯電阻器RP3～RP0耦接該替代控制位元D’[3:0]，而該終端電阻器RT耦接該附加控制位元C。不同於圖1所示之習知節電阻式階梯電路100，此處對應MSB的並聯電阻器RP3係可調整且由一K位元編碼值(K-bit code word)E來控制。當前述邏輯信號CAL_EN為0時，DAC 200運作於一正常模式，並表現得如同圖1之習知節電阻式階梯電路100，在此模式下，該替代控制位元D’[3:0]等於控制位元D[3:0]，且該附加控制位元C等於0，該些並聯電阻器RP0～RP3分別連接至控制位元D[0]、D[1]、D[2]及D[3]，而該終端電阻器RT則接地(邏輯0之電壓準位)。又，當該邏輯信號CAL_EN為1時，DAC 200運作於一校準模式，其中：當前述邏輯信號CAL_SQ為1時，除了電阻器RP3(即對應MSB之並聯電阻器)以外的所有並聯電阻器以及該終端電阻RT均連接至VREF (邏輯1之電壓準位)，此時電阻器RP3係接地(邏輯0之電壓準位)；當邏輯信號CAL_SQ為0時，除了電阻器RP3(即對應MSB之並聯電阻器)以外的並聯電阻以及該終端電阻RT均接地，此時電阻器RP3係連接至VREF 。校準電路210於邏輯信號CAL_EN為1時被致能，當被致能時，校準電路210接收輸出電壓VOUT 並相應地更新該K位元編碼值E；當校準電路未被致能時，該K位元編碼值E即保持不變。至於校準之原理如後所述。
前述四個並聯電阻器RP0～RP3係分別直接連到控制位元D[0]、D[1]、D[2]與D[3]，不同於此的是：我們可利用多工器MUX0、MUX1、MUX2及MUX3來分別產生替代控制位元D’[0]、D’[1]、D’[2]與D’[3]，以連接至該四個並聯電阻器RP0～RP3。當前述邏輯信號CAL_EN為0時，替代控制位元D’[3:0]等於控制位元D[3:0]，且附加控制位元C等於0，此時DAC 200運作於一正常模式；而當該邏輯信號CAL_EN為1時，若邏輯信號CAL_SQ亦為1，則替代控制位元D’[3:0]等於0111(即編碼7)，而若邏輯信號CAL_SQ為0，替代控制位元D’[3:0]就等於1000(即編碼8)。至於終端電阻器RT則連接至由多工器MUXC所產生之附加控制位元C，當邏輯信號CAL_EN為0時，附加控制位元C等於0，其它情形下附加控制位元C等於邏輯信號CAL_SQ。因此，終端電阻器RT只在校準模式下以及施予編碼7之情形下才連接至VREF (即邏輯1之電壓準位)，其它情形下，終端電阻器RT接地(即邏輯0之電壓準位)。
於一較佳實施例中，當校準模式啟動時(即邏輯信號CAL_EN等於1時)，邏輯信號CAL_SQ會是一串信號值交替於1與0之間的序列，因此，DAC 200在校準模式下會於編碼7(當邏輯信號CAL_SQ等於1)及編碼8(當邏輯信號CAL_SQ等於0)之間交替運作。於編碼7之期間，終端電阻RT連接至VREF ，使得輸出電壓VOUT 處於一第一準位，其名義上具有一電壓8×VLSB (等於VREF )；於編碼8之期間，只有對應MSB之並聯電阻器RP3會連接至VREF ，使得輸出電壓VOUT 處於一第二準位，其名義上同樣地具有一電壓8×VLSB (等於VREF )。然而，由於製程精確性有限，上述第一準位與第二準位會有所不同。校準電路210包含一取樣及保持電路(sample-and-hold circuit；S/H)、一調變器(MOD)214、一積分器(INT)216以及一類比至數位轉換器(ADC)218。該取樣及保持電路212對輸出電壓VOUT 進行取樣及保存，因此該取樣及保持電路212之輸出X會交替變換於前述第一準位(當邏輯信號CAL_SQ等於1)及第二準位(當邏輯信號CAL_SQ等於0)之間；調變器214接收取樣及保持電路212之輸出X，並將該輸出X乘以1(當邏輯信號CAL_SQ等於1)或-1(當邏輯信號CAL_SQ等於0)以產生一輸出Y；積分器216對調變器214之輸出Y執行一累積加總，藉以產生一輸出Z。根據上述，積分器216之輸出Z代表前述第一準位與第二準位間之差異的累積總合。該輸出Z接著被一類比至數位轉換器(ADC)218轉換為前述K位元控制值E，藉以控制一可調整單元i3之準位。若該第一準位大於該第二準位，該K位元控制值E將調高以增加該可調整單元i3之準位；若該第一準位小於該第二準位，該K位元控制值E將調低以減少該可調整單元i3之準位。藉由上述方式，可調整單元i3之準位會於一回授迴路中而被調整，藉此使得該第一準位趨近該第二準位，將編碼7與編碼8之間的微分非線性度DNL減少至最小。
本發明之目的與技術特徵可由許多不同的實施例來體現。本發明並不限於節電阻式階梯電路(R-2R ladder)，例如：使用其他種類、其他形式的元件所形成的阻抗值(例如是：電晶體、電容、電感、或是任幾種的組合、或是任一種與電阻的組合)的階梯電路。舉例來說，本發明可應用於一節電容切換式階梯電路(switch-capacitor 2C-C ladder)。本發明並不限於如圖2A所示之特定電路架構，例如本發明亦可應用於如圖2B所示之節電阻式電路220B，其為本技術領域具有通常知識者能夠依據本發明之揭露內容而輕易得知的一種替代的節電阻架構，細節內容於此不予贅述(此處，並聯電阻器RP0～RP3係依據前述替代控制位元D’[3:0]各別的邏輯值，而透過多工器230～233連接至地或一虛擬接地點250；終端電阻器RT則依據前述附加控制位元C之邏輯值，而透過多工器234連接至地或該虛擬接地點250；另外，運算放大器240及回授電阻器RF則係用來為該虛擬接地點250形成一虛擬接地條件。本發明亦不限於的本說明書的實施例(例如：四位元DAC)，而可應用於任何一種形式、任一種類的、不同位元數的DAC，只要該種DAC包含一高重要性單元(more significant cell，或稱為高位元單元)以及複數個低重要性單元(less significant cells，或稱為低位元單元)，其中該高重要性單元的額定權重大於該些低重要性單元之額定權重的總合達一單位數額(by a unit amount)。接著，本發明可用來校準該高重要性單元，藉此減少該高重要性單元之權重與該些低重要性單元之權重總合加上該單位數額間的差異。本發明亦可以遞歸的方式(recursive manner)來施行，舉例來說，對一具有五個並聯電阻器RP0～RP4分別帶有權重20×VLSB 、21×VLSB 、22×VLSB 、23×VLSB 與24×VLSB 的五位元DAC而言，可先校準並聯電阻器RP3，藉此最小化編碼7與編碼8間的微分非線性度DNL，而在該並聯電阻器RP3校準後，接著可校準並聯電阻器RP4，藉此最小化編碼15(表示除了該並聯電阻器RP4以外的所有並聯電阻器皆連接至VREF )與編碼16(表示除了該並聯電阻器RP4以外的所有並聯電阻器皆接地)間的微分非線性度DNL。根據上述方式，表示可先校準一低重要性單元，然後逐步地來校準高重要性單元。
前述取樣及保持電路、多工器以及積分器(如：離散積分器)具有多種的實施例，係屬本技術領域之通常知識，因此於此不予詳述。圖3繪示了圖2之調變器214的一實施例300。實施例300包含：一取樣電容CS；複數個開關(310、320、330及340)，其依據一雙相非重疊時脈1與2來運作；以及複數個開關(350、360、370及380)，其依據邏輯信號CAL_SQ及其邏輯反轉值(由一反相器390所產生)來運作。於一相位取樣期間(此時前述時脈1等於1，而時脈2等於0)，節點X之電壓由該取樣電容CS進行取樣；而於一相位轉換期間(此時前述時脈1等於0，而時脈2等於1)，若邏輯信號CAL_SQ等於1，被取樣之電壓在沒有極性轉換的情形下被傳輸至輸出端Y，但若邏輯信號CAL_SQ等於0，被取樣之電壓會在有極性轉換的情形下被傳輸至該輸出端Y。此處，VREF 代表一固定電位節點。調變器214係具有多種實施方式，例如：使用微處理器搭配相關軔體(firmware)也可達成本發明之調變器214的功能；或是利用硬體描述語言
儘管本發明之揭露內容提供了數個特定實施例，然該些實施例僅係用來介紹而非用來限制本發明之實施。本技術領域具有通常知識者可依據本發明之揭露內容對本發明之實施施以各種均等之變化，例如增加額外之元件或替換等效之元件等。
100．．．N位元節電阻式階梯電路
111～114．．．並聯電阻器
121～123．．．串聯電阻器
130．．．終端電阻
200．．．四位元節電阻式階梯電路
210．．．校準電路
212．．．取樣及保持電路
214．．．調變器
216．．．積分器
218．．．類比至數位轉換器
220．．．核心電路
230．．．邏輯電路
220B．．．節電阻式電路
231~235．．．多工器
240．．．運算放大器
250．．．虛擬接地點
300．．．調變器實施例
310～380．．．開關
390．．．反相器
圖1顯示一習知之節電阻式階梯電路之電路圖。
圖2A顯示一自我校正之節電阻式階梯電路。
圖2B顯示另一節電阻式階梯電路。
圖3顯示一調變器。
200‧‧‧四位元節電阻式階梯電路
210‧‧‧校準電路
212‧‧‧取樣及保持電路
214‧‧‧調變器
216‧‧‧積分器
218‧‧‧類比至數位轉換器
220‧‧‧核心電路
230‧‧‧邏輯電路

Claims (19)

  1. 一種校準裝置，包含：一邏輯單元，係接收一第一邏輯信號、一第二邏輯信號以及N個控制位元，並用來輸出N個替代控制位元以及一附加控制位元，其中該N係一大於1之整數；一階梯電路，係接收該N個替代控制位元、該附加控制位元以及一調整值，並用來輸出一輸出信號；以及一校準電路，係接收該第一邏輯信號、該第二邏輯信號以及該輸出信號，並輸出該調整值；其中該階梯電路包含：N-1個串聯元件；N個並聯元件，每兩該並聯元件之間耦接一該串聯元件，每一該並聯元件之一端與每一該串聯元件之一端耦接，每一該並聯元件之另一端接收該N個替代控制位元；其中一該並聯元件之一端與一該串聯元件之一端耦接形成一第一節點；其中另一該並聯元件為一可調電阻器，該可調電阻器之一端耦接另一該串聯元件，以形成一第二節點，依據該調整值調整該可調電阻器之阻抗大小，以決定該輸出信號之大小；以及一個終端元件，其一端接收該附加控制位元，另一端耦接該第一節點。
  2. 如申請專利範圍第1項所述之校準裝置，其中每該串聯元件對應一額定阻抗，每該並聯元件對應二倍的該額定阻抗，該終端元件亦對應二倍的該額定阻抗。
  3. 如申請專利範圍第1項所述校準裝置，其中該N個並聯元件包含一高重要性並聯元件，其連接關係係由一高位元替代控制位元所控制，該N個並聯元件另包含N-1個低位元並聯元件，其連接關係分別由N-1個低位元替代控制位元所控制，且該高位元並聯元件可依據該調整值進行調整。
  4. 如申請專利範圍第3項所述之校準裝置，其中該N個替代控制位元與該N個控制位元具有相同的邏輯值，且當該第一邏輯信號為0時，該附加控制位元為0。
  5. 如申請專利範圍第4項所述之校準裝置，其中該高位元替代控制位元係該第二邏輯信號之一邏輯反相值，而當該第一邏輯信號為1時，該N-1個低位元控制位元與該附加控制位元均具有與該第二邏輯信號相同之邏輯值。
  6. 如申請專利範圍第1項所述之校準裝置，當該第一邏輯信號為1時，無論該第二邏輯信號之值為何，該輸出信號實質上均具有相同值。
  7. 如申請專利範圍第6項所述之校準裝置，其中該調整值係由該校準電路來進行調整，因此當該第一邏輯信號為1時，無論該第二邏輯信號之值為何，該輸出信號實質上具有相同值。
  8. 如申請專利範圍第1項所述之校準裝置，其中該校準電路包含：一取樣電路，取樣該輸出信號，以產生一取樣信號；一調變電路，依據該第二邏輯信號以調變該取樣信號，藉以產生一誤差信號；一積分器，積分該誤差信號以產生一調整信號；以及一類比至數位轉換器，將該調整信號轉換為該調整值。
  9. 如申請專利範圍第8項所述之校準裝置，其中該校準電路在該第一邏輯信號為1時被致能，當該第一邏輯信號為0時，該調整值固定不變。
  10. 一種校準一階梯電路之方法，該階梯電路包含N個並聯元件、N-1個串聯元件以及一個終端元件，其中該N為一大於1之整數，該方法包含下列步驟： (a)從該N個並聯元件中選擇一目標並聯元件以進行校準；(b)從該N個並聯元件中分辨出一次群組，該次群組所包含之該些並聯元件之重要性小於該目標並聯元件；(c)在致能該目標並聯元件以及禁能該終端元件與其餘該/該些並聯元件之狀態下，藉由取樣該階梯電路之一輸出電壓，得到一第一取樣信號；(d)在致能該終端元件與該次群組中的每該並聯元件以及禁能其餘該/該些並聯元件之狀態下，藉由取樣該階梯電路之該輸出電壓，得到一第二取樣信號；(e)依據該第一取樣信號之值與該第二取樣信號之值，以產生一誤差項；以及(f)依據該誤差項，調整該目標並聯元件之一阻抗；其中每兩該並聯元件之間耦接一該串聯元件，每一該並聯元件之一端與每一該串聯元件之一端耦接，每一該並聯元件之另一端接收該N個替代控制位元；其中一該並聯元件之一端與一該串聯元件之一端耦接形成一第一節點；其中另一該並聯元件為一可調電阻器，該可調電阻器之一端耦接另一該串聯元件，以形成一第二節點，依據該調整值調整該可調電阻器之阻抗大小，以決定該輸出信號之大小；以及該終端元件之一端接收該附加控制位元，另一端耦接該第一節點。
  11. 如申請專利範圍第10項所述之方法，其進一步包含：重複執行步驟(b)到(f)達複數次。
  12. 如申請專利範圍第10項所述之方法，其進一步包含：重複執行步驟(a)到(f)，但每次重複執行步驟(a)時，選擇一不同之目標並聯元件。
  13. 如申請專利範圍第12項所述之方法，其中該不同之目標並聯元件之重要性高於先前所選擇之該目標並聯元件之重要性。
  14. 如申請專利範圍第10項所述之方法，其中該目標並聯元件之調整係為了最小化該誤差項之值。
  15. 如申請專利範圍第10項所述之方法，其中每該串聯元件名義上具有一額定阻抗，每該並聯元件名義上具有二倍的該額定阻抗，該終端元件名義上亦具有二倍該額定阻抗。
  16. 如申請專利範圍第10項所述之方法，其中當一並聯元件之一端耦接至一第一電壓時，該並聯元件被致能，而當該並聯元件之該端耦接至一第二電壓時，該並聯元件被禁能，又當該終端元件之一端耦接至該第一電壓時，該終端元件被致能，而當該終端元件之該端耦接至該第二電壓時，該終端元件被禁能。
  17. 如申請專利範圍第10項所述之方法，其中當一並聯元件之一端耦接至一虛擬接地點時，該並聯元件被致能，而當該並聯元件之該端接地時，該並聯元件被禁能，又當該終端元件之一端耦接至該虛擬接地點時，該終端元件被致能，而當該終端元件之該端接地時，該終端元件被禁能。
  18. 如申請專利範圍第17項所述之方法，其進一步包含使用一運算放大器來實現該虛擬接地點。
  19. 一種校準裝置，包含：一邏輯單元，用來接收一第一邏輯信號、一第二邏輯信號以及複數個第一控制信號，並用來輸出複數個第二控制信號；一階梯電路，用來接收該複數個第二控制信號以及一調整值，並用來輸出一輸出信號；以及一校準電路，用來接收該第一邏輯信號、該第二邏輯信號以及該輸出信號，並用來輸出該調整值；其中該階梯電路包含： N-1個串聯元件；N個並聯元件，每兩該並聯元件之間耦接一該串聯元件，每一該並聯元件之一端與每一該串聯元件之一端耦接，每一該並聯元件之另一端接收該N個替代控制位元；其中一該並聯元件之一端與一該串聯元件之一端耦接形成一第一節點；其中另一該並聯元件為一可調電阻器，該可調電阻器之一端耦接另一該串聯元件，以形成一第二節點，依據該調整值調整該可調電阻器之阻抗大小，以決定該輸出信號之大小；以及一個終端元件，其一端接收該附加控制位元，另一端耦接該第一節點。
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