JPH06104754A

JPH06104754A - 梯子型抵抗をトリミングするための既埋設修正データメモリを備えた多段アナログデジタル変換器

Info

Publication number: JPH06104754A
Application number: JP5161692A
Authority: JP
Inventors: Michael K Mayes; マイケル・キース・メイズ; Sing W Chin; シン・ワー・チン
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1992-07-02
Filing date: 1993-06-30
Publication date: 1994-04-15
Also published as: US5218362A

Abstract

(57)【要約】【目的】変換器回路の梯子型抵抗における非線形性を
間接的に修正するための方法及びその装置を提供する。【構成】階段状の一連の基準電圧を生成するための少
なくとも1つの梯子型抵抗回路と入力電圧またはその入
力電圧から導出された電圧を前記階段状の一連の基準電
圧の少なくともサフ゛セットと比較するための1組の比較回路
とを備えたアナロク゛テ゛シ゛タル変換器(ADC)である。ADC中の既
埋設メモリアレイは梯子型抵抗の各タッフ゜ホ゜イント即ち各基準電圧
に対応するテ゛シ゛タル値を格納する。第1変換サイクル中に一連
の基準電圧との入力電圧の比較に基づき概算変換値を生
成する。この値は入力電圧に最も近い電圧を有するもの
として選択された梯子型抵抗のタッフ゜ホ゜イントの1つに対応す
る。第2変換サイクル中には前記概算変換値の入力電圧に基
づいて導出された電圧が一層小さい範囲の基準電圧と比
較されて一層精細な分解能の変換値が生成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、アナログデジ
タル変換器（ＡＤＣ）に関し、特に、変換器回路の梯子
型抵抗における非線形性を間接的に修正するための方法
及びその装置であって、その梯子型抵抗の各段毎に既埋
設メモリアレイ中に修正データを格納し、次いでその格
納されたデータを用いて、ＡＤＣの梯子型抵抗により生
成されたタップポイントの基準電圧を線形化することに
より前記非線形性を修正する前記方法及びその装置に関
するものである。

【０００２】

【従来の技術】多段アナログデジタル変換器（ＡＤＣ）
は、入力電圧の高分解能によるデジタル表現を生成する
ために、２つ以上の連続した変換サイクルを用いて、入
力電圧を連続的で精細な範囲の基準電圧と比較する、電
子回路である。

【０００３】フラッシュ及び多段ＡＤＣの両者における
重要な要素は、１組の階段状の基準電圧を生成するため
に用いられる梯子型抵抗(resistor ladder)である。一
般に、基準電圧Ｖ_refは、２^N個からなる梯子型抵抗によ
り等しい大きさの電圧段に分圧される。次いで入力電圧
は、デジタル形式へと変換されるその入力電圧の大きさ
を決定するために、前記各電圧段と比較され、または少
なくとも前記電圧段のサブセットと比較される。多段Ａ
ＤＣのアーキテクチャ及び動作については以降で一層詳
細に説明することとする。

【０００４】ここでのキーポイントは、梯子型抵抗にお
ける２^N個の抵抗の全てが精確に等しい抵抗値を有する
ことが極めて重要であるということである。特に、多段
ＡＤＣの場合には、0.025％の抵抗値変化であっても、1
2ビットＡＤＣの線形性及び精度に悪影響を与える可能
性がある。しかし、ＡＤＣの製造に用いられる標準的な
半導体回路の製造技術では、0.2％程度の抵抗値の不一
致を有する抵抗が生成されることが多い。精確な抵抗値
を有する抵抗を生成するためのレーザを用いた抵抗のト
リミングは当業界で周知のものであるが、体積が大きく
中程度のコストを要するＡＤＣにとっては、財政上実施
可能なものではない。また、ＡＤＣの非線形性を修正す
るための当業界で公知の別の技術には、メモリ中に修正
値のテーブルを格納し、次いでコンピュータソフトウェ
アを用いて、前記の格納されたテーブルから読み出した
対応する修正値でＡＤＣにより出力される各デジタル値
を調整する、という技術がある。しかし、この技術は多
くの商業的用途に適さないものである。その理由として
は、その用途でマイクロプロセッサまたはマイクロコン
トローラが使用されないこと、または、その関連装置の
記憶装置またはマイクロプロセッサの計算サイクルが前
記技術を用いるのに充分なものでないこと、または、前
記技術が充分に高精度でないこと、などが挙げられる。

【０００５】

【発明が解決しようとする課題】本発明の主な目的は、
ＡＤＣの梯子型抵抗における抵抗の実行抵抗値を「トリ
ミング」するための、埋設された修正メモリ及び関連す
る内部電圧調整回路を備えた、改善されたＡＤＣ回路を
提供することである。本発明のもう一つの目的は、付加
的な梯子型抵抗または付加的な比較回路を使用する必要
なしに、生成されるデジタル変換値の分解能を10ビット
から12ビットまで増大させることである。

【０００６】

【課題を解決するための手段】要するに、本発明は、階
段状の一連の基準電圧を生成するための少なくとも１つ
の梯子型抵抗回路と、入力電圧またはその入力電圧から
導出された電圧を前記階段状の一連の基準電圧の少なく
ともサブセットと比較するための１組の比較回路とを備
えたアナログデジタル変換器（ＡＤＣ）で用いられるも
のである。更に、ＡＤＣは、梯子型抵抗の各タップ(ta
p)ポイントに対応し従って各基準電圧に対応するデジタ
ル値を格納するための埋設されたメモリを備える。上述
の比較回路の各々は２つの入力ノードを有し、その一方
は梯子型抵抗からの基準電圧を受容し、他方は入力電圧
から導出された電圧を受容する。

【０００７】第１変換サイクル中に、階段状の一連の基
準電圧との入力電圧の比較に基づいて概算変換値が生成
される。この概算変換値は、入力電圧に最も近い電圧を
有するものとして選択された梯子型抵抗のタップポイン
トのうちの１つに対応する。第２変換サイクル中には、
前記概算変換値の入力電圧に基づいて導出された電圧
が、一層小さい範囲の基準電圧と比較されて、一層精細
な分解能の変換値が生成される。本発明によれば、第２
変換サイクル中で使用される比較器の２つの入力ノード
の内の一方における電圧は、前記第１変換サイクルから
の概算変換値に対応するＡＤＣの既埋設メモリ中に格納
されたデジタル値に比例する量によって調節され、これ
により、梯子型抵抗の抵抗値の非均一性が全て修正され
る。最初の２つの変換サイクルにより入力電圧を表す10
ビットのデジタル値が生成される。

【０００８】第３変換サイクルでは、分解能の２つの別
のビットが「逐次近似」回路を用いて変換値に加えられ
る。更に、第３変換サイクルはまた、値Ｆ_outの最初の1
0ビットにおける±６の最下位ビットまでの誤差を修正
する。２進加重(binary weighted)コンデンサを用いて
基準電圧の組み合わせを選択的に切り換えることによ
り、１組の連続する比較電圧が第３サイクル中で生成さ
れる。その結果として得られる比較電圧は、１つの最下
位ビットのインクリメントで階段化し（即ち電圧段はＡ
ＤＣの変換値の最下位ビットに関連する）、最初の２つ
の変換サイクル中に生成された10ビット値に関連する電
圧の上下の所定範囲の電圧を含む。次いで、入力電圧か
ら導出された電圧が、連続する比較電圧と比較されて修
正値が生成される。この修正値は、最初の２つの変換サ
イクル中に生成された10ビットの値と組み合わされて生
成された12ビットの変換値である。

【０００９】本発明の更なる目的及び特徴は、以下の詳
細な説明及び上記特許請求の範囲を図面と関連して参照
することにより一層容易に明確になることと思われる。

【００１０】

【実施例】図１はアナログデジタル変換器（ＡＤＣ）10
0の好適実施例を示すブロック図である。このＡＤＣ100
は単一の半導体集積回路として実施されたものである。
同図が機能ユニットを示し、またＡＤＣの主梯子型抵抗
等の幾つかの回路の構成要素が前記機能ユニットの内の
複数のものにより共用されている、ということに留意す
ることが重要である。

【００１１】12ビット多段ＡＤＣの基本動作ＡＤＣ100は、入力電圧Ｖinを受容し、ＡＤＣのタイミ
ングコントローラ102のトリガを行う変換開始信号の受
信時にその電圧のデジタル値への変換を開始する。前記
タイミングコントローラ102は、ＡＤＣの種々の回路の
動作を制御するタイミング信号T1,T2,T3,T4を生成す
る。変換処理が終了すると、ＡＤＣ100は、基準電圧Ｖr
efpとＶrefnとの間の電圧範囲に対する入力電圧のデジ
タル値を表す12ビット値Ｆoutを0.5最下位ビットの精度
で生成する。ここで、１LSB（最下位ビット）＝（Ｖrefp−Ｖrefn）／４０９６である。１LSBは、ＡＤＣの変換値の最下位ビットに関
連する電圧段である。ＡＤＣ100の動作を説明するた
め、Ｖrefp＝5.00(V)、Ｖrefn＝0.00(V)、１LSB≒1.22
(mV)と仮定することにする。しかし、本発明は、上記以
外の基準電圧範囲を用いた場合、またＡＤＣが異なる数
の出力ビットを有する場合であっても、同様に適用可能
なものである。

【００１２】ＡＤＣの動作の各相に関する以下の説明で
は、図１の機能ブロック図及びその他の図に示す特定の
回路を参照することとする。

【００１３】Ｖinサンプリング期間時間t1の間に、入力信号Ｖinがサンプリングされてコン
デンサ104に格納され、3ビット概算回路106により3ビッ
ト概算値VEが生成される。ここで図３を参照する。電圧
概算回路106は、その動作が入力信号のサンプリング期
間T1と重複するもので、Ｖinが存在する粗い範囲を決定
する。より詳細には、電圧概算回路106は、基準電圧Ｖr
efpとＶrefnとの間の６つの基準電圧レベル、即ち3/16
Ｖrefp〜13/16Ｖrefpを生成するように配置された６つ
のタップを有する梯子型抵抗108を備えたものである。
６つの比較器からなる１組の比較器110は、６つの基準
電圧をＶinと比較する。その比較器110からの６つの２
進出力は、エンコーダ112により3ビット値VEへと変換さ
れる。特に、比較器からの６つの出力は、全部で７つ値
を有することができ（111111,111110,...,000000の７
つ。ここで、最も左のビットは最も高い比較電圧に対応
する）、その値は3ビット値000〜110へと写像される。

【００１４】第１変換サイクル図１及び図４を参照する。３つの変換サイクルの各々に
おいて4ビットフラッシュアレイ120が使用される。ＡＤ
Ｃの第１変換サイクルの開始時には、T2が活動状態とな
り、64in-16outアナログマルチプレクサ122に対して電
圧概算回路106からの値VEが使用されて、64out梯子型抵
抗124により生成された64の基準電圧の内の16の基準電
圧が選択される。図４に示すように、64の基準電圧は、
8つからなる8グループに分割され、その8グループの内
の隣接する2グループがVEの値に基づいて選択される。
選択された16の基準電圧（MSB1〜MSB16で示す）は、16
の比較器CP1〜CP16によりＶinと比較される。

【００１５】更に詳細には、以降で図７に関連して説明
するように、比較器CPiが切換コンデンサを用いて、各
比較器CPiにより行われる比較が次式の通りとなるよう
に、第１変換サイクル中で行われる電圧比較に対して0.
5LSBのオフセットを加える。

【００１６】MSBi−Ｖin−0.5LSB＞０この式は、以下の通り改めることができる。

【００１７】MSBi−0.5LSB＞Ｖin LSBの1/2だけオフセットさせるのは、入力電圧が２つの
間の中間点を通る際にデジタル出力値が或る値からその
次の値へとシフトしなければならない、というのがＡＤ
Ｃ回路に関する標準的な仕様であるためである。例え
ば、ＡＤＣのデジタル出力値は、入力電圧Ｖinが0.5LSB
を超えて上昇した場合に、0から1へと切り換わる。

【００１８】16の比較器の出力は、全部で17の出力値を
有することが可能であり（111...111, 111...110, ...,
000...000の17種。ここで、最も左のビットは比較回路
CP16に対応し、最も右のビットは比較回路CP1に対応す
る）、その出力値の最後は「違法値」である。これは、
その値が、3ビット概算回路106により選択された電圧の
範囲をＶinが超えていることを示すからである。比較回
路CPiからの16の２進出力は、エンコーダ126により4ビ
ット値F1へと変換される。図１に示すように、値F1は、
第１変換サイクルの最後に、信号T2のダウンエッジでラ
ッチ1に格納される。値F1は、第２変換サイクルが開始
するまで、ＡＤＣ中の他の回路に対して利用可能にはな
らない。

【００１９】ＡＤＣの３つの全ての変換サイクルまたは
フラッシュ段階においては、同一のエンコード回路126
が用いられる。このエンコーダ126は、「０」を出力す
る比較器の数を表す4ビット値を出力するもの、または
それと等価的に、比較器の出力が「０」から「１」へ遷
移する一連の比較器中の位置を表す4ビット値を出力す
るものとみなすことができる。

【００２０】ここで図１及び図５を参照する。3ビット
の概算電圧範囲値VE及び4ビットの第１変換サイクル値F
1がエンコーダ130により組み合わされて、6ビット値MA
が生成される。梯子型抵抗124から得られる64の基準電
圧をＶref1〜Ｖref64とすると（ここでＶref64＝Ｖref
p）、値MAはＶinを超える最も低い基準電圧の選択を表
す。好適実施例では、エンコーダ130は、VE・1000₂＋F1
という加算を行う（即ち、最下位ビットに3つの０が連
結されたVEをF1に加算する）6ビット加算回路として実
施される。ここで添え字「₂」は、基底が２（即ち２
進）の数値であることを示すものである。

【００２１】第２変換サイクル第２変換サイクルでは、第１変換サイクルで生成された
6ビット値MAが、逆にアナログ信号Ｖdacへと変換され、
このＶdacから入力電圧Ｖinが減算されて、残留電圧Ｖr
esが生成される。次いで、その残留電圧Ｖresが、ＡＤ
Ｃの第２変換サイクル中で4ビットデジタル値へと変換
される。既に上述したように、MAの値は、Ｖinより大き
い最低の基準電圧に対応するように選択されており、従
って、ＶdacがＶinより大きいことは既知である。その
結果として、残留電圧Ｖresは正である（即ち、Ｖrefn
より大きい）ことが保証される。また、梯子型抵抗の隣
接するタップポイント間の電圧段がＶrefp／64であるの
で、Ｖresの大きさがＶrefpの1/64より大きくない（即
ち、64LSBより大きくない）ことも保証される。

【００２２】例えば、入力電圧Ｖin＝120LSBである場合
には、MA＝000001となり、Ｖdac＝128LSBとなり（電圧
修正の調整後）、Ｖres＝8LSBとなる。

【００２３】6ビット値MAのアナログ電圧信号Ｖdacへの
変換は、「固有の」デジタルアナログ変換器132により
行われる。このデジタルアナログ変換器132は、MAに対
応する梯子型抵抗124による基準電圧出力を単に選択す
るものである。図５に示すように、デジタルアナログ変
換器132は、好適実施例では、信号MSB1〜MSB16の内の１
つを出力する16in-1outアナログマルチプレクサとして
実施されている。

【００２４】従来の技術の欄にて説明したように、梯子
型抵抗124により生成される基準電圧は、梯子型抵抗を
構成する各抵抗における非均一性により、完全な線形性
を有していない可能性がある。例えば、i番目のタップ
ポイントからの基準電圧が、５(mV)だけ高すぎた場合に
は、第２変換サイクル中で測定された残留電圧Ｖresが
５(mV)だけ高すぎることになり、これにより、生成され
た変換値Ｆoutの下位ビットがスキューすることにな
る。本発明では、ＡＤＣは、有効なタップポイントの基
準電圧が0.25LSB以内（即ち、Ｆoutの最下位ビットに関
する電圧揺動(swing)の1/4以内）で線形性を有するよう
に、梯子型抵抗124により生成される各基準電圧を修正
するための「修正回路」を備えている。

【００２５】図１及び図５に示すように、第１変換サイ
クルからの値MAは、マルチプレクサ138を介してＡＤＣ
の既埋設メモリアレイ140のアドレスポートへと送ら
れ、次いでメモリアレイ140が、第１変換サイクルによ
り選択された基準電圧Ｖdacに対応する２つの値DAC-C,D
AC-Fを出力する。好適実施例では、メモリアレイ140
は、64×7アレイのＥＥＰＲＯＭ（電気的に消去可能な
読み出し専用メモリ）を備えている。既埋設メモリアレ
イ140は、ＥＥＰＲＯＭセルを用いて実施され、その中
に格納されたトリミング値が、最初にデフォルト値DAC-
C(i)＝００００₂、DAC-F(i)＝０００₂（但しi＝0〜63）
にセットされ、その後に修正されるようになっている。

【００２６】ここで図４及び図６を参照する。図４に示
す0〜64LSB（即ちＶrefp/64）の電圧範囲にわたる梯子
型抵抗124における最も下側の抵抗は、図６に示すよう
な16の一層小さな抵抗R1〜R16へと分割される。本質的
に、この「LSB梯子型抵抗」は図４の「MSB梯子型抵抗」
と直列に接続されているものとみなすことができる。第
２及び第３変換サイクルでは、その梯子型抵抗124の下
部のみが使用され、変換電圧範囲の1/64のみが使用され
る。16の比較器CP1〜CP16が、残留電圧Ｖresを、LSB梯
子型抵抗のタップポイントで生成された16の基準電圧と
比較する。ここで、前記基準電圧は4LSBの段で0LSB〜64
LSBの範囲を有している。それらの比較器CPiは、第１変
換サイクル中で使用した１組の比較器と同一のものであ
る。

【００２７】図６に示すように、期間T1で梯子型抵抗12
4が使用されて、比較器CP1〜CP16で使用される30LSBの
基準電圧が生成される。図６の梯子型抵抗124における
抵抗R8が、大きさが半分の２つの抵抗R8A,R8Bとして実
施されて、30LSBの基準電圧が生成可能となっているこ
とに留意されたい。

【００２８】また、図６に示す比較回路の順序は、その
比較器出力がデコードされる方法という点で「逆」にな
っていることに留意されたい。即ち、第２変換サイクル
中に生成された値F2は、値「0」を出力する比較器の数
に等しく、また代替的には、F2は、CP1で始まる比較回
路の索引のうち値0を出力する最後の比較回路の索引に
等しい。

【００２９】ここで図７を参照する。各比較回路CPi
は、容量性結合により、切り換えられたコンデンサ150,
152,154,156,158,160,162,164を介して電圧信号を受信
する。ＡＤＣが各々の変換サイクルを開始すると、比較
器166上のリセット回路（図示せず）がその２つの入力
ノード168,170上の電圧を精確に同一の電圧（例えば、
回路の接地電圧）にリセットして、比較器がそのトリッ
プ(trip)ポイントにセットされるようにする。また、こ
の際には、切り換えられた各々のコンデンサにおける前
記入力ノードと反対側にある電極が初期電圧レベルにセ
ットされ、これを図７に符号(T1)で示す。より詳細に
は、コンデンサ150の切り換えられた電極はT1中にＶin
にセットされ、コンデンサ152の切り換えられた電極はT
1中に32LSBにセットされ、コンデンサ162の切り換えら
れた電極はT1中に30LSBにセットされ、図７における他
の全ての切り換えられたコンデンサの電極は0(V)（実際
にはＶrefn）にセットされる。

【００３０】第１変換サイクル中では、T2が活動状態で
あり、コンデンサ150がＶinからMSBiへと切り換えら
れ、これにより（MSBi−Ｖin）に比例する電圧がノード
168上に印加される。従って、ノード168上に正の電圧が
加えられた比較器は或る出力を生成し、その他の比較器
はそれとは逆の出力を生成することになる。

【００３１】第２変換サイクル中では、コンデンサ150
を電圧レベルＶinから電圧レベルＶdacへと切り換える
ことにより時間T3においてノード168上に残留電圧Ｖres
が生成されて、それらの２つの電圧間の電位差に対応す
る電圧レベルが容量的にノード168上に送る。

【００３２】Ｖres＝Ｖdac−Ｖin 更に、コンデンサ152,154は、２つの修正電圧をノード1
68上に容量的に送る。図８に示すように、メモリ140か
ら読み出された値DAC-Cは、「固有のＤＡＣ」180を用い
てアナログ電圧Ｖdac-cに変換される。前記ＤＡＣ180
は、好適実施例では、0LSBと60LSBとの間の基準電圧の
内の１つを出力する16in-1outアナログマルチプレクサ
として実施されている。対応するコンデンサ152がコン
デンサ150の大きさの1/4であるため、及びコンデンサ15
2が時間T1において32LSBという電圧に初期設定されるの
で、Ｖdac-cが32LSBより小さい場合には、ノード168上
での粗修正は負となる。以下の表１に、DAC-Cに関する
修正値と、結果として得られるＶdac-cの値と、ノード1
68上に加えられるトリミングとの関係を示す。

【００３３】

【表１】

【００３４】ここで図９を参照する。メモリ140から読
み出された精細トリミング値DAC-Fは、もう１つの「固
有のＤＡＣ」182を用いてアナログ電圧Ｖdac-fに変換さ
れる。このＤＡＣ182は、好適実施例では、0LSBと14LSB
との間の基準電圧の内の１つを出力する8in-1outアナロ
グマルチプレクサとして実施されている。その梯子型抵
抗の下部の４つの抵抗のそれぞれが、半分の大きさの２
つの抵抗として実施されており、2LSB段で基準電圧が生
成可能となっている点に留意されたい。

【００３５】また、対応するコンデンサ152（図７参
照）はコンデンサ150の大きさの1/8であり、コンデンサ
152は時間T1において0(V)という電圧に初期設定され
る。以下の表２に、DAC-Fに関する修正値と、結果とし
て得られるＶdac-fの値と、ノード168上に加えられるト
リミングとの関係を示す。

【００３６】

【表２】

【００３７】従って、ノード168上の修正された残留電
圧Ｖres^**は次式の通り定義される。

【００３８】Ｖres^**＝Ｖdac−Ｖin＋（Ｖdac-c−32LS
B）/4＋Ｖdac-f/8 ここで図７を参照する。コンデンサ150と同一の静電容
量を有する３つのコンデンサ156,158,160は全て、時間T
3において、0(V)から(16-i)・4LSBに等しい電圧へと切り
換えられる。従って、比較器CP1の場合、それらのコン
デンサは0(V)から60LSBへと切り換えられ、また比較器C
P16の場合には、それらのコンデンサは0(V)から0LSBへ
と切り換えられる。

【００３９】また、コンデンサ162を時間T1における30L
SBから時間T3における24LSBへと切り換えることにより
1.5LSBのオフセットがノード170上に生成される（即ち
(30-24)LSB/4=1.5LSB）。その結果、各比較回路CPiは以
下に示す比較を行う。

【００４０】Ｖres^**＞(16-i)・4LSB−1.5LSB 16の比較器CP1〜CP16に関するノード170上の比較電圧
は、58.5LSB（CP1の場合）から-1.5LSB（CP16の場合）
までの範囲に及ぶ。下側の比較器から１つだけ上側の比
較器に移ると比較電圧が降下するのは、Ｖinが（Ｖres
が64LSBの周辺に「折り返す(wrap back)」まで）上昇す
るとＶres^**が降下するからである。従って、所与の値M
Aについて、Ｖinが上昇する（Ｖres^**が降下する）と、
「１」を出力するための第１の比較器CPiが一層大きな
値iへと上方に移り、このため「０」を出力するための
比較器の数が増大する。

【００４１】例えば、入力電圧Ｖin＝123.2LSBである第
２変換サイクルの動作について考察する。MA＝000001と
なり、Ｖdac＝128LSB（電圧修正の調整後）となり、Ｖr
es＝4.8LSBとなる。この例では、比較器CP1〜CP14（比
較電圧の範囲は58.5LSB〜6.5LSB）はそれぞれ「０」を
出力し、比較器CP15,CP16（比較電圧の範囲は2.5LSB〜-
1.5LSB）はそれぞれ「１」を出力する。従って、第２変
換サイクルにより生成される値F2は1110（即ち１４₁₀）
となる。

【００４２】上述の等式における1.5LSBのオフセット
は、実際にはトリップポイントの電圧からの2LSBのオフ
セットであり、それ以外の場合にはCP1〜CP16のそれぞ
れに関する60.5LSB〜0.5LSBまでの範囲にわたる。或る
入力電圧について、その2LSBのオフセットにより、実際
のトリップポイント電圧が用いられる場合より１（即ち
4LSB）だけ小さくなるように値F2が生成される。例え
ば、120LSBの入力電圧Ｖinは、8LSBのＶres値を生成
し、また1110（即ち１４₁₀）ではなく1101（即ち１
３₁₀）というF2値を生成する。以下で説明するように、
第３変換サイクルは、第２変換サイクルにおける+2LSB
のオフセットに関して最初の２つの変換サイクルにより
生成された10ビット値MA‖F2の調整を行う。

【００４３】ここで図６を参照する。比較回路CPiから
の16の２進出力は、エンコーダ126により4ビット値に変
換される。図１に示すように、デコードされた値は、第
２変換サイクルの最後に信号T3のダウンエッジでラッチ
2に格納される。ラッチ2の出力は符号F2で示されてい
る。従って、ＡＤＣの第２変換サイクルでは、ＡＤＣ回
路は、6ビット値MAと4ビット値F2とから成る10ビット値
を生成している。

【００４４】ＡＤＣの第３変換サイクル中では、「並列
逐次近似」回路を用いて２つの付加ビットが生成され、
これについて以下で説明する。

【００４５】ＡＤＣの検査と粗／精細トリミング値の生
成とを行うための手続き図１０を参照する。製造された各々のＡＤＣ100は、図
１１に示す手続きを実行するようにプログラムされたデ
ータプロセッサ（ＣＰＵ）202を備えた検査装置200を用
いて検査され、その梯子型抵抗124が「トリミング」さ
れる。この検査装置はまた電圧生成器204を備えてお
り、この電圧生成器204は、比較器206が正の電圧を出力
する際に出力電圧を上昇させ、比較器206が負の電圧を
出力する際に出力電圧を降下させ、比較器の出力が０
(V)である際に一定の出力を維持するものである。比較
器206は、ＣＰＵ202により生成された12ビットの目標
値、及びＡＤＣ100により生成された12ビットのＦout値
の比較を行い、前記目標値が前記Ｆout以上である場合
に正の電圧を出力し、前記目標値が前記Ｆoutより小さ
い場合に負の電圧を出力する。検査装置によっては、比
較器206が、目標値からＦoutを減算してアナログ電圧の
代わりにデジタル値を出力するデジタル減算回路となる
場合もある。デジタル電圧計（ＤＶＭ）208は、電圧生
成器204により生成された電圧を、ＡＤＣ100の最下位ビ
ットより少なくとも８倍大きな精度で精確に測定するこ
とができる。

【００４６】ここで図１１を参照する。検査及びトリミ
ング手続きの最初のステップ220は、メモリアレイ140に
格納されているトリミング値がデフォルト値DAC-C(i)=0
000₂及びDAC-F(i)=000₂(i=0〜63)となるようにメモリア
レイ140を初期設定することである。図７ないし図９を
参照すると、粗／精細トリミング回路がノード168上の
Ｖres^**の値に影響を与えることがないようにそれらの
値が選択されていることが理解されよう。メモリアレイ
140への値の格納ステップ220は、ＣＰＵにより行われ、
ＡＤＣのモードを「較正」にセットし、一連のアドレス
値CAを送ってメモリアレイ140のアドレス指定を行う。
そのメモリアレイの各アドレスにはデフォルト値のDAC-
C及びDAC-Fが格納される（図１参照）。

【００４７】次に、粗トリミング手続きがＣＰＵ202に
より実行され、その第１ステップは、索引値iを０にセ
ットすることである（ステップ222）。次いで、iの各値
毎にステップ224が実行される。ステップ224では、目標
値が計算されて、比較器206に送られる。その目標値
は、iに等しいＦoutの上位6ビット(MA)に関連するＦout
の範囲の中間にセットされる。従って、目標値は、MA=0
の場合は32、MA=1の場合は96（以下同様）となる。

【００４８】一般に、電圧生成器204により出力される
検査電圧は、数十分の１(msec)以内で（即ち、数千のＡ
ＤＣ変換サイクル中に）、目標値と（目標値−１）との
間でＦoutが発振するトリップポイントに捕捉され(sle
w)、次いでそのトリップポイントの周辺の極めて狭い範
囲で発信する。次いでＣＰＵ202は、Ｖinがトリップポ
イントを下まわる値からそのトリップポイントを上まわ
る値またはトリップポイントの値に上昇したことを比較
器の出力が示す場合に、ＤＶＭにより出力されるデジタ
ル値を何回か（例えば10回）サンプリングし、そのサン
プルを平均化して、特定の目標値に対応する「ＤＶＭ
値」を表す値を生成する。従って、ＣＰＵ202により計
算されたＤＶＭ値は、目標とする各Ｆout値に関連する
最も低い電圧Ｖinを表すものとなる。

【００４９】計算されたＤＶＭ値に基づき、次式により
誤差値が計算される。

【００５０】Ｅrror＝（目標値−ＤＶＭ値）／（ＡＤＣの1LSB）ここで、Ｅrrorは、ＡＤＣのLSBを単位として測定され
たものである。ＤＶＭ値は、ＡＤＣ100により測定され
た真の電圧を表すものである。Ｅrrorが正である場合、
それは、印加される入力電圧としては高すぎる値Ｆout
をＡＤＣが生成したことを意味する。これはＶres^**が
高すぎたことを意味し、それはＶdacが高すぎたことを
意味する、ということが図７から理解されよう。また、
Ｅrrorが負である場合には、Ｖdacが低すぎたことにな
る。

【００５１】DAC-Cは、結果として得られる値Ｖres
^**（精細トリミング回路による作用は無視する）が-1.0
00LSBと+0.125LSBとの間の範囲内に含まれるように、各
タップポイント毎にセットされる。この範囲が設定され
るのは、精細トリミング回路が、+0.25LSB〜+1.75LSBの
範囲の量だけＶres^**を上昇させることはできるが、そ
のＶres^**を降下させることができないからである。従
って、表１を参照すると、Ｅrrorが正で0.125LSBより大
きい場合には、DAC-Cは以下の通りセットされる。

【００５２】DAC-C＝１＋（Ｅrrorの整数部）（Ｅr
ror＞0.125LSBの場合）Ｅrrorが-1.000LSB以下である場合には、DAC-Cは以下の
通りセットされる。

【００５３】DAC-C＝７−（Ｅrrorの整数部）（Ｅr
ror≦-1.000LSBの場合）Ｅrrorが-1.000LSB〜0.125LSBの範囲内に含まれる場合
には、DAC-C(i)は0000で無変更のままとなる。例えば、
Ｅrror＝-3.7LSBである場合、DAC-Cには、7+3=10₁₀、即
ち0101₂（２進形式）がセットされ、これにより、ノー
ド168に対して+3LSBの粗トリミング調整が行われること
になる。計算された値DAC-C(i)は、既埋設メモリアレイ
中に格納される。

【００５４】次いで索引iがインクリメントされ（ステ
ップ226）、その値iが63を超えるまでステップ222,224,
226が繰り返され（ステップ228）、63を超えた時点で粗
トリミング手続きが完了する。

【００５５】次に、全ての粗トリミング値DAC-CがＡＤ
Ｃの既埋設メモリ140にロードされた後、ＣＰＵ202によ
り精細トリミング手続きが実行され、その最初のステッ
プは、索引値iを０にリセットすることである（ステッ
プ232）。次いで、iの各値毎にステップ234が実行され
る。ステップ234では、目標値が計算されて、比較器206
に送られる。ステップ224の場合のように、iに等しいＦ
outの上位6ビット（ＭＡ）に関連するＦｏｕｔの範囲の
中間に目標値がセットされる。表明された検査電圧がＡ
ＤＣのトリップポイントに達した際に、ＣＰＵ202がＤ
ＶＭ値を何回かサンプリングし、そのサンプリングされ
たＤＶＭ値を平均化して、誤差値を計算する。

【００５６】Ｅrror＝（目標値−ＤＶＭ値）／（ＡＤＣの1LSB）ここで、Ｅrrorは、ＡＤＣのLSBを単位として測定され
たものである。

【００５７】これはフローチャートには示していない
が、計算されたＥrrorが正であって、0.125LSBより大き
い場合には、メモリ140にロードされている粗トリミン
グ値DAC-C(i)は改正される必要がある。特に、粗トリミ
ング値DAC-C(i)は、DAC-Cの値が８を上まわる場合には
１だけ減少され、DAC-Cの値が８を下まわる場合には１
だけ増大され、DAC-Cの値が８である場合には値０に変
更される。次いで、iについての精細トリミング手続き
が再開される。

【００５８】一般に、値Ｅrrorは、負または0.125LSBよ
り小さいべきである。精細トリミング手続きは、Ｖres
^**をその理想値である0.125LSB以内に調整するように設
計される。従って、結果として得られるＶres^**の値が-
0.125LSBと+0.125LSBとの間に含まれるように、各タッ
プポイント毎にDAC-Fがセットされる。これを達成する
ために、DAC-Fは-4・Ｅrrorの整数部と等しくセットされ
るが、-4・Ｅrrorの小数部が0.5より大きい場合には、DA
C-Fは次の最も大きい値まで丸められる。例えば、Ｅrro
r＝-0.7LSBである場合（この場合、-4・Ｅrror＝2.8）、
DAC-Fは、3₁₀、即ち011₂（２進形式）にセットされる。
また、Ｅrror＝-0.3LSBである場合（この場合、-4・Ｅrr
or＝1.2）には、DAC-Fは値１にセットされる。計算され
たDAC-F(i)の値は、既埋設メモリアレイ140に格納され
る。

【００５９】次いで、索引iがインクリメントされ（ス
テップ236）、その値iが63を超えるまでステップ232,23
4,236が繰り返され（ステップ238）、63を超えた時点で
精細トリミング手続きが完了する。

【００６０】並列逐次近似技術を用いたＡＤＣの第３変
換サイクルＡＤＣの第３変換サイクルには２つの目的がある。その
目的とは、(1)値Ｆoutの２つの最下位ビットを生成する
ことと、(2)値Ｆoutの最初の10ビットにおける±6LSBま
での誤差を回復することである。更に、ＡＤＣの第３変
換ステップは、上述の「固有のＤＡＣ」による変換技
術、及び２進加重スイッチコンデンサを用いることによ
り、別の梯子型抵抗を使用することなく行われる。

【００６１】既述のように、MSB梯子型抵抗からの加工
されていない無修正の基準電圧は、±6LSB程度だけ外れ
る可能性がある。その結果として、第１変換サイクルか
らの6ビット値MAは、入力電圧によっては、±１だけ外
れることになる。これにより残留電圧Ｖres^**が0〜64LS
Bの範囲外となり、このため第２変換サイクルによる結
果が0000または1111になり、これに依存してMAが外れる
ことになる。この例の場合には、第３変換サイクルが、
Ｆoutの２つの最下位ビットを決定し、10の最上位ビッ
トの調整も行う。

【００６２】従って、第３変換サイクルは、最初の２つ
の変換サイクルによって生成された最初の10ビットを調
整するために使用可能な「オフセット」または「回復」
値を生成しなければならない。

【００６３】ここで図１２及び図１３を参照する。ＡＤ
Ｃの第２変換ステップからの値F2は、「固有の」デジタ
ルアナログ変換器252により２つのアナログ電圧に変換
される。このデジタルアナログ変換器252は、好適実施
例では、17in-2outアナログマルチプレクサ（または２
つの16in-1outアナログマルチプレクサ）として実施さ
れており、比較器CPiのノード168上の残留電圧Ｖres^**
の上下の最も近い基準電圧ＶＡ及びＶＢを出力する。例
えば、Ｖres^**＝9LSBである場合、ＶＡ＝8LSB、ＶＢ＝1
2LSBとなる。電圧ＶＡ,ＶＢは、変換された電圧値Ｆout
の最初の10ビットを表すものである。

【００６４】ＶＡとＶＢとの間の4LSBの電圧範囲を４つ
の等しい電圧範囲に分割するために、並列逐次近似技法
が使用される。図７は、4ビットフラッシュアレイ120
（図１参照）により与えられる16の比較器CPiの内の１
つの回路を示すものである。第３変換ステップでは、後
述するように、時間T4中に、コンデンサ156,158,160が
それぞれＶＡまたはＶＢのいずれかに切り換えられ、コ
ンデンサ162が30LSBの電圧から0,16,32,48LSBの電圧の
うちの１つへと切り換えられる。全ての比較器におい
て、ノード168上のトリミングされた残留電圧Ｖres
^**は、先行する変換ステップから無変更のままにされ
る。

【００６５】図１４に示す回路は、ここでは「並列逐次
近似レジスタ（ＳＡＲ）」と称することにする。２進加
重コンデンサを用いてＶＡおよびＶＢの組合わせを選択
的に切り換えることにより、ＶＡおよびＶＢの間の電圧
の副分割が各比較器のノード170上に生成される。例え
ば、コンデンサ1CをＶＢに切り換えること、及びコンデ
ンサ2C,1CをＶＡに切り換えることは、次式と等価であ
る。

【００６６】（ＶＢ＋３ＶＡ）／４＝ＶＡ＋1LSB ここで、1LSBはＶＢからＶＡへの電圧降下の1/4である
ので、1LSB＝0.25・(ＶＢ−ＶＡ)である。従って、４つ
の比較器の最初のバンク254-1では、コンデンサ156,15
8,160により生成される電圧は以下の通りとなる。

【００６７】CP4：ＶＡ CP3：ＶＡ＋1LSB CP2：ＶＡ＋2LSB CP1：ＶＡ＋3LSB 比較器CP5〜CP16に関し、比較器のバンク254-2,254-3,2
54-4において、正確に同一の回路が繰り返される。

【００６８】比較器のバンクの各々は、切り換えられた
コンデンサ162により供給される異なるオフセット電圧
を有する。特に、バンク254-4は-7.5LSB（即ち(0-30LS
B)/4）のオフセット電圧を有し、またバンク254-3は-3.
5LSBのオフセット電圧を有し、バンク254-2は+0.5LSBの
オフセット電圧を有し、バンク254-1は+4.5LSBのオフセ
ット電圧を有する。表３は16の比較器の各々のノード17
0上に生成される実効比較電圧を列挙したものであり、
結果的に生じるＶres^**との比較を示しており、また、
比較器の各トリップポイント間で下降する電圧Ｖres^**
が4ビット値F3としてエンコードされる態様を示してい
る。

【００６９】

【表３】

【００７０】ここで図１及び図６を参照する。比較器の
出力は、エンコーダ126（第１及び第２変換ステップで
使用されるものと同じエンコーダ）により4ビット値と
してエンコードされ、そのエンコーダ126の出力は、T4
の最後でラッチ3にラッチされる。ラッチ3の出力は符号
F3で示されている。表３では、値F3は２つの2ビット値F
3A,F3Bに分割される。2ビット値F3Aは、MA及びF2を連結
させることにより形成される最初の10ビットが調整され
るべき量を決定する。ここで、その調整量は、+2,+1,0,
-1のうちから選択され、これは、MA‖F2‖F3Bにより表
される値に対する+8LSB,+4LSB,0LSB,-4LSBの調整に対応
するものである。

【００７１】ここで図１５を参照する。12ビットエンコ
ード回路260は、２つの入力値を生成することによりＡ
ＤＣの出力値Ｆoutを生成する。前記２つの入力値はレ
ジスタ261,262により表され、次いでそれらの値が加算
回路264により互いに加算されてＦoutが生成される。エ
ンコーダ260では、値MA,F2,F3Bが連結されて符号261で
示す最初の12ビット値MA‖F2‖F3Bが生成される。2ビッ
トのF3A値は、デコーダ266により+8,+4,0,-4（または等
価的には２つの「0」ビットが後続する2,1,0,-1）のい
ずれかを表す信号に変換される。次いで、12ビット加算
器266を用いて２つの12ビット値261,262が加算されてＦ
outが生成される。

【００７２】第２及び第３変換サイクルの動作を更に例
示する(demonstrate)ために、117.1LSBと127.1LSBとの
間の典型的な１組の入力電圧に関して生成された値F2及
びF3を図４に示す。その値は全て、同一のMA値000001を
有しているべきである。表４では、梯子型抵抗の128LSB
のタップポイントが2.5LSBだけ外れていて、125.5LSBの
比較電圧が生成されることを仮定している。従って、第
１変換サイクルから得られる値MAは、117.1LSBと125.1L
SBとの間の入力電圧に関しては正しいが、入力電圧126.
1LSB及び127.1LSBに関しては正しくない。また、梯子型
抵抗により生成される128LSBの基準電圧は本発明の修正
回路により0.125LSB以内に修正されている、ということ
が仮定されている。そのような環境化では、表４に示す
ように、第１変換サイクルから得られた値MAが正しい場
合に、「ＳＡＲ回路」がF3に関する16の考えられる出力
値の内の４つのみを生成し、第１変換サイクルにより出
力された値MAが１だけ大きすぎる場合には、第２範囲中
の値F3を出力する。

【００７３】

【表４】

【００７４】ここで、上記表４における(1)は、第２タ
ップ電圧が低すぎる（例えば128LSBでなく125.5LSB）た
めに不正なMA値（例えば000010）が生じるが、そのMA値
が修正回路により第２及び第３変換サイクル中で正しい
値にトリミングされる場合を示す例である。また、上記
表４における(2)は、値MAが正しい値000001を有する場
合を示す例である。

【００７５】本発明の並列逐次近似レジスタ技術は、実
質的に梯子型抵抗を基礎とするあらゆるＡＤＣの精度を
Nビットから(N+J)ビットへ拡張することが可能なもので
ある。ここで、Nは一般に５以上の整数、Jは一般に１以
上の整数である。一般に、ＡＤＣは、入力電圧または入
力電圧から導出された電圧と梯子型抵抗からの基準電圧
との比較に基づいて第１変換値CV1を生成する。第１変
換値の分解能は、一般に、梯子型抵抗の基準電圧の分解
能と一致し、２^JLSBと表すことができる。ここで、1LSB
は、ＡＤＣにより生成された(N+J)ビットの出力値の分
解能である。ＳＡＲ技術により、当初に生成された変換
値の分解能がJビットだけ拡張される。これは、(A)当初
に生成された変換値に対応して基準電圧を選択し、(B)
１組の並列の被切換コンデンサ回路を用いて、1LSBのイ
ンクリメントで階段状となる１組の比較電圧を生成し、
(C)入力電圧またはその入力電圧から導出された電圧を
前記比較電圧と比較し、(D)結果的に生じる比較信号を
エンコードして第２変換値CV2を生成し、その第２変換
値CV2を前記第１変換値と組み合わせてＡＤＣの出力値
を生成することにより達成される。

【００７６】いくつかの特定実施例に基づいて本発明を
説明してきたが、それらの記述は本発明の単なる例示で
あり、本発明を制限するものと解釈されるべきではな
い。当業者であれば、特許請求の範囲に規定した本発明
の思想及び範囲から逸脱することなく様々な修正を行う
ことが可能である。

【００７７】例えば、当初の変換値MAからの一層少ない
数の最上位ビット上の修正電圧を基にすることにより、
メモリアレイ140の大きさを２つ以上の因子により縮小
させることができる。例えば、修正値DAC-C及びDAC-F
は、6ビット値MAの5つの最上位ビットのみに基づくもの
とすることができる。所定量のトリミング精度が失われ
ることになるが、本発明の利点の多くは維持される。

【００７８】別の代替実施例では、第２変換ステップが
２つの相に分割される。第１の相において上述のように
Ｖres^**が生成され、上部及び下部の比較器CP16,CP1の
出力がチェックされて、電圧Ｖres^**が0LSBより小さい
かまたは64LSBより大きいかが確認される。更に、第１
変換サイクルからの値MAは、それを容易にインクリメン
トまたはデクリメントできるように、カウンタに格納さ
れる。Ｖres^**が64LSBより大きい場合、MAの値が１だけ
減少され、Ｖres^**が0LSBより小さい場合には、MAの値
が１だけ増大される。改正された値MAにより電圧Ｖdac
が変更され、これによりＶres^**の値が64LSBだけ変更さ
れる。次いで、第２変換サイクルの第２の相が実行さ
れ、その間に、16の比較器全てからの出力がエンコード
されてF2が生成される。更に、第２変換サイクルにおけ
る比較器のトリップポイントが、上述の好適実施例から
変更されて、2LSBのオフセットがなくなり、比較電圧の
範囲が0.5〜60.5LSBになる。この代替実施例は、一層長
い第２変換サイクルを必要とするが、最初の２つの変換
ステップにおける誤差を第３変換サイクルが修正する必
要がなく、従って第３変換サイクルは２つの最下位ビッ
トを生成するだけで良い、という利点を有するものであ
る。

【００７９】

【発明の効果】本発明は上述のように構成したので、Ａ
ＤＣの梯子型抵抗における抵抗の実行抵抗値を「トリミ
ング」するための、既埋設修正メモリ及びそれに関連す
る内部電圧調整回路を備えた、改善されたＡＤＣ回路を
提供することが可能となる。

【図面の簡単な説明】

【図１】多段アナログデジタル変換器の好適実施例を示
す機能ブロック図である。

【図２】図１のＡＤＣのサンプリング及び変換サイクル
を示すタイミングチャートである。

【図３】入力電圧範囲概算回路の概要を示す回路図であ
る。

【図４】第１変換サイクル中で図１のＡＤＣにおいて用
いられる電圧範囲選択回路及び4ビットフラッシュアレ
イを示す回路図である。

【図５】第１変換サイクル中で図１のＡＤＣにおいて用
いられるアナログデジタル変換回路を示すブロック図で
ある。

【図６】第２変換サイクル中で図１のＡＤＣにおいて用
いられる4ビットフラッシュアレイ回路を示す回路図で
ある。

【図７】梯子型抵抗の非均一性を補償するための回路を
備えた、好適実施例で用いられる比較器の一例を詳細に
示す回路図である。

【図８】図７の回路で用いられる「固有の」デジタルア
ナログ電圧変換器（１／２）を示す回路図である。

【図９】図７の回路で用いられる「固有の」デジタルア
ナログ電圧変換器（２／２）を示す回路図である。

【図１０】ＡＤＣ中の梯子型抵抗の線形性を検査し、そ
のＡＤＣ中に埋設されたメモリアレイに修正値を格納す
るための装置を示すブロック図である。

【図１１】ＡＤＣ中に埋設されたメモリアレイに格納さ
れるべき修正値を決定するための好適な検査手続きを示
すフローチャートである。

【図１２】第３変換サイクル中で図１のＡＤＣで用いら
れる電圧範囲選択回路（１／２）を示す回路図である。

【図１３】第３変換サイクル中で図１のＡＤＣで用いら
れる電圧範囲選択回路（２／２）を示す回路図である。

【図１４】第３変換サイクル中で図１のＡＤＣにおいて
用いられる並列逐次近似回路の一部を示す回路図であ
る。

【図１５】ＡＤＣの第３変換サイクルの結果を最初の２
つの変換サイクルの結果と組み合わせるためのデジタル
修正回路を示すブロック図である。

【符号の説明】

100 アナログデジタル変換器 104,150,152,154,156,158,160,162,164 コンデンサ 106 電圧概算回路 108,124 梯子型抵抗 110,CPi 比較器 112 エンコーダ 120 フラッシュアレイ 122,138 マルチプレクサ 132,252 デジタルアナログ変換器 140 既埋設メモリアレイ

フロントページの続き (72)発明者シン・ワー・チンアメリカ合衆国カリフォルニア州94501アラメダ，ビューフォート・ハーバー・21

Claims

【特許請求の範囲】

【請求項１】入力電圧を有する入力信号を受信する入力
回路と、一連のN段階（Nは５以上の整数）の基準電圧を生成する
梯子型抵抗回路と、前記入力回路及び前記梯子型抵抗回路に接続され、前記
入力電圧を前記N段階の基準電圧のうちのMの基準電圧と
同時に比較してMの２進比較信号（M≦N）を生成する、M
個の比較回路と、そのM個の比較回路に接続され、前記Mの２進比較信号を
エンコードして複数ビットの第１デジタル変換値を生成
する、デジタルエンコーダと、多数のデジタル修正値を格納するプログラム可能メモリ
であって、少なくとも前記第１デジタル変換値の最上位
ビットのサブセットによりアドレス指定されて前記多数
のデジタル修正値の内の対応する１つを出力する、前記
プログラム可能メモリと、そのプログラム可能メモリにより出力された前記デジタ
ル修正値をアナログ修正電圧に変換するデジタルアナロ
グ変換器と、前記入力電圧を減算し、前記アナログ修正電圧に比例す
るオフセット電圧を加算した前記第１デジタル変換値に
対応して、前記N段階の基準電圧の内の選択された１つ
に対応する残留電圧を生成するための回路と、前記残留電圧を第２デジタル変換値に変換するための手
段とから成ることを特徴とする、アナログデジタル変換
器。
【請求項２】前記アナログデジタル変換器が単一の半導
体集積回路からなり、第２の１組のMの２進比較信号を生成するために前記残
留電圧を第２の一連の段階的な基準電圧と比較するため
の手段を前記Mの比較回路が含み、前記Mの比較回路及び前記デジタルエンコーダに接続さ
れ、前記第２デジタル変換値を生成するために前記第２
の１組のMの２進比較信号をエンコードするように前記
デジタルエンコーダに指示する、制御回路を、前記残留
電圧の変換手段が含むことを特徴とする、請求項１記載
のアナログデジタル変換器。
【請求項３】入力電圧信号をサンプリングする入力回路
と、第１及び第２電圧供給ノード間で直列に接続された多数
の抵抗を有する梯子型抵抗であって、N段階（Nは５以上
の整数）の基準電圧が生成されるNのタップポイントを
含む、前記梯子型抵抗と、前記入力回路及び前記梯子型抵抗に接続され、前記入力
電圧信号に対応する電圧信号が表明される第１入力ノー
ドを含む２つの入力ノードを各々が有する、Mの比較回
路（M≦N）であって、前記表明された電圧信号を前記N
段階の基準電圧の内のMの基準電圧と比較して、対応す
る１組のMの２進比較信号を生成する、前記Mの比較回路
と、 Xビット（Xは４以上の整数）の初期デジタル変換値を生
成するために前記Mの２進比較信号をエンコードするデ
ジタルエンコーダと、多数のデジタル修正値を格納し、少なくとも前記Xビッ
トの初期デジタル変換値の最上位ビットのサブセットに
よりアドレス指定されて、前記多数のデジタル修正値の
内の対応する１つを出力する、プログラム可能メモリ
と、前記プログラム可能メモリにより出力された前記デジタ
ル修正値をアナログ修正電圧に変換するデジタルアナロ
グ変換器と、前記アナログ修正電圧に比例するオフセット電圧により
所定電圧の調整を行うための電圧調整回路であって、前
記所定電圧が、(A)前記入力電圧と、(B)前記初期デジタ
ル変換値に従って選択された前記N段階の基準電圧の内
の１つと、(C)前記入力電圧と前記N段階の基準電圧の内
の前記選択された１つとを組み合わせたものとからなる
１組から選択される、前記電圧調整回路と、前記調整された所定電圧に従って第２デジタル変換値を
生成するための手段とからなることを特徴とする、アナ
ログデジタル変換器。
【請求項４】前記電圧調整回路が、前記入力電圧を減算
し、前記アナログ修正電圧に比例するオフセット電圧を
加算した前記初期デジタル変換値に対応して、前記N段
階の基準電圧の内の選択された１つに対応する残留電圧
を生成し、前記生成手段が、前記残留電圧を第２デジタル変換値に
変換するための手段を含んでいることを特徴とする、請
求項３記載のアナログデジタル変換器。
【請求項５】前記電圧調整回路が、前記入力電圧と、前
記N段階の基準電圧の内の前記選択された１つと、前記
アナログ修正電圧との所定の組み合わせからなる電圧を
生成するための連成被切換コンデンサを含んでいること
を特徴とする、請求項３記載のアナログデジタル変換
器。
【請求項６】デジタル出力信号を生成するためにアナロ
グ入力信号の電圧を測定する方法であって、この方法
が、所定の１組の基準電圧における少なくとも１つの基準電
圧に各々が対応する多数のデジタル修正値をデジタル記
憶回路に格納し、入力電圧を有する入力信号を受信し、前記入力電圧を前記所定の１組の基準電圧の少なくとも
第１サブセットと比較して第１の１組の比較信号を生成
し、その第１の１組の比較信号をエンコードして複数ビット
を有する第１デジタル変換値を生成し、その複数ビットを有する第１デジタル変換値に従って前
記デジタル修正値の内の１つを前記デジタル記憶回路か
ら読み出し、その読み出されたデジタル修正値をアナログ修正電圧に
変換し、そのアナログ修正電圧に比例するオフセット電圧により
調整された前記所定の１組の基準電圧の少なくとも第２
サブセットと前記入力電圧を比較して、第２の１組の比
較信号を生成し、その第２の１組の比較信号をエンコードして第２デジタ
ル変換値を生成する、というステップよりなることを特
徴とする、アナログ入力信号の電圧測定方法。
【請求項７】前記の２番目の比較ステップが、前記入力電圧を減算し、前記アナログ修正電圧に比例す
るオフセット電圧を加算した前記第１デジタル変換値に
対応して、前記所定の１組の基準電圧の内の選択された
１つに対応する残留電圧を生成し、その残留電圧を前記所定の１組の基準電圧の少なくとも
前記第２サブセットと比較して前記第２の１組の比較信
号を生成する、というステップよりなることを特徴とす
る、請求項６記載の方法。